JP2015122494A

JP2015122494A - 自己較正されるｐｔａｔ電流基準を備えた電子回路及びこれを作動させる方法

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Publication number: JP2015122494A
Application number: JP2014253730A
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Inventors: アルノー・カサグランド; Casagrande Arnaud; ジャン−リュック・アレン; Arend Jean-Luc
Original assignee: Swatch Group Research and Development SA
Current assignee: Swatch Group Research and Development SA
Priority date: 2013-12-20
Filing date: 2014-12-16
Publication date: 2015-07-02
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Abstract

【課題】電子回路製造方法における何らかのばらつきとは独立に電流基準の精度を改善するような自己較正されるＰＴＡＴ電流基準を備える電子回路を提供する。
【解決手段】自己較正されるＰＴＡＴ電流基準を備えた電子回路（１）は、ＰＴＡＴ出力電流（Ｉ_OUT）を供給する少なくとも１つの集積された抵抗（８）に依存するＰＴＡＴ電流ジェネレーター（３）を有する。これは、さらに、少なくとも１つのスイッチドキャパシター抵抗（１２）に依存して基準電流（Ｉ_ref）を供給する基準電流ジェネレーター（２）を有する。基準電流（Ｉ_ref）及びＰＴＡＴ出力電流（Ｉ_OUT）は、コンパレーター（６）において比較される。これによって、ＰＴＡＴ電流ジェネレーターの電流ミラーにおけるプログラム可能な集積された抵抗（８）をデジタル的に適応させ、又はトランジスター（Ｐ１１、Ｐ１２、Ｐ１３）の大きさ比をデジタル的に適応させて、適応されたＰＴＡＴ出力電流（Ｉ_OUT）を供給する。
【選択図】図１

Description

本発明は、自己較正されるＰＴＡＴ電流基準を備える電子回路に関する。

本発明は、さらに、電子回路のＰＴＡＴ電流ジェネレーターを較正する方法に関する。

ＰＴＡＴ（Proportional to Absolute Temperature）電流は、絶対温度に比例する電流である。ＰＴＡＴ電流源は、少なくとも１つの温度依存性の電流を供給する電子回路において使用される。また、それらは、温度センサー電子回路、又は時間ベースと連係して機能を制御する回路においても使用することができる。

一般的には、シリコン基板において集積された電子回路においてＰＴＡＴ電流基準を生成するためには、従来の抵抗が電流生成分枝において使用される。このような抵抗の精度は、製造方法に応じて、例えば、ＭＯＳタイプでは、推定値に対して±３０％変異することがある。製造工程の終わりにおいてこのような抵抗を較正して、ＰＴＡＴ電流基準が十分に正確であることを確実にすることがしばしば必要になる。これは、課題である。

ＰＴＡＴ電流基準を較正するために、抵抗と、抵抗に接続されるプログラム可能なスイッチとのネットワークを使用して、電流を生成することができる。これには、いずれの製造工程を使用したとしてもその終わりにおいて、電流値を測定し、いくつかの抵抗の接続を制御して、所望のＰＴＡＴ電流基準を得ることを必要とする。このことは、電流基準を適応させる動作を複雑にする。これも、課題である。

したがって、本発明は、電子回路の製造方法における何らかのばらつきとは独立に電流基準の精度を改善し、最先端技術の前記課題を克服するような、自己較正されるＰＴＡＴ電流基準を備える電子回路を提供することを目的の１つとする。

このために、本発明は、独立請求項１に記載の特徴を有する自己較正されるＰＴＡＴ電流基準を備える電子回路に関する。

本電子回路の特定の実施形態が従属請求項２〜１３において定められている。

本電子回路の長所の１つは、ＰＴＡＴ電流生成ユニットの出力電流を基準電流と比較することによって、抵抗のネットワークをデジタル的に調整してＰＴＡＴ電流基準を生成することができるという点にある。基準電流は等価なスイッチドキャパシター抵抗に基づいて基準電流ジェネレーターにおいて生成される。

好ましいことに、また、ＰＴＡＴ出力電流と基準電流を比較することによって、ＰＴＡＴ電流生成ユニットの電流ミラートランジスターの大きさ比をデジタル的に適応させることができる。したがって、生成ユニットの電流ミラーにおいていくつかのトランジスターを並列に接続して、ＰＴＡＴ電流を供給することができる。

好ましいことに、本電子回路を作動させるとすぐに、本電子回路のＰＴＡＴ電流基準を自動的に較正することができる。この較正は、ＰＴＡＴ出力電流と基準電流とのいくつかの連続した二分法による比較によって行われる。この比較はコンパレーターにおいて行うことができる。このような電流ミラートランジスターを並列に接続することによる抵抗ネットワークの抵抗値又は出力電流値の適応は、コンパレーターからデータを受ける処理装置を介して制御される。

好ましいことに、ＰＴＡＴ電流基準が第１段階において較正された後に、ＰＴＡＴ出力電流との比較のために基準電流を供給する基準ユニットを分離することができる。時間ベースから発生した、スイッチドキャパシター抵抗のスイッチのクロック信号は、消費電力を低減し、いずれのスペクトル汚染をも防ぐように、抑制される。このようなＰＴＡＴ出力電流の自動較正によって、このＰＴＡＴ電流は、電流ミラーと電流コンパレータのいずれのマッチング誤差をも考慮に入れつつ、標準的な最先端技術の集積された抵抗によって得られるこの種の電流よりも少なくとも２〜３倍正確であることができる。

このために、本発明は、さらに、独立請求項１４に記載の特徴を有する本電子回路のＰＴＡＴ電流源を較正する方法に関する。

本方法の特定のステップが、従属請求項１５〜１７において定められている。

このような自己較正されるＰＴＡＴ電流基準を備えた電子回路及びＰＴＡＴ電流源を較正する方法の目的、利点及び特徴が、図面に示した少なくとも１つの実施形態（これに限定されない）に基づいて行う以下の説明を読むことによって、より明確に想起することができるであろう。

図１は、本発明に係る自己較正されるＰＴＡＴ電流基準を備えた電子回路の様々な構成要素についての単純化された図を示す。図２は、本発明に係る自己較正されるＰＴＡＴ電流基準を備えた電子回路のマスター基準ユニット用の少なくとも１つのキャパシターと連係したスイッチをクロックする信号のグラフを示す。

以下の説明において、自己較正されるＰＴＡＴ電流基準を備えた電子回路における当業者に周知な電子部品をすべて単純化した形態で説明する。

図１は、電子回路１の第１の実施形態を示す。電子回路１は、較正基準電流Ｉ_refを供給するためのマスターユニット及びＰＴＡＴ電流基準Ｉ_OUTを出力するためのスレーブユニット３を有する。マスターユニット２は、スイッチドキャパシター抵抗１２に依存する較正基準電流ジェネレーターＩ_refである。ＰＴＡＴスレーブユニット３は、ＰＴＡＴ電流基準Ｉ_OUTを出力するための電流ジェネレーターである。ＰＴＡＴジェネレーターによって供給されるＰＴＡＴ電流基準Ｉ_OUTは、下で説明するように抵抗値Ｒをデジタル的に調整することができるような抵抗８に依存する。しかし、ＰＴＡＴ電流ジェネレーターにおける電流ミラートランジスターの大きさ比をデジタル的に適応させて、適応されたＰＴＡＴ電流を供給することもできる。

ＰＴＡＴ出力電流Ｉ_OUTを適応させるために、コンパレーター６において、マスターユニット２の較正基準電流Ｉ_refと、スレーブユニット３のＰＴＡＴ出力電流Ｉ_OUTとの間の比較が行われる。理想的な場合又は較正済みの場合には、ＰＴＡＴ出力電流Ｉ_OUTは基準電流Ｉ_refと同一である。しかし、抵抗８を備えた電子回路が、シリコン基板のような半導体基板において集積されるので、ＭＯＳ製造工程の終わりにおける抵抗８の抵抗値は正確ではない。結果的に、ＰＴＡＴ出力電流Ｉ_OUTは、電流Ｉ_refと同一ではなくなる。これらの状況の下で、プログラム可能な抵抗８がデジタル的に適応される。プログラム可能な抵抗８は、スイッチドキャパシター抵抗１２と等価となるように適応させることができる。２つの電流どうしの比較に応じて、コンパレーター６からの出力データは、処理装置７に供給されて、プログラム可能な抵抗８のデジタル的な適応が制御される。

このプログラム可能な抵抗８は、抵抗及びプログラム可能なスイッチのネットワークで形成することができる。この抵抗のネットワークは、直列及び／又は一部並列につながったいくつかのユニット抵抗を有する。直列のユニット抵抗の場合には、並列に接続しているスイッチを各ユニット抵抗又はユニット抵抗の群に設けることができる。これは、周知である。これらのスイッチは、処理装置７が発生したデジタル信号又はバイナリー制御ワードによって、幾らかのユニット抵抗を短絡させてプログラム可能な抵抗８の抵抗値を適応させるように制御される。

このように、処理装置７は、スイッチを制御してプログラム可能な抵抗を適応させるためにバイナリーワードを供給する。プログラム可能な抵抗８を調整するために、例えば、１６ビットのワードである、バイナリー制御ワードを供給することができる。これによって、評価される抵抗値に対して少なくとも約±５％の精度を確実にすることが可能になる。一方、較正なしでは、上記のように、プログラム可能な抵抗のエラーが±３０％に近い場合がある。しかし、このような精度は、電流ミラー及び電流コンパレータ６におけるマッチング誤差を考慮しなければならず、これによって、精度をわずかに悪化させる可能性がある。

プログラム可能な抵抗８を適応させるためには、二分法アルゴリズムを処理装置７において使用することが好ましい。これによって、プログラム可能な抵抗の最終値に迅速に収束させることが可能になる。この調整は、二分法アルゴリズムに従って、特定の数のサイクル行われる。ＰＴＡＴ出力電流Ｉ_OUTが基準電流Ｉ_refと同一になると、プログラム可能な抵抗のためのバイナリープログラミングワードが記憶される。具体的には、処理装置７におけるメモリーにおいて記憶される。

まず、マスターユニット、すなわち、基準電流ジェネレーター２は、第１の種類の導電率を有するトランジスターＮ１、Ｎ２（例、ＮＭＯＳトランジスター）で形成された第１の電流ミラーを有する。マスターユニット２は、さらに、第２の種類の導電率を有するトランジスターＰ１、Ｐ２、Ｐ３（例、ＰＭＯＳトランジスター）で形成された第２の電流ミラーを有する。第１及び第２の電流ミラーは、供給電圧源Ｖ_DDの２つの端子間で直列マウントされる。第１の電流ミラーは、好ましくは、この電圧源の第１の端子に接続される。この場合において、第１の端子はアース端子である。一方、第２の電流ミラーは、好ましくは、高電位の端子Ｖ_DDである電圧源の第２の端子に接続される。

図１の第１の実施形態によると、第１の電流ミラーは、ソースがアースに接続され、ドレーン及びゲートがお互い接続されるような、第１のＮＭＯＳトランジスターＮ１と、及びゲートが第１のＮＭＯＳトランジスターＮ１のゲートに接続され、ソースがスイッチドキャパシター抵抗１２及びフィルタリングキャパシターＣ_fに接続されるような、第２のＮＭＯＳトランジスターＮ２とを有する。この実施形態において、スイッチドキャパシター抵抗１２及びフィルタリングキャパシターＣ_fも、アース端子に接続される。

第１のＮＭＯＳトランジスターＮ１のドレーン及びゲートは、第２の電流ミラーの第１のＰＭＯＳトランジスターＰ１のドレーンに接続される。第２のＮＭＯＳトランジスターＮ２のドレーンは、第２の電流ミラーの第２のＰＭＯＳトランジスターＰ２のゲート及びドレーンに接続される。第１のＰＭＯＳトランジスターＰ１のゲートは、第２のＰＭＯＳトランジスターＰ２のゲートに接続される。第２の電流ミラーは、第１及び第２のＰＭＯＳトランジスターＰ１、Ｐ２と並列に接続している第３のＰＭＯＳトランジスターＰ３をさらに有する。第３のＰＭＯＳトランジスターＰ３のゲートは、第１及び第２のＰＭＯＳトランジスターＰ１、Ｐ２の各ゲートに接続される。第１、第２及び第３のＰＭＯＳトランジスターＰ１、Ｐ２、Ｐ３は、電圧源の高電位端子Ｖ_DDに接続される。第３のＰＭＯＳトランジスターＰ３のドレーンは、基準電流ジェネレーター２の基準電流Ｉ_refを供給する。

スイッチドキャパシター抵抗１２が第２のＮＭＯＳトランジスターＮ２のソースに接続されるので、このＮＭＯＳトランジスターＮ２は、第１のＮＭＯＳトランジスターＮ１よりもＮ倍大きく、この第１のＮＭＯＳトランジスターＮ１をユニットトランジスターであると考えることができる。これは、第２のＮＭＯＳトランジスターＮ２がＮ個の第１のＮＭＯＳトランジスターＮ１で形成されることを意味する。ここで、Ｎは２以上の整数である。例えば、Ｎ＝６を選択することができ、この場合、第２のトランジスターＮ２が第１のトランジスターＮ１よりも６倍大きくなり、あるいは第１のトランジスターＮ１のＭＯＳチャネル幅よりも少なくとも６倍大きなＭＯＳチャネル幅を有する。

したがって、スイッチドキャパシター抵抗１２は、第１の電極が第１のスイッチ４及び第２のスイッチ５に接続されるようなキャパシターＣを有する。キャパシターＣの第２の電極は、アース端子に接続される。電子回路製造方法のＣＭＯＳ技術においては、このキャパシターＣは、ＣＭＯＳ蓄積キャパシター又は薄い金属酸化物電極を備えたキャパシターであることができる。これによって、精度が約±５％のスイッチドキャパシター抵抗１２を得ることが可能になる。これに対して、標準的な集積された抵抗８の精度は、約±３０％である。

第１のスイッチ４が、キャパシターＣの第１の電極とアース端子の間に配置され、一方、第２のスイッチ５は、キャパシターＣの第１の電極と第２のＮＭＯＳトランジスターＮ２のソースとの間に配置される。第１のスイッチ４は、第１の制御信号Φ１によって制御され、第２のスイッチ５は、第２の制御信号Φ２によって交互に制御される。第１段階において、第２のスイッチ５が開いているときに第１のスイッチ４は閉じており、第２の段階において、第２のスイッチ５が閉じているときに第１のスイッチ４が開いている。各スイッチを、ゲートが対応する制御信号によって制御されるようなＭＯＳトランジスター（例、ＮＭＯＳトランジスター）の形態で作ることができる。

図２は、２つの制御信号Φ１及びΦ２についての単純化された図を示す、これら２つの制御信号Φ１及びΦ２は、好ましくは、重複しない。これらの制御信号は、水晶発振器を備えた時間ベースを介して得ることができる。この水晶発振器時間ベースは、さらに、処理装置７の動作をクロックすることができる。各制御信号は、時間間隔Ｔ当たり１つの矩形の制御パルスを有する。第１の制御信号Φ１の矩形パルスは、持続時間ｔ１を有し、これはＴ／４と等しくすることができる。一方、第２の制御信号Φ２の矩形パルスは、持続時間ｔ２を有し、これもＴ／４と等しくすることができる。第１及び第２の制御信号Φ１、Φ２の矩形パルスの間にＴ／４の時間間隔があることも想起することができる。第１の制御信号Φ１の「１」状態の矩形パルスは、第１のスイッチ４を閉じるように制御し、一方、第２の制御信号Φ２の「１」状態の矩形パルスが、第２のスイッチ５を閉じるように制御する。

第１及び第２の制御信号Φ１、Φ２を用いて第１及び第２のスイッチ４及び５を制御することによって得られる等価な抵抗は、Ｔ／Ｃと等しい。ここで、Ｔは、各制御信号の周期であり、Ｃは、キャパシターの容量を定める。周期Ｔを変更することによって、等価な抵抗の抵抗値を変更することができる。マスターユニット２のこの等価な抵抗は、従来のシリコン基板において集積される電子回路を製造する方法によって、±５％の精度で実現することができる。この等価な抵抗１２は、ＰＴＡＴ電流の較正の後にスレーブユニット３においてデジタル的に調整されるプログラム可能な抵抗８と同一であることができる。

ＰＴＡＴ出力電流Ｉ_OUTの較正の後に、基準電流ジェネレーター２と、及び制御信号Φ１、Φ２を供給する時間ベースとを分離することができる。較正済みのＰＴＡＴ電流ジェネレーターのみが、期待値の±５％等以内である保証されたＰＴＡＴ出力電流Ｉ_OUTを出力する状態で、動作可能となっている。

マスターユニット２と同様の方法で、ＰＴＡＴスレーブユニット３又はＰＴＡＴ電流ジェネレーター３は、第１の種類の導電率を有するトランジスターＮ１１、Ｎ１２（例、ＮＭＯＳトランジスター）で形成された第１の電流ミラーを有する。ＰＴＡＴスレーブユニット３は、第２の種類の導電率を有するトランジスターＰ１１、Ｐ１２、Ｐ１３（例、ＰＭＯＳトランジスター）で形成された第２の電流ミラーをさらに有する。第１及び第２の電流ミラーは、供給電圧源Ｖ_DDの２つの端子間で直列マウントされる。第１の電流ミラーは、好ましくは、この場合にアース端子である、電圧源の第１の端子に接続される。一方、第２の電流ミラーは、好ましくは、高電位端子Ｖ_DDである、電圧源の第２の端子に接続される。

図１に示すように、第１の電流ミラーは、ソースがアースに接続されドレーン及びゲートがお互い接続されている第１のＮＭＯＳトランジスターＮ１１と、及びゲートが第１のＮＭＯＳトランジスターＮ１１のゲートに接続されソースがプログラム可能な抵抗８に接続されている第２のＮＭＯＳトランジスターＮ１２とを有し、このプログラム可能な抵抗８はアース端子にも接続されている。

第１のＮＭＯＳトランジスターＮ１１のドレーン及びゲートは、第２の電流ミラーの第１のＰＭＯＳトランジスターＰ１１のドレーンに接続される。第２のＮＭＯＳトランジスターＮ１２のドレーンは、第２の電流ミラーの第２のＰＭＯＳトランジスターＰ１２のゲート及びドレーンに接続される。第１のＰＭＯＳトランジスターＰ１１のゲートは第２のＰＭＯＳトランジスターＰ１２のゲートに接続される。ＰＴＡＴスレーブユニット３の第２の電流ミラーは、第１及び第２のＰＭＯＳトランジスターＰ１１、Ｐ１２と並列に接続している第３のＰＭＯＳトランジスターＰ１３をさらに有する。第３のＰＭＯＳトランジスターＰ１３のゲートは、第１及び第２のＰＭＯＳトランジスターＰ１１、Ｐ１２のゲートに接続される。第１、第２及び第３のＰＭＯＳトランジスターＰ１１、Ｐ１２、Ｐ１３のソースは、電圧源の高電位端子Ｖ_DDに接続される。第３のＰＭＯＳトランジスターＰ１３のドレーンは、ＰＴＡＴ電流ジェネレーター３のＰＴＡＴ出力電流Ｉ_OUTを供給する。

プログラム可能な抵抗８が第２のＮＭＯＳトランジスターＮ１２のソースに接続されるので、このＮＭＯＳトランジスターＮ２は、第１のＮＭＯＳトランジスターＮ１１よりもＮ’倍大きい。これは、ユニットトランジスターであると考えることができる。このことは、第２のＮＭＯＳトランジスターＮ１２がＮ’個の第１のＮＭＯＳトランジスターＮ１で形成されることを意味する。ここで、Ｎ’は２以上の整数である。例として、マスターユニット２の第２のトランジスターＮ２に対して、Ｎ’＝６を選択することができる。このことによって、第１のトランジスターＮ１１よりも６倍大きな第２のトランジスターＮ１２を得ること、あるいは少なくとも第１のトランジスターＮ１１のＭＯＳチャネル幅よりも６倍大きなＭＯＳチャネル幅を得ることが可能になる。しかし、数Ｎ’は、数Ｎとは異なっていてもよい。

また、第３のＰＭＯＳトランジスターＰ１３は、さらに、ＰＴＡＴスレーブユニット３の第２の電流ミラーの第１のＰＭＯＳトランジスターＰ１１及び第２のＰＭＯＳトランジスターＰ１２よりもＭ倍大きいことができる。ここで、Ｍは、１以上の整数である。Ｍが１に等しい場合、適応されたプログラム可能な抵抗８は、マスターユニット２のスイッチドキャパシター抵抗１２と等価であることができる。

電子回路１の変形実施形態（図示せず）によると、第３のＰＭＯＳトランジスターＰ１３の代わりに、デジタル的に制御されたスイッチと組み合わさったユニットトランジスター群を用いることができる。プログラム可能な抵抗８の代わりに、所定の値の抵抗８を使用し、ＰＴＡＴ出力電流Ｉ_OUTを供給する第２の電流ミラーのＰＭＯＳトランジスターの大きさ比をデジタル的に適応させることを想起することができる。二分法アルゴリズムによって較正サイクルの終わりにバイナリー適応ワードが供給される。トランジスターのセットを構成するためのこのバイナリーワードは、処理装置７に記憶される。

また、マスターユニット２及びスレーブユニット３の電子構造を逆にすることを想起することができる。ＮＭＯＳトランジスターを備えた第１の電流ミラーを、高電位端子Ｖ_DDに接続されるＰＭＯＳトランジスターを備えた第１の電流ミラーで置き換えることができ、ＰＭＯＳトランジスターを備えた第２の電流ミラーを、アース端子に接続されるＮＭＯＳトランジスターを備えた第２の電流ミラーで置き換えることができる。このような場合、スイッチドキャパシター抵抗１２及びプログラム可能な抵抗８は高電位端子Ｖ_DDに接続される。

また、いくつかのスイッチドキャパシター抵抗が並列に配置され、これらの各スイッチドキャパシター抵抗は２つの制御信号によってそれぞれ制御されるような構成を想起することができる。

すぐ前の説明から、当業者であれば、ＰＴＡＴ基準電流を備える電子回路のいくつかの変形実施形態を、請求の範囲によって定められる本発明の範囲から逸脱せずに考案することができるであろう。また、電流ミラーのトランジスターをバイポーラトランジスターとすることができる。

１電子回路
２基準電流ジェネレーター
３ＰＴＡＴ電流ジェネレーター
４第１のスイッチ
５第２のスイッチ
６コンパレーター
７処理装置
８プログラム可能な抵抗
１２スイッチドキャパシター抵抗
１２スイッチドキャパシター抵抗
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｐ１、Ｐ２、Ｐ３、Ｐ１１、Ｐ１２、Ｐ１３トランジスター
ＶＤＤ電圧源

Claims

自己較正されるＰＴＡＴ電流基準を備える電子回路（１）であって、前記電子回路（１）は少なくとも１つの集積されたプログラム可能な抵抗（８）に依存してＰＴＡＴ出力電流（Ｉ_OUT）を供給するＰＴＡＴ電流ジェネレーター（３）を有し、さらに、少なくとも１つのスイッチドキャパシター抵抗（１２）に依存して基準電流（Ｉ_ref）を供給する基準電流ジェネレーター（２）を有し、
前記基準電流（Ｉ_ref）及び前記ＰＴＡＴ出力電流（Ｉ_OUT）は、コンパレーター（６）において比較され、これによって、前記ＰＴＡＴ電流ジェネレーターの電流ミラーにおける前記プログラム可能な抵抗（８）をデジタル的に適応させ、又はトランジスター（Ｐ１１、Ｐ１２、Ｐ１３）の大きさ比をデジタル的に適応させて、適応された前記ＰＴＡＴ出力電流（Ｉ_OUT）を供給する
ことを特徴とする電子回路（１）。
前記コンパレーター（６）は、前記プログラム可能な抵抗（８）又はトランジスター（Ｐ１１、Ｐ１２、Ｐ１３）の大きさ比のデジタル的な適応を制御するために、前記基準電流（Ｉ_ref）と前記ＰＴＡＴ出力電流（Ｉ_OUT）との比較によって得られる、前記コンパレーター（６）からの出力データを受ける処理装置（７）に接続される
ことを特徴とする請求項１に記載の電子回路（１）。
前記処理装置（７）は、前記プログラム可能な抵抗（８）又は前記トランジスター（Ｐ１１、Ｐ１２、Ｐ１３）の大きさ比の周期的な適応のために二分法アルゴリズムを実装しており、
前記処理装置は、前記プログラム可能な抵抗（８）又は前記トランジスター（Ｐ１１、Ｐ１２、Ｐ１３）の大きさ比のデジタル的な適応のための最終バイナリーワードを記憶するメモリーを有する
ことを特徴とする請求項２に記載の電子回路（１）。
前記基準電流ジェネレーター（２）は、第１の種類の導電率のトランジスター（Ｎ１、Ｎ２）で形成された第１の電流ミラーと、及び第２の種類の導電率のトランジスター（Ｐ１、Ｐ２、Ｐ３）で形成された第２の電流ミラーとを有し、
前記第１及び第２の電流ミラーは、供給電圧源（Ｖ_DD）の２つの端子間で直列マウントされ、
前記スイッチドキャパシター抵抗（１２）は、前記第１の電流ミラーのトランジスター（Ｎ２）のソース又はトランスミッターに、前記電圧源の前記端子間の第１及び第２の電流ミラーと直列に接続される
ことを特徴とする請求項１に記載の電子回路（１）。
前記第１の電流ミラーは、ＮＭＯＳトランジスター（Ｎ１、Ｎ２）を有し、
前記第２の電流ミラーは、ＰＭＯＳトランジスター（Ｐ１、Ｐ２、Ｐ３）を有する
ことを特徴とする請求項４に記載の電子回路（１）。
前記第１の電流ミラーは、第１のＮＭＯＳトランジスター（Ｎ１）及び第２のＮＭＯＳトランジスター（Ｎ２）を有し、
前記第１のＮＭＯＳトランジスター（Ｎ１）は、ソースがアース端子に接続されゲートとドレーンがお互い接続され、
前記第２のＮＭＯＳトランジスター（Ｎ２）は、ソースが前記スイッチドキャパシター抵抗（１２）に接続され、
ゲートが前記第１のＮＭＯＳトランジスター（Ｎ１）のゲートに接続され、前記スイッチドキャパシター抵抗（１２）の他方の端子がアース端子に接続され、
前記第２の電流ミラーは、第１のＰＭＯＳトランジスター（Ｐ１）、第２のＰＭＯＳトランジスター（Ｐ２）及び第３のＰＭＯＳトランジスター（Ｐ３）を有し、
これらの第１、第２及び第３のＰＭＯＳトランジスターはそれぞれ、ソースが前記電圧源（Ｖ_DD）の高電位端子に接続し、かつ、ゲートどうしがお互い接続し、
前記第１のＰＭＯＳトランジスター（Ｐ１）は、ドレーンとゲートがお互いに接続し、ドレーンが前記第１のＮＭＯＳトランジスター（Ｎ１）のドレーンにさらに接続し、
前記第２のＰＭＯＳトランジスター（Ｐ２）は、ドレーンとゲートがお互いに接続し、ドレーンが前記第２のＮＭＯＳトランジスター（Ｎ２）のドレーンにさらに接続し、
前記第３のＰＭＯＳトランジスター（Ｐ３）は、前記基準電流（Ｉ_ref）を供給するドレーンを有する
ことを特徴とする請求項５に記載の電子回路（１）。
前記第２のＮＭＯＳトランジスター（Ｎ２）は、前記第１のＮＭＯＳトランジスター（Ｎ１）よりもＮ倍大きく、ここで、Ｎは、２以上の整数であり、好ましくは６である
ことを特徴とする請求項６に記載の電子回路（１）。
前記スイッチドキャパシター抵抗（１２）は、キャパシター（Ｃ）と、前記キャパシターと並列に接続された第１のスイッチ（４）と、及び前記キャパシターの電極と前記第１の電流ミラーの前記トランジスター（Ｎ２）のソース又はトランスミッターとの間に接続された第２のスイッチ（５）とを有し、
前記第１のスイッチ（４）は、第１の制御信号（Φ１）によって制御され、
前記第２のスイッチ（５）は、第２の制御信号（Φ２）によって制御され、
前記第１及び第２の制御信号は、時間ベースを介して生成され、かつ、前記第２のスイッチが閉じているときに前記第１のスイッチは開いており、前記第２のスイッチが開いているときに前記第１のスイッチは閉じている
ことを特徴とする請求項４に記載の電子回路（１）。
前記ＰＴＡＴ電流ジェネレーター（３）は、第１の種類の導電率のトランジスター（Ｎ１１、Ｎ１２）で形成された第１の電流ミラーと、第２の種類の導電率のトランジスター（Ｐ１１、Ｐ１２、Ｐ１３）で形成された第２の電流ミラーとを有し、
前記第１及び第２の電流ミラーは、供給電圧源（Ｖ_DD）の２つの端子の間で直列マウントされており、
前記抵抗（８）は、前記第１の電流ミラーのトランジスター（Ｎ１２）のソース又はトランスミッターに、前記電圧源の端子間の前記第１及び第２の電流ミラーと直列に接続される
ことを特徴とする請求項１に記載の電子回路（１）。
前記第１の電流ミラーは、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２）を有し、
前記第２の電流ミラーは、ＰＭＯＳトランジスター（Ｐ１１、Ｐ１２、Ｐ１３）を有する
ことを特徴とする請求項９に記載の電子回路（１）。
前記第１の電流ミラーは、第１のＮＭＯＳトランジスター（Ｎ１１）及び第２のＮＭＯＳトランジスター（Ｎ１２）を有し、
前記第１のＮＭＯＳトランジスター（Ｎ１１）は、ソースがアース端子に接続されゲートとドレーンがお互いに接続され、
前記第２のＮＭＯＳトランジスター（Ｎ１２）は、ソースが前記抵抗（８）に接続され、ゲートが前記第１のＮＭＯＳトランジスター（Ｎ１１）のゲートに接続され、前記抵抗（８）の他方の端子がアース端子に接続され、
前記第２の電流ミラーは、第１のＰＭＯＳトランジスター（Ｐ１１）、第２のＰＭＯＳトランジスター（Ｐ１２）及び第３のＰＭＯＳトランジスター（Ｐ１３）を有し、
これらの第１、第２及び第３のＰＭＯＳトランジスターはそれぞれ、ソースが前記電圧源（Ｖ_DD）の高電位端子に接続され、ゲートどうしがお互いに接続され、
前記第１のＰＭＯＳトランジスター（Ｐ１１）は、ドレーンがゲートに及び前記第１のＮＭＯＳトランジスター（Ｎ１１）のドレーンに接続され、
前記第２のＰＭＯＳトランジスター（Ｐ１２）は、ドレーンがそのゲートに及び前記第２のＮＭＯＳトランジスター（Ｎ１２）のドレーンに接続され、
前記第３のＰＭＯＳトランジスター（Ｐ１３）は、前記基準電流（Ｉ_ref）を供給するドレーンを有する
ことを特徴とする請求項１０に記載の電子回路（１）。
前記第２のＮＭＯＳトランジスター（Ｎ１２）は、前記第１のＮＭＯＳトランジスター（Ｎ１１）よりもＮ’倍大きく、ここで、Ｎ’は、２以上の整数であり、好ましくは６である
ことを特徴とする請求項１１に記載の電子回路（１）。
前記第３のＰＭＯＳトランジスター（Ｐ１３）は、ユニットトランジスターの群で形成され、
これらのユニットトランジスターは、前記ＰＴＡＴ出力電流（Ｉ_OUT）を適応させるために、デジタル的に制御されたスイッチと組み合わさっている
ことを特徴とする請求項１１に記載の電子回路（１）。
請求項１〜１３のいずれかに記載の電子回路（１）のＰＴＡＴ電流源を較正する方法であって、この較正する方法は、
前記ＰＴＡＴ電流ジェネレーター（３）のＰＴＡＴ出力電流（Ｉ_OUT）を供給するステップと、
前記基準電流ジェネレーター（２）の基準電流（Ｉ_ref）を供給するステップと、
前記ＰＴＡＴ出力電流（Ｉ_OUT）と前記基準電流（Ｉ_ref）を比較するステップと、
ＰＴＡＴ電流ジェネレーターの電流ミラーにおける前記集積されたプログラム可能な抵抗（８）を又は前記トランジスター（Ｐ１１、Ｐ１２、Ｐ１３）の大きさ比を、デジタル的に適応させるステップと
を有することを特徴とする方法。
前記デジタル的な適応は、処理装置（７）において二分法アルゴリズムに従って特定のサイクル数にわたって行われる
ことを特徴とする請求項１４に記載の方法。
前記処理装置（７）によって供給されるデジタルワードは、前記ＰＴＡＴ出力電流（Ｉ_OUT）適応サイクルの終わりにおいて、前記処理装置のメモリーに記憶される
ことを特徴とする請求項１５に記載の方法。
前記ＰＴＡＴ出力電流（Ｉ_OUT）適応サイクルの終わりにおいて、前記基準電流ジェネレーター（２）は、前記スイッチドキャパシター抵抗（１２）からの制御信号の供給から分離される
ことを特徴とする請求項１５又は１６に記載の方法。