JP7251831B2

JP7251831B2 - チップ内部抵抗の補正回路

Info

Publication number: JP7251831B2
Application number: JP2021193873A
Authority: JP
Inventors: テン、シャオチェン
Original assignee: Motorcomm Electronic Technology Co Ltd
Current assignee: Motorcomm Electronic Technology Co Ltd
Priority date: 2021-06-17
Filing date: 2021-11-30
Publication date: 2023-04-04
Anticipated expiration: 2041-11-30
Also published as: US11592853B2; TW202301064A; KR102680400B1; WO2022262155A1; TWI790006B; EP4106202A1; US20220404847A1; JP2023000984A; CN113253787A; KR20220168944A

Description

本発明はチップ補正分野に関し、特に、チップ内部抵抗を補正する回路に関する。

集積回路において、高速や高周波チップなどより正確な抵抗値が必要な場合のチップの中に、チップ内部抵抗は製造工程、温度、使用環境の影響を受けるため、抵抗がオフセットし、抵抗が大きすぎあるいは小さすぎになる。特に、プロセス製造による偏差は避けられない。チップ内の集積抵抗の抵抗精度はわずか±１７％で、このような精度は非常に不十分で、高精度抵抗の要件を満たすことができない。

その精度を向上させるためには、チップの内部抵抗を補正する必要がある。従来技術では、通常、レーザートリミングを使用する手段で補正をし、具体的なトリミング方法は、レーザービームが抵抗ワークピースに位置決めされ、抵抗ワークピースのフィルム基板を切断させて、抵抗ワークピースの断面積を変更することにより、抵抗の抵抗値を変更し、指定されたパラメータまたは抵抗値を達成する。このような処理方法ではコストが高く、補正中に、作業条件の変化によるオフセットも発生し、理想的な抵抗値を達成できない。そのため、上記の問題を考慮して、実際の使用ニーズを満たすために、チップ内部抵抗の補正回路を設計することが急務である。

中国出願公開第１０４６０１１６１号明細書中国出願公開第１１１４９０７５１号明細書

本発明の目的はチップ内部の抵抗を補正する回路を提供する。

上記の技術問題を解決するために、本発明は以下の技術的解決策を採用する。
本発明は、チップ内部の抵抗を補正する回路を提供し、その回路は、電源電圧と基準抵抗の一端の間に接続され、基準抵抗の他端は接地され、第１の制御信号により制御される可能な第１のＭＯＳトランジスタと、基準電圧と前記基準抵抗の電圧に対して演算を実行し前記第１の制御信号を出力するオペアンプと、前記電源電圧と基準ノードの間に接続され、前記第１の制御信号により制御される可能な第２のＭＯＳトランジスタと、一つが前記基準ノードと接地端の間に接続され、他のそれぞれが所在されている分岐は制御可能に前記基準ノードと前記接地端の間に接続される複数のチップ内部抵抗と、前記基準ノードの電圧を前記基準電圧と比較して比較信号を生成するコンパレータと、前記比較信号により制御信号を生成し、二分法の原理に基づいて、それぞれのチップ内部抵抗が所在されている分岐の導通または切断を制御するコントローラと、を具備する。

好ましくは、さらに、前記チップ内部抵抗のそれぞれと対応的に前記基準ノードと前記接地端の間に接続される複数のスイッチとを含み、それぞれの前記スイッチの制御端は前記コントローラに接続される。

好ましくは、前記複数のスイッチそれぞれとして第３のＭＯＳトランジスタを採用し、前記各第３のＭＯＳトランジスタのドレインは対応する前記チップ内部抵抗に接続され、ソースは前記接地端に接続され、ゲートは前記コントローラに接続される。

好ましくは、次の分岐にある第３のＭＯＳトランジスタのサイズは、前の分岐の第３のＭＯＳトランジスタのサイズより事前設定された比率で減少し、次の分岐にある前記チップ内部抵抗の抵抗値は、前の分岐にある前記チップ内部抵抗の抵抗値と比較して指数関数的に増加し、前記複数のチップ内部抵抗、基準抵抗、及びチップの内蔵抵抗との関係は次式（１）となり、

ここで、Ｒ０は理想的な状態での内蔵抵抗の抵抗値を表し、
Ｒ１は理想的な状態での基準抵抗の抵抗値を表し、
ｄは、外部環境の影響を受けた後の内蔵抵抗のオフセット量を表し、
Ｒ_総は前記チップ内部抵抗のすべては並列に接続された後の抵抗値を表し、
前記式（１）を使用して、Ｒ_総が得られ；
チップ内部抵抗の指数関数的な関係と並列接続原理により、理想的な状態での最小単位の抵抗の抵抗値ｘは求められ、
最小単位抵抗の実際の抵抗値は次式（２）となり、

ここで、ｙは最小単位抵抗に対応する第３のＭＯＳトランジスタの抵抗を表す。

好ましくは、前記オペアンプの非反転入力端は前記基準電圧に接続され、その反転入力端は前記基準抵抗の電圧に接続される。

好ましくは、前記基準抵抗は精密抵抗である。

好ましくは、前記第１のＭＯＳトランジスタのゲートは前記オペアンプの出力端に接続され、そのドレインは前記オペアンプの反転入力端に接続され、そのソースは前記電源電圧に接続される。

好ましくは、前記第２のＭＯＳトランジスタのゲートは前記オペアンプの出力端に接続され、前記第２のＭＯＳトランジスタのドレインは前記基準ノードに接続され、前記第２のＭＯＳトランジスタのソースは前記電源電圧に接続される。

好ましくは、前記コンパレータの非反転入力端は前記基準ノードに接続され、前記コンパレータの反転入力端は前記基準電圧に接続され、前記コンパレータの出力端は前記コントローラに接続される。

好ましくは、さらに、入力端が前記コンパレータの出力端に接続される第１のバッファと、入力端が前記第１のバッファの出力端に接続され、出力端が前記コントローラに接続される第２のバッファと、を具備する。

本発明において、チップ外部に一つの基準抵抗が設けられ、チップ内部の基準電圧に基づいて、温度の影響を受けない電流が生成され、当該電流はチップ内部抵抗にミラーリングされ、その内部抵抗によって生成された電圧を基準電圧と比べさせることにより、内部抵抗の抵抗値が調節され、内部抵抗の抵抗値を基準抵抗の抵抗値に限りなく近づけるような、チップ内部抵抗の補正を実現できる。

図１は本発明に係るチップ内部抵抗を補正するための回路を示す回路概略図である。

以下は、本発明の図面を参照しながら、本発明の実施例に採用された技術案を明確かつ完全的に説明する。言うまでもなく、記載された実施例は、本発明の実施例の一部に過ぎず、すべての実施例というものではない。本発明の実施例に基づいて、創造的な作業なしに当業者によって得られる他のすべての実施例は、本発明の保護範囲に含まれるべきである。

本発明の実施例および実施例の特徴は、衝突がない場合、互いに組み合わせることができることに留意されたい。

次に、図面と特定の実施例を結合して、さらに本発明を説明するが、本発明を限定するものではない。

図１に示すように、本発明はチップ補正分野に属するチップ内部抵抗を補正する回路を提供し、それは、電源電圧ＶＤＤと基準抵抗Ｒ１の一端の間に接続され、前記基準抵抗の他端は接地され、第１の制御信号により制御されることが可能な第１のＭＯＳトランジスタと、基準電圧と基準抵抗Ｒ１の電圧に対して演算し、第１の制御信号を出力するオペアンプと、電源電圧と基準ノードＪ１の間に接続され、第１の制御信号により制御されることが可能な第２のＭＯＳトランジスタと、一つのＲ０が前記基準ノードと接地端の間に接続され、他のそれぞれが所在されている分岐は制御可能に基準ノードＪ１と接地端の間に接続される複数のチップ内部抵抗（Ｒ０、Ｒ１１、Ｒ１２…Ｒ１Ｎ）と、基準ノードＪ１の電圧を基準電圧と比較して比較信号を生成するコンパレータ２と、比較信号により制御信号を生成し、二分法の原理に基づいて、それぞれのチップ内部抵抗が所在されている分岐の導通または切断を制御するコントローラ４と、を具備する。

具体的に、本実施例において、チップ内部に環境の影響を受けない基準電圧Ｖｒｅｆがある。基準抵抗Ｒ１の負のフィードバック効果により、オペアンプ１は安定した電圧を出力できる。オペアンプ１は、チップ内部の基準電圧と外部の基準抵抗Ｒ１の電圧により演算を行い、第１の制御信号を出力する。第１のＭＯＳトランジスタＭ１は、オペアンプ１により出力された第１の制御信号により、第１のＭＯＳトランジスタＭ１を流れた電流を安定させ、温度の影響を受けないように、導通または切断される。第２のＭＯＳトランジスタＭ２は、第１のＭＯＳトランジスタＭ１を流れた安定した電流を基準ノードＪ１にミラーリングさせて、コンパレータ２は基準ノードＪ１の電圧を基準電圧と比較する。コントローラ４は、コンパレータ２により出力された比較結果に応じて、制御信号を生成し、その制御信号により、内部抵抗の両端の電圧（基準ノードＪ１の電圧）が基準電圧に限りなく近づくまで内部抵抗の抵抗値を調節するため、各チップ内部抵抗が所在されている分岐の導通と切断を制御し。

さらに、チップ内部は、また、ノーマリーオープン型の抵抗であり、基準ノードＪ１と接地端の間に接続され、補正後に、すべての導電された分岐上のチップ内部抵抗の並列抵抗値と併せて、基準抵抗Ｒ１の抵抗値と等しい内蔵抵抗Ｒ０とを含む。

好ましい実施形態として、さらに、チップ内部抵抗と対応的に一つずつ基準ノードＪ１と接地端との間に接続される複数のスイッチ（Ｋ１、Ｋ２…ＫＮ）とを含む。

好ましい実施形態として、それぞれのスイッチ（Ｋ１、Ｋ２…ＫＮ）の制御端はコントローラ４に接続される。

好ましい実施形態として、スイッチのそれぞれは第３のＭＯＳトランジスタを採用し、各第３のＭＯＳトランジスタのドレインは一つのチップ内部抵抗に接続され、それぞれのソースは接地端に接続され、それぞれのゲートは前記コントローラに接続される。

具体的に、各レベルのチップ内部抵抗が所在されている分岐のオン・オフを制御するように、ＭＯＳトランジスタをスイッチとして使用されてもいい。

好ましい実施形態として、次の分岐にある第３のＭＯＳトランジスタのサイズは、前の分岐の第３のＭＯＳトランジスタのサイズより事前設定された比率で減少し、次の分岐にあるチップ内部抵抗の抵抗値は、前の分岐にある前記チップ内部抵抗の抵抗値と比較して指数関数的に増加し、複数のチップ内部抵抗、基準抵抗、及びチップの内蔵抵抗との関係は次式（１）となり、

ここで、Ｒ０は理想的な状態での内蔵抵抗の抵抗値を表し、
Ｒ１は理想的な状態での基準抵抗の抵抗値を表し、
ｄは、外部環境の影響を受けた後の内蔵抵抗のオフセット量を表し、
Ｒ_総は前記チップ内部抵抗のすべては並列に接続された後の抵抗値を表し、
前記式（１）を使用して、Ｒ_総が得られ；
チップ内部抵抗の指数関数的な関係と並列接続原理により、理想的な状態での最小単位の抵抗値ｘは次式（２）で求められ、
最小単位抵抗の実際の抵抗値は次式（２）となり、

具体的に、ＭＯＳトランジスタが導通すると、ＭＯＳトランジスタ自体にも抵抗が発生するため、内蔵抵抗Ｒ０が導通されている分岐上のチップ内部抵抗と並列に接続されると、導通されている分岐上のチップ内部抵抗の抵抗にＭＯＳトランジスタの抵抗値を加えてから、内蔵抵抗Ｒ０と並列に接続されるものになるので、抵抗を補正する精度に影響を与えてしまう。この実施例において、マルチレベル分岐上のＭＯＳトランジスタのサイズはすべて異なり、且つ事前設定された比率で順次減少され、つまり、後者の分岐上のＭＯＳトランジスタのサイズは前者のＭＯＳトランジスタのサイズより事前に設定された比率で指数関数的に減少されている。サイズが大きいほど、ＭＯＳトランジスタのチップ内部の抵抗が小さくなる。それに従って、後者の分岐上のＭＯＳトランジスタの抵抗値と前者の分岐上のＭＯＳトランジスタの抵抗値も事前に設定された比率で指数関数的に増加するように設定されている。好ましくは、事前に設定された比率は２倍である。

具体的に、各チップ内部抵抗が所在されている分岐にさらに一つのスイッチを含み、そのスイッチは対応する分岐上のチップ内部抵抗と直列に接続され、複数のチップ内部抵抗（Ｒ１１、Ｒ１２…Ｒ１Ｎ）と複数のスイッチ（Ｋ１、Ｋ２…ＫＮ）は一つの抵抗アレイを構成し、抵抗アレイ中のチップ内部抵抗の抵抗値は指数関数的に増加する。好ましくは、後者の分岐上のチップ内部抵抗の抵抗値は前者の分岐上のチップ内部抵抗の抵抗値の２倍である。

さらに、チップ内部抵抗は製造工程や温度、使用環境の影響により抵抗値がオフセットする。抵抗アレイ中の全てのチップ内部抵抗の並列抵抗値の合計を基準抵抗Ｒ１の抵抗値の１７％に設定する。これにより、チップ内部抵抗が所定されている分岐の導通、切断をすることで、オフセット抵抗値を補正できる。

さらに、内部抵抗の抵抗アレイが６つの分岐により並列に接続されることを例示する。つまり、内部抵抗は第１の抵抗Ｒ１１、第２の抵抗Ｒ１２、第３の抵抗Ｒ１３、第４の抵抗Ｒ１４、第５の抵抗Ｒ１５と第６の抵抗Ｒ１６を含む。

複数のチップ内部抵抗の最小単位抵抗（即ち、第１の抵抗Ｒ１１）の抵抗値ｘを求める方法は以下となり、抵抗Ｒ０の抵抗値が下方に１７％オフセットされることを仮定し、つまり、オフセット後の抵抗Ｒ０の抵抗値はＲ０（１－１７％）となる。この場合、オフセットを補正するには、内部抵抗を増加させる必要があるが、並列に接続すると、抵抗値が減少する。従って、ここで、６つの分岐が全て切断されて、抵抗Ｒ０だけにより内部抵抗のオフセットを補正し、抵抗Ｒ０の実際の抵抗値をＲ０＊１．１７に設定する必要がある。例えば、抵抗Ｒ０の抵抗値が２．４Ｋとすると、抵抗Ｒ０の実際の抵抗値を２．４Ｋ＊１．１７に設定するだけで、１７％オフセットされた内部抵抗を元に戻せる。抵抗Ｒ０の抵抗値が上方に１７％オフセットされると、抵抗Ｒ０の実際の抵抗値が２．４Ｋ＊１．１７に設定されているため、つまり、オフセットされた抵抗値は２．４Ｋ＊１．１７^２となる。オフセットを補正するには、６つの分岐の全てを導通する必要があることを仮定すると、つまり、全ての分岐が導通された後の並列抵抗値の合計Ｒ_総は、２．４Ｋ＊１．１７^２と並列に接続すると、基準抵抗Ｒ１の抵抗値２．４Ｋと等しい必要がある。それにより、Ｒ_総の抵抗値は２．４Ｋを２．４Ｋで割ってから１．１７^２をかけた値で、即ち６つの分岐上の抵抗が並列に接続された後の抵抗値は２．４Ｋ／２、４Ｋ＊１．１７^２と等しい。例えば、Ｒ１１＝ｘ、Ｒ１２＝２ｘ、Ｒ１３＝４ｘ、Ｒ１４＝８ｘ、Ｒ１５＝１６ｘ、Ｒ１６＝３２ｘとすると、６つ分岐上の並列抵抗値の公式がＲ_総と等しいので、最小単位抵抗ｘの抵抗値が求められる。さらに、各抵抗はチップ内の同じ使用環境にあるため、各抵抗のオフセットが同じで、つまり、各抵抗の抵抗値が全て上方に１７％オフセットされており、そのため、上記求められたｘを１．１７で割る必要があり、そして、第１の抵抗の抵抗値がｘ／１．１７により得られる。

さらに、各チップ内部抵抗と直列に接続されたＭＯＳトランジスタの自体にも抵抗があるため、上記得られたｘ／１．１７にはＭＯＳトランジスタの抵抗も含まれているので、ｘ／１．１７からＭＯＳトランジスタの抵抗を減算してから、最終の複数のチップ内部抵抗の最小単位抵抗を得る。好ましい実施例として、オペアンプ１の非反転入力端は基準電圧に接続され、オペアンプ１の反転入力端は基準抵抗Ｒ１の電圧に接続される。

具体的に、基準電圧と基準抵抗Ｒ１の電圧がオペアンプ１に入力され、オペアンプ１の演算により出力された電圧信号が安定性と信頼性を確保する。

好ましい実施例として、基準抵抗Ｒ１は精密抵抗である。

具体的に、チップ外部に増設された基準抵抗Ｒ１は一つの精密抵抗であり、当該精密抵抗はほとんど変化しないか、外部環境の影響を受けないため、当該の第１のＭＯＳトランジスタＭ１を流れる電流は影響をほとんど受けない電流である。

好ましい実施例として、第１のＭＯＳトランジスタのゲートはオペアンプ１の出力端に接続され、第１のＭＯＳトランジスタＭ１のドレインは、オペアンプ１の反転入力端に接続され、第１のＭＯＳトランジスタＭ１のソースは電源電圧に接続される。

好ましい実施例として、第２のＭＯＳトランジスタＭ２のゲートは、オペアンプ１の出力端に接続され、第２のＭＯＳトランジスタＭ２のドレインは基準ノードＪ１に接続され、第２のＭＯＳトランジスタＭ２のソースは電源電圧に接続される。

具体的に、第１のＭＯＳトランジスタＭ１を流れる安定電流は、第２のＭＯＳトランジスタＭ２を介してチップの内部にミラーリングされ、第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２は両方ともＰＭＯＳトランジスタである。

好ましい実施例として、コンパレータ２の非反転入力端は基準ノードＪ１に接続され、コンパレータ２の反転入力端は基準電圧に接続され、コンパレータ２の出力端はコントローラ４に接続される。

具体的には、基準電圧と基準ノードＪ１の電圧をコンパレータ２に入力し、コンパレータ２により比較を行い、比較結果を出力する。比較結果が基準ノードＪ１の電圧が基準電圧よりも大きいことを示している場合、コンパレータ２の出力結果は１とする。比較結果が基準ノードＪ１の電圧が基準電圧よりも低いことを示している場合、コンパレータ２の出力結果は０とする。

好ましい実施例として、さらに、入力端がコンパレータ２の出力端に接続される第１のバッファ３１と、入力端が第１のバッファ３１の出力端に接続され、出力端がコントローラ４に接続される第２のバッファ３２と、を具備する。

好ましい実施例として、コントローラ４は二分法の原理に基づいて、各チップ内部抵抗が所在されている分岐の導通または切断を制御する。

好ましい実施例として、補正後、全ての導通された分岐上のチップ抵抗の並列抵抗値が基準抵抗Ｒ１の抵抗値と等しい。

具体的に、コントローラ４は比較結果により二分法に基づいてそれぞれのチップ内部抵抗が所在されている分岐上の導通と切断を制御し、比較結果が変化した場合（即ち、１から０に、または０から１に変化）、補正を完了とする。補正が完了すると、すべての導通されている分岐上のチップ内部抵抗の並列抵抗値は基準抵抗Ｒ１の抵抗値と等しくなる。

さらに、コントローラ４はコンパレータ２による出力された結果により制御信号を出力し、比較結果が１である場合に、内部抵抗は製造工程や温度、使用環境の影響を受け、オフセットが発生し、抵抗が大きくなりすぎるので、補正する必要がある。並列回路の特性により、ここで、並列回路を追加してシャフトする必要があり、つまり、一つまたは複数の抵抗が所在されている分岐の導通を制御する。一般に、毎度一つのみの分岐を導通または切断してから、基準ノードＪ１の電圧を観察し、それから他の分岐の導通や切断をする必要があるかどうかを判断し続ける。同様に、比較結果が０の場合に、抵抗が小さくなりすぎるので、大きくする必要がある。ここで、並列抵抗を切断する必要がある。

また分岐のオン・オフを調節する必要があるかどうかを判断する基準は、コンパレータ２による出力された比較結果が１から０、または０から１に変化したことがあるかどうかである。

さらに、内部抵抗の抵抗アレイは６つの分岐により並列に接続されることを例示する。つまり、内部抵抗は第１の抵抗Ｒ１１、第２の抵抗Ｒ１２、第３の抵抗Ｒ１３、第４の抵抗Ｒ１４、第５の抵抗Ｒ１５と第６の抵抗Ｒ１６を含む。対応的にそれぞれと直列に接続された第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチ、第５のスイッチを含み、ここのスイッチはＭＯＳトランジスタであってもいい。そして、一つのより高い抵抗が所在されている分岐の抵抗値はそれより低い抵抗が所在されている分岐の抵抗値の２倍となり、つまり、第５の抵抗の抵抗値は第４の抵抗の２倍となり、同様に、第４の抵抗は第３の抵抗の２倍となり、それ以外の抵抗値は同じでここで説明を省略する。

例えば、６つの分岐中のスイッチの初期状態を「１０１０００」とすれば、第６のスイッチと第４のスイッチが導通され、他のスイッチが切断されることを表し、この時、第６の抵抗と第４の抵抗が導通されている抵抗である。比較結果は基準ノードＪ１の電圧が基準電圧より大きいことを示す場合は、別の抵抗を並列に接続追加する必要があり、二分法に基づくと、６つの分岐のスイッチの動作状態を「１１０１００」と制御する必要があり、つまり、第６の抵抗は変更せず、第４の抵抗が所在されている分岐が切断され、第５の抵抗と第３の抵抗が所在されている分岐が導通される。コンパレータ２により出力された結果が変わった場合、補正が完了し、比較結果が１と変わらない場合、繰り返して上記の工程に沿って補正を進める。

比較結果は基準ノードＪ１の電圧が基準電圧よりも低いことを示す場合、いま導通されている抵抗のうち一つを切断する必要があり、二分法に基づくと、五つの分岐のスイッチの動作状態を「０１０１００」と制御する必要があり、つまり、第６の抵抗と第４の抵抗が所在されている分岐が切断され、第５の抵抗と第３の抵抗が所在されている分岐が導通される。コンパレータ２により出力された結果が変わった場合、補正が完了し、比較結果が０と変わらない場合、繰り返して上記の工程に沿って補正を進める。

さらに、本実施例にて、６つの分岐の初期状態に「１０００００」を先に割り当てることができ、つまり、第６の抵抗が所在されている分岐が導通され、他の分岐が所在されている抵抗が切断され、それから二分法に基づいて各分岐のオン・オフ状態を制御してもいい。

本発明の効果は、チップの外部に基準抵抗を設定し、チップ内部の基準電圧に基づいて、温度の影響を受けない電流を発生させ、その電流をチップの内部抵抗に電流をミラーリングさせ、内部抵抗が発生された電圧を基準電圧と比較することにより、内部抵抗の抵抗値が基準抵抗の抵抗値に限りなく近づくように内部抵抗の抵抗値を調節させ、よって、チップ内部抵抗の補正を実現させることができる。

前述の説明は、本発明の好ましい実施例にすぎず、本発明の実施方式および保護範囲を限定するものではない。当業者にとって、本発明の説明および図面の内容を使用することによって行われたすべての同等の置換および明らかな変更は、本発明の保護範囲に含まれるべきであることを理解すべきである。

Claims

電源電圧と基準抵抗の一端の間に接続され、前記基準抵抗の他端は接地され、第１の制御信号により制御されることが可能な第１のＭＯＳトランジスタと、
基準電圧と前記基準抵抗の電圧に対して演算し、前記第１の制御信号を出力するオペアンプと、
前記電源電圧と基準ノードＪ１の間に接続され、前記第１の制御信号により制御されることが可能な第２のＭＯＳトランジスタと、
一つが前記基準ノードＪ１と接地端の間に接続され、他のそれぞれが所在されている分岐は制御可能に前記基準ノードＪ１と前記接地端の間に接続される複数のチップ内部抵抗と、
前記基準ノードＪ１の電圧を前記基準電圧と比較して比較信号を生成するコンパレータと、
前記比較信号により制御信号を生成し、二分法の原理に基づいて、それぞれ対応する前記チップ内部抵抗が所在されている分岐の導通または切断を制御するコントローラと、
を具備する、チップ内部の抵抗を補正する回路。
前記チップ内部抵抗のそれぞれと対応的に前記基準ノードＪ１と前記接地端の間に接続される複数のスイッチとを、さらに含み、
前記複数のスイッチそれぞれの制御端は前記コントローラに接続される、請求項１に記載のチップ内部の抵抗を補正する回路。
前記複数のスイッチそれぞれとして第３のＭＯＳトランジスタを採用し、
前記第３のＭＯＳトランジスタのドレインはそれぞれ対応する前記チップ内部抵抗に接続され、ソースは前記接地端に接続され、ゲートは前記コントローラに接続される、請求項２に記載のチップ内部の抵抗を補正する回路。
次の分岐にある前記第３のＭＯＳトランジスタのサイズは、前の分岐にある前記第３のＭＯＳトランジスタのサイズより事前設定された比率で減少し、
次の分岐にある前記チップ内部の抵抗の抵抗値は、前の分岐にある前記チップ内部抵抗の抵抗値と比較して指数関数的に増加し、
前記複数のチップ内部抵抗、前記基準抵抗、及びチップの内蔵抵抗との関係は次式（１）となり、

ここで、Ｒ０は理想的な状態での前記内蔵抵抗の抵抗値を表し、
Ｒ１は理想的な状態での前記基準抵抗の抵抗値を表し、
ｄは、外部環境の影響を受けた後の前記内蔵抵抗のオフセット量を表し、
Ｒ総は前記チップ内部抵抗のすべては並列に接続された後の抵抗値を表し、
前記式（１）を使用して、Ｒ総が得られ；
前記チップ内部抵抗の指数関数的な関係と並列接続原理により、理想的な状態での最小単位の抵抗の抵抗値ｘは求められ、
最小単位抵抗の実際の抵抗値は次式（２）となり、

ここで、ｙは最小単位抵抗に対応する前記第３のＭＯＳトランジスタの抵抗を表す、請求項３に記載のチップ内部の抵抗を補正する回路。
前記オペアンプの非反転入力端は前記基準電圧に接続され、前記オペアンプの反転入力端は前記基準抵抗の電圧に接続される、請求項１に記載のチップ内部の抵抗を補正する回路。
前記基準抵抗は精密抵抗である、請求項１に記載のチップ内部の抵抗を補正する回路。
前記第１のＭＯＳトランジスタのゲートは前記オペアンプの出力端に接続され、前記第１のＭＯＳトランジスタのドレインは前記オペアンプの反転入力端に接続され、前記第１のＭＯＳトランジスタのソースは前記電源電圧に接続される、請求項１に記載のチップ内部の抵抗を補正する回路。
前記第２のＭＯＳトランジスタのゲートは前記オペアンプの出力端に接続され、前記第２のＭＯＳトランジスタのドレインは前記基準ノードＪ１に接続され、前記第２のＭＯＳトランジスタのソースは前記電源電圧に接続される、請求項１に記載のチップ内部の抵抗を補正する回路。
前記コンパレータの非反転入力端は前記基準ノードＪ１に接続され、前記コンパレータの反転入力端は前記基準電圧に接続され、前記コンパレータの出力端は前記コントローラに接続される、請求項１に記載のチップ内部の抵抗を補正する回路。
入力端が前記コンパレータの出力端に接続される第１のバッファと、
入力端が前記第１のバッファの出力端に接続され、出力端が前記コントローラに接続される第２のバッファと、をさらに具備する、請求項１に記載のチップ内部の抵抗を補正する回路。