JP6396440B2

JP6396440B2 - マイクロ電気機械システム（ｍｅｍｓ）デジタル可変キャパシタ（ｄｖｃ）

Info

Publication number: JP6396440B2
Application number: JP2016518357A
Authority: JP
Inventors: ロベルトゥス・ペトルス・ファン・カンペン
Original assignee: Cavendish Kinetics Inc
Current assignee: Cavendish Kinetics Inc
Priority date: 2013-06-07
Filing date: 2014-05-30
Publication date: 2018-09-26
Anticipated expiration: 2034-05-30
Also published as: CN105263853B; US20160115014A1; EP3003964B1; JP2016521919A; CN105263853A; WO2015009360A1; US10029909B2; EP3003964A1

Description

本発明の実施形態は、一般に、マイクロ電気機械システム（ＭＥＭＳ）デジタル可変キャパシタ（ＤＶＣ）に関する。

幾つかのＤＶＣデバイスが、図１に概略的に示すように、空洞内に配置された可動ＭＥＭＳエレメントをベースとしており、可動ＭＥＭＳエレメントの上方に制御電極（即ち、プルアップ（引き上げ）またはプルオフ（引き離し）またはＰＵ電極）、および下方に制御電極（即ち、プルダウン（引き下げ）またはプルイン（引き込み）またはＰＤ電極）を有する。さらに、可動ＭＥＭＳエレメント（即ち、プレートまたはカンチレバーまたは可動プレート電極）の下方にＲＦ電極が存在する。動作の際、電圧がＰＵ電極またはＰＤ電極に印加され、ＭＥＭＳエレメントを引き上げまたは引き下げて接触し、ＲＦ電極に対して安定した最小容量または最大容量を提供する。こうして可動エレメントからＲＦ電極（可動エレメントの下方に位置する）までの容量が、下部に引かれた場合の高容量Ｃ_ｍａｘ（図２参照）から、上部に引かれた場合の低容量Ｃ_ｍｉｎ（図３参照）まで変化できる。

図４は、どのようにＭＥＭＳＤＶＣデバイスが、相補型金属酸化物半導体（ＣＭＯＳ）のバックエンド（配線形成）工程（即ち、ＢＥＯＬ）において集積されるかを示す。ＲＦＧＮＤ（即ち、ＲＦグランド）に接続された金属シールドが、ＭＥＭＳＤＶＣデバイスの下方に設置され、シリコン基板をＭＥＭＳＤＶＣデバイスから遮蔽する。これは、シリコンでの損失機構がＭＥＭＳＤＶＣデバイスのＲＦ性能に悪い影響を与えないことを確保する。金属シールドは、典型的には、より下側の電極レベル（例えば、Ｍ_１）に設置される。金属シールドとＲＦ電極（例えば、Ｍ_ｎに実装される）との間の追加の金属レベルＭ_２…Ｍ_ｎ−１は、ＲＦとグランドシールドとの間の寄生容量を制限することを確保する。

図５は、ＭＥＭＳＤＶＣセルのＰＤ電極およびＲＦ電極の平面図を示す。典型的なＭＥＭＳＤＶＣセルにおいて、ＲＦ接続は、ＭＥＭＳＤＶＣセルのサイドＡで行われ、一方、他の接続（ＧＮＤ，ＰＵ，ＰＤ）は、ＭＥＭＳＤＶＣセルのサイドＢで行われる。

図６は、最適なＲＦ性能のために、どのように複数のＭＥＭＳＤＶＣセルがＲＦピン周りに配置されるかを示す。ＭＥＭＳＤＶＣデバイスの状態を制御するＣＭＯＳ波形コントローラが、同じチップ内に、ＭＥＭＳセルの側方または下方に設置される。

図７は、ＭＥＭＳＤＶＣセルへの波形コントローラの電気接続を概略的に示す。可動エレメントは、典型的には、ＤＣグランドであり、ＰＤ電極に印加される電圧（Ｖｂｏｔｔｏｍ）およびＰＵ電極に印加される電圧（Ｖｔｏｐ）は、典型的には、ＭＥＭＳＤＶＣデバイスの長寿命安定性能を確保するように制御される。

抵抗器Ｒｐｄ，Ｒｐｕは、ＰＵ電極およびＰＤ電極に存在するＲＦ信号とＣＭＯＳドライバとの間のアイソレーションを提供する。これはまた、ＭＥＭＳＤＶＣセルのＲＦ電極と結合するＣＭＯＳノイズがないことを確保している。さらに、これらの抵抗器は、ＭＥＭＳＤＶＣセル内のＭＥＭＳデバイスの減衰を提供し、これは高速動作を可能にする。典型的には、これらの抵抗器は、高い抵抗率のポリシリコンを用いて生成され、これらの抵抗器の値は、５０ｋΩ〜１０ＭΩの範囲である。

図８は、ＭＥＭＳＤＶＣセルのサイドＢ近くのＭＥＭＳＤＶＣデバイスの断面を示す。ポリ抵抗器とＰＤ電極との間で接続が行われ、ＣＭＯＳ波形コントローラが各ＭＥＭＳＤＶＣセルに電圧を印加できるようにし、一方、ＲＦ信号とＣＭＯＳ信号との間のアイソレーションを維持する。グランドシールドに孔が作成され、ポリ抵抗器Ｒｐｄとの接続を可能にする。同様な接続が、ＰＵ電極とポリ抵抗器Ｒｐｕとの間で行われる。ＣＭＯＳ基板に存在するいずれかのノイズがポリ抵抗器の中に結合でき、続いてＰＤ電極およびＰＵ電極に結合できる。続いてこのノイズは、ＲＦ電極に結合でき、装置のＲＦ性能に影響を及ぼす。

ＭＥＭＳデバイス近くの基板内のノイズを制限するために、基板とグランドの接触がＭＥＭＳＤＶＣデバイスの近くで回避でき、そのためチップ内でＭＥＭＳデバイスに近接して位置するＣＭＯＳ波形コントローラ（図６参照）で発生したいずれかのノイズが、ポリ抵抗器に到達する前にＣＭＯＳ基板をある距離だけ通過する必要がある。基板とグランドの接触は、ＭＥＭＳデバイスの領域では要求されず、この領域において基板内に能動デバイスが存在しないためである。

大きい値のポリ抵抗器のため、このポリ抵抗器からの寄生容量は、ＭＥＭＳセルに印加される信号の動的挙動に影響を及ぼす。ポリ抵抗器は、その上方にあるＲＦＧＮＤ−シールドおよびその下方にある基板の両方に対して、寄生容量を有するようになる。

図９は、ＲＦＧＮＤ−シールドに対する寄生容量Ｃｓｈｉｅｌｄおよび、基板に対する寄生容量Ｃｓｕｂを備えた、所定のＭＥＭＳＤＶＣセルのポリ抵抗器Ｒｐｕ，Ｒｐｄの簡略化した等価回路モデルを示す。電圧Ｖｔｏｐ，Ｖｂｏｔｔｏｍは、ＣＭＯＳ波形コントローラによって、基板と接続しているＣＭＯＳグランドに対して発生する。Ｃｓｕｂを介して基板と結合したいずれかの電流が、実際のＣＭＯＳグランド基準ポイントに到達する前に、基板を特定の距離だけ通過する必要があり、即ち、所定の直列抵抗Ｒｓｕｂが存在する。ＲＦＧＮＤシールドと結合した電流は、ＣＭＯＳグランドと有効に直接に結合しており、その理由は、ＲＦＧＮＤは、チップの内部または外部のいずれかでＣＭＯＳＧＮＤと接続しているためである（点線で示す）。

典型的なＣＭＯＳプロセスにおいて、基板へのポリ抵抗器の結合Ｃｓｕｂは、ポリ抵抗器の上方にある金属−シールドへのポリ抵抗器の結合Ｃｓｈｉｅｌｄより大きくできる。これは、ポリ抵抗器の動的応答がＣｓｕｂとＲｓｕｂの値に依存することを意味する。

図６の各ＭＥＭＳセルは、ＲＦアイソレーションおよびＭＥＭＳ減衰を提供するために、セルのサイドＢ近くにポリ抵抗器を有する。各ＭＥＭＳセルは、チップ内部の異なる位置に設置されるため、Ｒｓｕｂの値はセルごとに大きく変動することがある。これは、種々のセルが、異なるＲＦアイソレーションおよび減衰を示し、そしてチップ上の種々のＭＥＭＳセルの異なる動的駆動を示すことになることを意味する。

先行技術において、この変動を排除し、ＲＦアイソレーションをさらに改善するニーズがある。

本発明は、一般にＭＥＭＳＤＶＣに関する。ＭＥＭＳＤＶＣは、ＲＦ電極を有し、ＣＭＯＳ基板の上方に形成される。ＲＦ信号中のノイズを低減するために、波形コントローラとＭＥＭＳエレメントの電極との間に接続されたポリ抵抗器が、絶縁されたｐ井戸または絶縁されたｐ井戸によって包囲できる。絶縁された井戸は、ポリ抵抗器とＭＥＭＳエレメントとの間に設けられたＲＦグランドシールドと接続される。ポリ抵抗器を包囲する絶縁された井戸の存在に起因して、基板抵抗は、ＭＥＭＳＤＶＣでの各ＭＥＭＳエレメントの動的挙動に影響を与えず、ＲＦ信号のノイズが減少する。
一実施形態において、ＭＥＭＳＤＶＣは、基板と、基板の上方に設けられ、ＲＦ電極、および１つ以上の他の電極を有するＭＥＭＳデバイスと、基板とＭＥＭＳデバイスとの間に設けられ、ＭＥＭＳデバイスと接続したポリ抵抗器と、ＭＥＭＳデバイスとポリ抵抗器との間に設けられたＲＦグランドシールドと、基板とポリ抵抗器との間に設けられ、ＲＦグランドシールドと接続したｐ井戸コンタクトと、ｐ井戸コンタクトと接続し、基板とポリ抵抗器との間に設けられた、絶縁されたｐ井戸であって、ｐ井戸コンタクトおよび絶縁されたｐ井戸はポリ抵抗器を包囲する、絶縁されたｐ井戸と、基板とポリ抵抗器との間に設けられ、ＲＦグランドシールドと接続したｎ井戸コンタクトと、ｎ井戸コンタクトと接続し、基板と絶縁ｐ井戸との間に設けられたｎ井戸であって、ｎ井戸コンタクトおよびｎ井戸は、ｐ井戸コンタクトおよび絶縁ｐ井戸を包囲する、ｎ井戸とを備える。
他の実施形態において、ＭＥＭＳＤＶＣは、基板の上方に設けられ、１つ以上の電極を有するＭＥＭＳデバイスと、１つ以上の電極のうち少なくとも１つと接続した第１ポリ抵抗器と、第１ポリ抵抗器を包囲するｎ井戸と、ｎ井戸と接続したＲＦグランドシールドとを備える。
他の実施形態において、ＭＥＭＳＤＶＣは、基板と、基板内に埋め込まれた深いｎ井戸と、深いｎ井戸の上方に設けられた第１の絶縁されたｐ井戸と、絶縁されたｐ井戸の上方に設けられ、ＭＥＭＳデバイスと接続した第１ポリ抵抗器と、ポリ抵抗器とＭＥＭＳデバイスとの間に設けられたＲＦグランドシールドとを備え、深いｎ井戸および絶縁されたｐ井戸は、ＲＦグランドシールドと接続している。

本発明の上記特徴が詳細に理解できるような方法で、上記のように短く要約した本発明についてのより詳細な説明が実施形態を参照して行われ、その幾つかを添付図面に図示している。しかしながら、添付図面は、本発明の典型的な実施形態だけを図示しており、よってその範囲の限定と考えるべきでなく、本発明は他の等しく有効な実施形態を認めていることに留意すべきである。

独立状態でのＭＥＭＳＤＶＣの概略断面図である。Ｃ_ｍａｘ状態での図１のＭＥＭＳＤＶＣの概略断面図である。Ｃ_ｍｉｎ状態での図１のＭＥＭＳＤＶＣの概略断面図である。シリコン基板をＲＦから遮蔽するために、ＭＥＭＳデバイスの下方にあるＭ１グランドシールドを備えたＭＥＭＳＤＶＣデバイスの概略断面図である。セルの第１側にあるＲＦ接続部と、セルの反対側にあるグランドおよびプルダウン接続部とを備えたＭＥＭＳＤＶＣセルの概略平面図である。ＲＦピンの周りに配置されたＭＥＭＳＤＶＣセルと、同じチップ上に設置されたＣＭＯＳ波形コントローラとを備えたＤＶＣチップの概略平面図である。抵抗器Ｒｐｕ，ＲｐｄとのＭＥＭＳＤＶＣの電気接続の概略図である。ポリ抵抗器とのプルダウン電極の接続部を備えた、セルの側部に近くのＭＥＭＳＤＶＣの概略断面図である。図８のＭＥＭＳＤＶＣの回路図である。ＭＥＭＳＤＶＣでのポリ抵抗器の下方にある絶縁されたｐ井戸の概略断面図である。一実施形態に係る絶縁されたｐ井戸を備えたポリ抵抗器の概略平面図である。他の実施形態に係る絶縁されたｐ井戸を備えたポリ抵抗器の概略平面図である。図１０のＭＥＭＳＤＶＣの回路図である。ＭＥＭＳＤＶＣでのポリ抵抗器の下方にある絶縁されたｎ井戸の概略断面図である。一実施形態に係る絶縁されたｎ井戸を備えたポリ抵抗器の概略平面図である。図１３のＭＥＭＳＤＶＣの回路図である。

理解を促進するために、図面に共通した同一の要素を指定するために、可能であれば、同一の参照符号を使用している。一実施形態に開示された要素が、特別の記載なしで他の実施形態に有益に利用できることが想定される。

本発明は、一般にＭＥＭＳＤＶＣに関する。ＭＥＭＳＤＶＣは、ＲＦ電極を有し、ＣＭＯＳ基板の上方に形成される。ＲＦ信号中のノイズを低減するために、波形コントローラとＭＥＭＳエレメントの電極との間に接続されたポリ抵抗器が、絶縁されたｐ井戸または絶縁されたｐ井戸によって包囲できる。絶縁された井戸は、ポリ抵抗器とＭＥＭＳエレメントとの間に設けられたＲＦグランドシールドと接続される。ポリ抵抗器を包囲する絶縁された井戸の存在に起因して、基板抵抗は、ＭＥＭＳＤＶＣでの各ＭＥＭＳエレメントの動的挙動に影響を与えず、ＲＦ信号のノイズが減少する。ここで議論するように、ＲＦとＣＭＯＳとの間の絶縁が改善され、これによりＲＦ信号のスプリアスノイズを改善する。さらに、各ＭＥＭＳセルは、ビットをプログラム作成／消去する場合、同一の動的挙動を有するようになり、これはアレイ内のセル間のスイッチ時間を一致させることをより容易にし、ＭＥＭＳセルのスイッチ時間のより容易な最適化を可能にする。

図１０は、本発明の一実施形態を示しており、ポリ抵抗器の下方にある絶縁されたＰ井戸が使用され、これはポリ抵抗器の上方に設置された金属１ＲＦＧＮＤ−シールドと電気接続されている。簡単のため、上方にある金属は省略しているが、例えば、図４に示すような追加の金属層が存在してもよいことは理解すべきである。絶縁されたＰ井戸は、三重井戸ＣＭＯＳプロセスで広く利用可能である。ポリ抵抗器は、完全なＮ井戸ガードリングによって包囲される。深いＮ井戸埋め込みが、底部および側部においてＮ領域によって包囲される絶縁されたＰ井戸を生成するために使用される。これにより、絶縁されたＰ井戸が、下方のＰ基板から分離してバイアスを印加されることが可能になる。これは、絶縁されたＰ井戸のＲＦＧＮＤシールドとの接続を容易にする。Ｎ井戸および深いＮ井戸はまた、ＲＦＧＮＤシールドと接続され、絶縁されたＰ井戸およびＮ井戸ガードリングのｐｎダイオードを有効に短絡する。

図１１Ａは、絶縁されたＰ井戸の上方に設置されたポリ抵抗器の平面図を示す。金属１ＲＦＧＮＤシールド（図１１Ａでは明確化のため省略）は、Ｎ井戸ガードリングのＮ＋アクティブ接続部および絶縁されたＰ井戸のＰ＋アクティブ接続部と接続する。それは、ポリ抵抗器接続部（Ｖｔｏｐ，Ｖｂｏｔｔｏｍ，Ｖｐｕ，Ｖｐｄ）へのアクセスを提供する孔を含む。

Ｐ＋アクティブ絶縁Ｐ井戸接続部が、各ポリ抵抗器を包囲し、絶縁されたＰ井戸に流入する何れの電流も拾い上げて、この電流を金属１ＲＦＧＮＤ−シールドに方向転換する。ＤＶＣセルの両方のポリ抵抗器（Ｒｐｕ，Ｒｐｄ）は、同じ絶縁されたＰ井戸を共有する。図１１Ｂに示す代替の実装において、各抵抗器は、分離した絶縁Ｐ井戸の内側に位置決めできる。

図１２は、ＲＦＧＮＤ−シールドに対する寄生容量Ｃｓｈｉｅｌｄおよび下方の絶縁されたＰ井戸に対する寄生容量Ｃｐｗｅｌｌを備えたポリ抵抗器Ｒｐｕ，Ｒｐｄの簡略化した等価電気回路モデルを示す。Ｃｐｗｅｌｌを経由してポリ抵抗器から絶縁Ｐ井戸へ結合したいずれの電流も、絶縁Ｐ井戸コンタクトを介してＲＦＧＮＤに直接結合する。ＲＦＧＮＤは、チップの内側または外側にあるＣＭＯＳグランドと接続されるため（点線で示す）、基板抵抗Ｒｓｕｂは、動的挙動に影響を与えることがなく、各ＤＶＣセルは、チップ内のその場所から同様に独立して挙動を示すようになる。従って、基板は、チップのＣＭＯＳ領域内に設置でき、ＭＥＭＳセルの近くに配置する必要がない。

基板内のいずれのＣＭＯＳノイズは、各ＤＶＣセルのポリ抵抗器領域に到達する前に、Ｒｓｕｂを通ってある距離だけ走行する必要がある。それは、基板とＮｗｅｌｌ／深いＮｗｅｌｌ領域との間にあるダイオードＤｎｗｅｌｌを通って、絶縁されたＰ井戸に流入するようになる。しかしながら、絶縁されたＰ井戸およびＮｗｅｌｌ／深いＮｗｅｌｌは、ＲＦＧＮＤと接続し、そしてチップ外側にあるＣＭＯＳグランドと直接に接続しているため、この接続は、ＤＶＣデバイスのＲＦ電極内のスプリアスノイズへの影響を有していない。従って、絶縁されたＰ井戸はまた、ＤＶＣデバイスの改善されたノイズ性能を提供する。

図１３は、本発明の他の実施形態を示し、ポリ抵抗器の下方にある絶縁Ｐ井戸が存在せず、かわりにＮ井戸を使用している。Ｎ井戸は、ポリ抵抗器の上方に設置された金属１ＲＦＧＮＤ−シールドと接続される。簡単のため、上方にある金属層は省略しているが、図４に示したような追加の金属層が存在してもよいことは理解すべきである。この配置により、Ｎ井戸は、下方のＰ基板から分離してバイアスを印加されることが可能になり、これはＲＦＧＮＤシールドとのＮ井戸の接続を容易にする。図１３に示すように、ｎ井戸は、２つのポリ抵抗器を相互に絶縁する内壁を有する。

図１４は、Ｎ井戸の上方に設置されたポリ抵抗器の平面図を示す。金属１ＲＦＧＮＤシールド（図１４では明確化のため省略）は、ポリ抵抗器接続部（Ｖｔｏｐ，Ｖｂｏｔｔｏｍ，Ｖｐｕ，Ｖｐｄ）へのアクセスを提供する孔を含む。図１４はまた、Ｎ井戸と接続した表面埋め込み領域を示す。表面埋め込み領域は、Ｎ井戸との低いオーミック接続を提供する極めて浅い表面ｎ＋埋め込み領域である。

図１５は、ＲＦＧＮＤ−シールドに対する寄生容量Ｃｓｈｉｅｌｄおよび下方のＮ井戸に対する寄生容量Ｃｎｗｅｌｌを備えたポリ抵抗器Ｒｐｕ，Ｒｐｄの簡略化した等価電気回路モデルを示す。Ｃｎｗｅｌｌを経由してポリ抵抗器からｎ井戸へ結合したいずれの電流も、ＲＦＧＮＤに直接結合する。ＲＦＧＮＤは、チップの内側または外側にあるＣＭＯＳグランドと接続されるため（点線で示す）、基板抵抗Ｒｓｕｂは、動的挙動に影響を与えることがなく、各ＤＶＣセルは、チップ内のその場所から同様に独立して挙動を示すようになる。従って、基板コンタクトは、チップのＣＭＯＳ領域内に設置でき、ＭＥＭＳセルの近くに配置する必要がない。

基板内のいずれのＣＭＯＳノイズは、各ＤＶＣセルのポリ抵抗器領域に到達する前に、Ｒｓｕｂを通ってある距離だけ走行する必要がある。それは、ダイオードＤｎｗｅｌｌを通って、Ｎ井戸に流入するようになる。しかしながら、Ｎ井戸は、ＲＦＧＮＤと接続し、そしてチップ外側にあるＣＭＯＳグランドと直接に接続しているため、この接続は、ＤＶＣデバイスのＲＦ電極内のスプリアスノイズへの影響を有していない。従って、Ｎ井戸は、単独で、絶縁されたＰ井戸なしでも、ＤＶＣデバイスの改善されたノイズ性能を提供する。

Ｎ井戸をＲＦグランドと接続することによって、またはＮｗｅｌｌ／深いＮｗｅｌｌおよび絶縁されたＰ井戸をＲＦグランドと接続することによって、ＲＦとＣＭＯＳとの間の絶縁が大きく改善され、ＲＦ信号でのいずれのノイズも著しく減少し、あるいは除去される。さらにも各ＭＥＭＳセルは、同一の動的性能を有するようになる。

上記記載は、本発明の実施形態に関するものであるが、本発明の他のおよび追加の実施形態が、その基本的範囲から逸脱することなく考案でき、その範囲は後記の請求項によって決定される。

Claims

基板の上方に設けられたＭＥＭＳデバイスであって、１つ以上の電極、空洞内に配置された可動ＭＥＭＳエレメント、および可動ＭＥＭＳエレメントの下方に配置されたＲＦ電極を有するＭＥＭＳデバイスと、
前記１つ以上の電極のうち少なくとも１つと接続した第１ポリ抵抗器であって、基板とＭＥＭＳデバイスとの間に配置された第１ポリ抵抗器と、
第１ポリ抵抗器の下方に配置されたｎ井戸と、
第１ポリ抵抗器の上方に配置されたＲＦグランドシールドと、
ｎ井戸と第１ポリ抵抗器との間に配置された絶縁ｐ井戸と、
ｎ井戸およびＲＦグランドシールドと接続したｎ井戸コンタクトとを備え、
ｎ井戸コンタクトは、第１ポリ抵抗器および絶縁ｐ井戸を包囲する、ＭＥＭＳＤＶＣ。
第１ポリ抵抗器は、波形コントローラと接続している請求項１記載のＭＥＭＳＤＶＣ。
第１ポリ抵抗器は、ＭＥＭＳデバイスの第１電極と接続している請求項２記載のＭＥＭＳＤＶＣ。
ＭＥＭＳデバイスの第２電極と接続している第２ポリ抵抗器をさらに備える請求項１記載のＭＥＭＳＤＶＣ。
ｎ井戸は、第１ポリ抵抗器および第２ポリ抵抗器の両方を包囲し、あるいは、
ｎ井戸は、第１ポリ抵抗器を包囲する第１ｎ井戸と、第２ポリ抵抗器を包囲する第２ｎ井戸とを含む、請求項４記載のＭＥＭＳＤＶＣ。
第２ポリ抵抗器は、波形コントローラと接続している請求項５記載のＭＥＭＳＤＶＣ。
ｎ井戸は、第１ポリ抵抗器および第２ポリ抵抗器の両方を包囲し、
ＭＥＭＳＤＶＣはさらに、ｎ井戸とは区別されるが、これと接続している表面埋め込み領域を備え、
表面埋め込み領域は、第１ポリ抵抗器と第２ポリ抵抗器との間に延びている請求項６記載のＭＥＭＳＤＶＣ。
ＲＦグランドシールドは、第１ポリ抵抗器とＭＥＭＳデバイスとの間に設けられる請求項１記載のＭＥＭＳＤＶＣ。
ｎ井戸は、ｎ井戸と第１ポリ抵抗器との間で接続されたＮ＋接続部を含み、
ｎ井戸は、第１ポリ抵抗器の下方に、基板内に埋め込まれる、請求項１記載のＭＥＭＳＤＶＣ。
ＭＥＭＳデバイスの第２電極と接続された第２ポリ抵抗器をさらに備える請求項９記載のＭＥＭＳＤＶＣ。
ｎ井戸は、第１ポリ抵抗器および第２ポリ抵抗器の両方を包囲し、あるいは、
ｎ井戸は、第１ポリ抵抗器を包囲する第１ｎ井戸と、第２ポリ抵抗器を包囲する第２ｎ井戸とを含む、請求項１０記載のＭＥＭＳＤＶＣ。
ｎ井戸は、第１ポリ抵抗器および第２ポリ抵抗器の両方を包囲し、
ＭＥＭＳＤＶＣはさらに、ｎ井戸とは区別されるが、これと接続している表面埋め込み領域を備え、
表面埋め込み領域は、第１ポリ抵抗器と第２ポリ抵抗器との間に延びている請求項１１記載のＭＥＭＳＤＶＣ。
第１ポリ抵抗器は、第１端部および第２端部を有し、
第１端部は、ＭＥＭＳデバイスの電極と接続される請求項１２記載のＭＥＭＳＤＶＣ。
第２ポリ抵抗器は、第１端部および第２端部を有し、
第１端部は、ＭＥＭＳデバイスの他の電極と接続される請求項１３記載のＭＥＭＳＤＶＣ。
第１ポリ抵抗器は、波形コントローラと接続している請求項１４記載のＭＥＭＳＤＶＣ。
第２ポリ抵抗器は、波形コントローラと接続している請求項１５記載のＭＥＭＳＤＶＣ。
基板と、
基板の上方に設けられ、ＲＦ電極、および１つ以上の他の電極を有するＭＥＭＳデバイスと、
基板とＭＥＭＳデバイスとの間に設けられ、ＭＥＭＳデバイスと接続したポリ抵抗器と、
ＭＥＭＳデバイスとポリ抵抗器との間に設けられたＲＦグランドシールドと、
基板とポリ抵抗器との間に設けられ、ＲＦグランドシールドと接続したｐ井戸コンタクトと、
ｐ井戸コンタクトと接続し、基板とポリ抵抗器との間に設けられた、絶縁されたｐ井戸であって、ｐ井戸コンタクトおよび絶縁されたｐ井戸はポリ抵抗器を包囲する、絶縁されたｐ井戸と、
基板とポリ抵抗器との間に設けられ、ＲＦグランドシールドと接続したｎ井戸コンタクトと、
ｎ井戸コンタクトと接続し、基板と絶縁ｐ井戸との間に設けられたｎ井戸であって、ｎ井戸コンタクトおよびｎ井戸は、ｐ井戸コンタクトおよび絶縁ｐ井戸を包囲する、ｎ井戸とを備える、ＭＥＭＳＤＶＣ。
ポリ抵抗器と接続された波形コントローラをさらに備える請求項１７記載のＭＥＭＳＤＶＣ。
ｎ井戸と接続され、絶縁されたｐ井戸の下方に設けられた深いｎ井戸をさらに備え、
深いｎ井戸およびｎ井戸は、ｐ井戸を基板から絶縁している請求項１８記載のＭＥＭＳＤＶＣ。
ポリ抵抗器は、ＭＥＭＳデバイスの１つ以上の他の電極のうちの電極と接続される請求項１８記載のＭＥＭＳＤＶＣ。