CN220382094U - 一种具有耐高压电阻的半导体结构和半导体器件 - Google Patents

Abstract

本实用新型提供一种具有耐高压电阻的半导体结构和半导体器件。所述具有耐高压电阻的半导体结构，包括第一掺杂类型的衬底；形成在所述衬底中的沟槽和形成在所述沟槽中的第一介质层；衬底中形成在所述沟槽下方的第二掺杂类型的掺杂区域，第二掺杂类型与第一掺杂类型相反；形成在所述第一介质层上的图案化多晶电阻，所述图案化多晶电阻的边缘与所述沟槽的边缘的最小距离不小于第一介质层的厚度。通过将其上形成有耐高压电阻的介质层设置在衬底中，解决了耐高压电阻与其它半导体器件电极引出孔深度相差过大，增加后续工艺难度的问题，也减小了电路的整体尺寸和制作成本，通过优化多晶电阻的边缘位置和线条宽度，改善了耐高压电阻的性能。

Description

一种具有耐高压电阻的半导体结构和半导体器件

技术领域

本申请涉及半导体微电子技术领域，具体地，涉及一种具有耐高压电阻的半导体结构和半导体器件。

背景技术

在很多应用场合中，需要在半导体器件或集成电路中设置能够耐受高压，例如700V以上高压的精密电阻，用来抬高电路中特定位置的电位，以实现所期望的功能。如图1所示，该电路为一个典型的AC-DC电源管理集成电路中的高压启动功能模块，其中的高压启动电阻即为高阻值、耐高压电阻，阻值一般可达到兆欧(MΩ)数量级。

一种常规的半导体器件或集成电路中的电阻的形成方法包括，在衬底的规定区域进行反型掺杂，通过控制离子掺杂浓度等参数，形成所需阻值的电阻，这种电阻被称为体电阻。体电阻的散热性能较好，但缺点是很难耐受高压，而且容易产生寄生效应。

另一种形成在半导体器件或集成电路中的半导体电阻为多晶电阻，其形成方法包括，首先在硅衬底上生长一层介质，然后在介质上生成多晶硅，经过杂质掺杂，形成所需阻值的电阻。多晶电阻没有寄生效应，但由于生长在介质层上，电阻与其它半导体器件电极引出孔深度相差过大，给后续工艺增加了难度，同时也不利于散热，并且难以耐受高压。

发明内容

本实用新型的一方面提供一种具有耐高压电阻的半导体结构，该结构包括

第一掺杂类型的衬底；

形成在所述衬底中的沟槽和形成在所述沟槽中的第一介质层；

衬底中形成在所述沟槽下方的第二掺杂类型的掺杂区域，第二掺杂类型与第一掺杂类型相反；

形成在所述第一介质层上的图案化多晶电阻，

所述图案化多晶电阻的边缘与所述沟槽的边缘的最小距离不小于第一介质层的厚度。

优选地，所述第一介质层的表面与所述衬底的表面齐平。

优选地，所述沟槽深度为1-6μm。

优选地，所述图案化多晶电阻为渐开线形状，线条宽度不小于1μm，相邻线条间距不小于1μm。

优选地，所述半导体结构进一步包括

形成在所述第一介质层和衬底上覆盖所述图案化多晶电阻的第二介质层；

形成在所述第二介质层表面的金属布线层，包括第一电极和第二电极；

其中图案化多晶电阻的第一引出端和第二引出端分别通过形成在第二介质层中的第一引出孔和第二引出孔与所述第一电极和第二电极电连通。

优选地，所述第二介质层由折射率大于1.6的氮化硅、氧化硅或氮氧化硅制成。

优选地，所述半导体结构进一步包括形成在第二介质层上覆盖所述金属布线层的第三介质层，所述第三介质层由折射率大于1.6的氮化硅、氧化硅或氮氧化硅制成。

优选地，还包括形成在所述第三介质层上的疏水性介质层。

本实用新型的第二方面，提供一种半导体器件，该半导体器件包括第一掺杂类型的衬底，集成在该衬底上的具有如上所述的半导体结构、和第一器件，第一器件包括

形成在衬底中的第一掺杂区；

形成在第一掺杂区中的第二掺杂区和第三掺杂区；

与金属布线层同层设置的第三电极和第四电极，

所述第三电极和第四电极分别通过贯穿第二介质层的第三引出孔和第四引出孔与第二掺杂区和第三掺杂区电连通。

优选地，所述第一器件选自JFET、LDMOS、MOS、BJT或二极管，或者由它们构成的集成电路。

通过将耐高压电阻的隔离结构设置在衬底中，解决了耐高压电阻与其它半导体器件电极引出孔深度相差过大的问题，降低了工艺难度并可减小电路的整体尺寸和制作成本。通过将图案化多晶电阻的边缘与沟槽边缘的最小距离设计并制作为不小于第一介质层的厚度，优化多晶电阻的线条宽度和介质层材料，可以有效提高耐高压电阻耐受高压的性能，实现半导体器件所预期的功能和性能要求。

附图说明

下面结合附图对本申请的具体实施方式作进一步详细的说明。

图1示出一种包括耐高压电阻的集成电路模块；

图2示出现有技术包括多晶电阻的集成电路剖面图；

图3示出本实用新型第一实施例的半导体结构的纵向剖面图；

图4示本实用新型第一实施例的半导体结构的多晶硅电阻俯视图；

图5-9分别示出本实用新型第一实施例的半导体结构制造方法的各工艺步骤结构图；

图10示出本实用新型第二实施例的半导体器件的纵向剖面图。

具体实施方式

为了更清楚地说明本申请，下面结合实施例和附图对本申请做进一步的说明。附图中相似的部件以相同或相似的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本申请的保护范围。

需要说明的是，本申请中描述的“具有”、“包含”、“包括”等均为开放式的含义，即，当描述模块“具有”、“包含”或“包括”第一元件、第二元件和/或第三元件时，表示该模块除了第一元件、第二元件和/或第三元件外还包括其他的元件。另外，本申请中“第一”、“第二”和“第三”等序数词并不旨在限定具体的顺序，而仅在于区分各个部分。

本申请中所述的“在……上”、“在……上形成”和“设置在……上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。

图2示出一种包含多晶电阻的集成电路剖面图。图示集成电路包括耐高压电阻和第一器件，具体包括硅衬底和在硅衬底上依次设置的介质层1、介质层2和介质层3，形成在介质层上的多晶硅半导体层、金属布线层和贯穿介质层的引出孔。具体地，如图所示，耐高压电阻包括形成在介质层1上的经杂质掺杂形成所需阻值的多晶电阻、形成在介质层2上的电极1和电极2，电极1和电极2分别通过贯穿介质层2的引出孔1和引出孔2与多晶电阻电连通。工作时，电阻的两个引出端之间会有几百伏至几千伏的电压。由于介质层1下的硅衬底为电路中的电位最低点，因此多晶电阻的两个引出端中电压较高的一端与硅衬底之间至少也存在该高压差。在介质层1的厚度不足的情况下，存在因为难以承受该高压而被击穿，使电路丧失功能甚至损毁的风险。为了保证电阻能够耐受高压，目前，在设计制作多晶电阻时，一方面，要尽可能地增大电阻面积；另一方面，为了避免介质层1被高压击穿而损坏，需要尽可能提高介质层1的厚度，比如对于耐受700V以上的高耐压电阻，介质层1的厚度通常要达到1μm以上。多晶电阻本身通常厚度在0.3μm左右，如此，介质层1和多晶电阻的总厚度将会达到1.3μm以上。从图中可以看出，因为多晶电阻的电极与第一器件的电极位于同一布线层上，所以，该多晶电阻的引出孔1，2和第一器件的引出孔3，4深度相差很大，从而给引出孔的形成工艺增加了难度。为解决该问题，目前已存在单一功能的耐高压电阻芯片，通过将单一功能的耐高压电阻芯片封装后以外接的方式接入应用电路，实现所需功能要求。但这种方式无疑增加了电路的整体尺寸和制作成本。

本实用新型的第一实施例提供一种具有耐高压电阻的半导体结构，所述半导体结构包括第一掺杂类型的衬底、形成在衬底中的沟槽和形成在所述沟槽中的第一介质层、衬底中形成在所述沟槽下方的第二掺杂类型的掺杂区域、形成在第一介质层上的图案化多晶电阻，该图案化多电阻的边缘与所述沟槽的边缘的最小距离不小于第一介质层的厚度，其中第二掺杂类型与第一掺杂类型相反。该半导体结构，通过将耐高压电阻的隔离结构设置在衬底中，解决了耐高压电阻与其它半导体器件电极引出孔深度相差过大，增加后续工艺难度的问题，也减小了电路的整体尺寸和制作成本。通过优化多晶电阻的形状、边缘位置和线条宽度，优化介质层材料，有效提高了半导体结构中耐高压电阻耐受高压的性能。

图3和图4示出本实用新型第一实施例的具有耐高压电阻的半导体结构200的示意图。半导体结构200包括第一掺杂类型的衬底210；形成在衬底中的沟槽230和形成在沟槽中的第一介质层，作为具体实例，沟槽的深度大于1μm。第一介质层的表面和沟槽的表面齐平，如图所示用230a标记。更具体地，第一介质层230a厚度优选为1-6μm，以满足耐压需求。衬底中沟槽下方形成有第二掺杂类型的掺杂区域220，第二掺杂类型与第一掺杂类型相反，用于与衬底形成PN结。图案化多晶电阻240形成在第一介质层230a上，该图案化多晶电阻的边缘与沟槽的边缘之间的距离W的最小不小于第一介质层的厚度d；第二介质层250形成在第一介质层230a和衬底210上，覆盖图案化多晶电阻240。金属布线层形成在第二介质层250的表面上，用于形成第一电极261和第二电极262，图案化多晶电阻的第一引出端和第二引出端分别通过形成在第二介质层中的第一引出孔251和第二引出孔252与第二介质层上的第一电极和第二电极电连通。第三介质层270形成在第二介质层250上，覆盖用于形成金属电极的金属布线层。

图案化多晶电阻优选为不含尖角的渐开线形状，以避免电场集中和实现小型化，如图4所示。为满足耐压要求，渐开线形状电阻的线条宽度W1优选为不小于1μm，相邻线条间距W2优选为不小于1μm。

第二介质层250用作多晶电阻240与金属布线层260之间的层间绝缘膜。为避免高压工作时相邻图案化条形电阻之间发生横向击穿，第二介质层250优选采用硅含量高的材料，例如折射率达到1.6以上的氮化硅、氧化硅、氮氧化硅等。第三介质层270作为钝化层，同样需采用硅含量高的氮化硅、氧化硅、氮氧化硅等介质，折射率优选大于1.6。

硅含量高的介质层一般疏水性较差，易吸附空气中的水汽，降低半导体结构的耐压性能以及可靠性。半导体结构200优选进一步包括形成在第三介质层270上的疏水性介质层290，例如PI胶(聚酰亚胺)层或其它疏水性材料，用来隔离水汽，保证半导体结构的耐高压性能和使用寿命。

下面以衬底采用P型硅衬底为例，参照图5-8所示的工艺步骤结构图对本实用新型的半导体结构进行具体说明。

首先，在P型硅衬底中制作沟槽230，沟槽深度d大于1μm。随后在沟槽底部进行离子注入，注入的杂质类型为N型，浓度例如为1×10¹¹至1×10¹³。经过后期的热过程，例如高温推结过程，N型杂质向P型硅衬底中扩散形成N型掺杂区域220。该N型掺杂区域与衬底210形成PN结。工作时P型衬底一般接最低电位，因此PN接反偏，反偏的PN结可承担几十伏甚至几百伏电压，由此可提供半导体结构的部分耐压性能。随后在沟槽内填充或生长第一介质层230a，该介质层的厚度需满足将在其上形成的多晶电阻的耐压需求，优选介质层的厚度与沟槽深度相同，例如第一介质层的厚度和沟槽的深度同为1μm-6μm。

在制备工艺中，本步骤中的沟槽可与半导体结构中的隔离槽(未示出)同时制作完成。优选地，上述离子注入后的热过程可与半导体结构的后续的高温步骤同时完成，不必在本步骤中完成。由此，无需额外增加光刻次数和高温推结工艺。

具体地，可采用干法刻蚀的方法，在衬底上刻蚀形成深槽，并对深槽底部进行离子注入，再采用淀积或热氧化方法形成第一介质层230a，填充沟槽，得到图5所示结构；或者可采用局部氧化的方式，使反应气体与硅反应生产氧化硅，当在特定位置生长预定厚度的氧化硅后，去除所需沟槽部位的氧化硅，硅衬底上的相应位置就会形成所需沟槽，然后再填入介质得到形成在衬底中的第一介质层230a，如图5所示。

随后，在得到的结构表面制作耐高压电阻。例如在沟槽区的第一介质层230a上淀积多晶硅。随后通过掺杂和图案化工艺，形成多晶电阻240，如图6所示。电阻边缘与沟槽边缘的距离记为W，电阻边缘与沟槽边缘之间的最小距离优选不小于第一介质层的厚度。为了满足半导体结构中电阻的耐高压需要，避免电阻出现尖峰击穿，该电阻优选为不含尖角的渐开线型(也即蚊香型)结构，电阻线条宽度记为W1，相邻电阻线条间距记为W2，若电阻需承担700V以上的高电压，优选地，线条宽度W1和相邻电阻线条间距W2分别不低于1μm。电阻240的平面结构如图4所示。

随后，在得到的结构上制作第二介质层和金属布线层，如图7所示。第二介质层250作为多晶电阻240与金属布线层之间的层间绝缘层。为避免高压工作时相邻电阻条发生横向击穿，第二介质层优选采用硅含量高的材料，例如含硅高的氮化硅和/或氧化硅绝缘层。制作工艺中可用折射率来监控所形成的介质层的硅含量。对于氮化硅、氧化硅的介质层，可以控制形成的介质层折射率在1.6以上，来满足介质层的耐高压性能。

随后，对应多晶电阻的电极引出端，形成贯穿第二介质层的引出孔。随后在第二介质层上例如通过溅射形成金属布线层并填充引出孔得到形成有金属插塞的第一引出孔251和第二引出孔252；通过图案化工艺，在金属布线层形成第一电极261和262，由此形成与电阻引出端电连通的引出孔和电极。简明起见，具体工艺过程不再赘述。

在得到的结构上例如通过淀积形成第三介质层270，作为钝化层。同样，优选采用硅含量高的氮化硅、氧化硅等介质，控制折射率大于1.6。

本领域技术人员可以理解，虽然图中所示衬底表面上形成有第二介质层250和第三介质层270两层介质层，具体实现时，可根据半导体结构的实际情况合理设置介质层的数量，并根据电阻与其它元器件的连接关系选择在各介质层中设置金属插塞以及形成金属布线层。

硅含量高的介质层疏水性差，易吸附空气中的水汽，导致半导体结构的耐压性能以及可靠性降低。特别是若电阻两端需要引出，金属布线上的第三介质层270还需要暴露连接电阻两端的电极，导致第三介质层更容易吸附水汽，降低多晶电阻的耐压。为保证耐高压器件的耐压性，需要在表面介质层例如第三介质层270的表面涂覆PI胶(聚酰亚胺)或其它疏水性有机物或无机物来隔离水汽。作为具体实例，本实用新型在第三介质层270上制作疏水介质层290，如图8所示，并在对应电阻两个电极的位置形成贯穿孔280，如图9所示。

本实用新型第二实施例提供一种半导体器件600，如图10所示，半导体器件600包括第一掺杂类型的衬底310和制作在该衬底上的具有耐高压电阻的半导体结构400和第一器件500。半导体结构400包括形成在所述衬底中的沟槽330和形成在沟槽中的第一介质层330a；衬底中形成在沟槽330下方的第二掺杂类型的掺杂区域320，第二掺杂类型与第一掺杂类型相反；形成在第一介质层330上的图案化多晶电阻340，多晶电阻的边缘与沟槽的边缘的最小距离不小于第一介质层的厚度；形成在第一介质层330a和衬底310上且覆盖图案化多晶电阻340的第二介质层350；形成在第二介质层表面的第一电极361和第二电极362；图案化多晶电阻的第一引出端和第二引出端分别通过形成在第二介质层中的第一引出孔351和第二引出孔352与第一电极361和第二电极362电连通。第一器件500可以是JFET、LDMOS、MOS、BJT或二极管的任一种或者由它们构成的集成电路，本实施例以JFET为例示例性的描述其基本结构和连接关系。如图10所示，第一器件500包括形成在衬底310中的第一掺杂区321，形成在第一掺杂区中的第二掺杂区322和第三掺杂区323(其它结构略)，与第一电极和第二电极同层设置的第三电极363和第四电极364。第三电极363和第四电极364分别通过贯穿第二介质层350的第三引出孔353和第四引出孔354与第二掺杂区322和第三掺杂区323电连通。第一器件500通过金属布线与半导体结构400实现电连通。

衬底310中的沟槽330可与半导体器件中的隔离槽(未示出)同步制作完成。第一介质层的表面和沟槽的表面齐平。根据半导体器件的耐压要求，第一介质层的厚度优选为1-6μm。作为优选实施例，半导体结构400形成在沟槽下方的掺杂区域320与第一器件的第一掺杂区321具有相同的掺杂类型，二者的离子注入步骤和高温步骤可以同步制作完成。

本实用新型通过将其上形成多晶电阻的介质层形成在衬底中，提供了一种将半导体结构中的耐高压电阻与其它元器件集成制作在同一芯片中的结构。本实用新型的方案一方面克服了现有技术中的电阻结构耐受电压不高、集成在同一芯片中的半导体器件与电阻引出孔深度差距过大导致的工艺难度增加、而采用外接单独封装的耐高压电阻成本较高的不足，另一方面降低了工艺加工难度、装配复杂度和制作成本，减少了整体尺寸，提高了具有耐高压电阻的半导体器件的可靠性；

本实用新型通过将介质层形成在位于衬底中的沟槽中，优化第二和第三介质层的材料、优化多晶电阻的形状、边缘位置和线条宽度，能够提供一种包含性能良好的耐高压电阻的半导体器件。

显然，本申请的上述实施例仅仅是为清楚地说明本申请所作的举例，而并非是对本申请的实施方式的限定，对于本领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本申请的技术方案所引伸出的显而易见的变化或变动仍处于本申请的保护范围之列。

Claims (10)

1.一种具有耐高压电阻的半导体结构，其特征在于，该结构包括

第一掺杂类型的衬底；

形成在所述衬底中的沟槽和形成在所述沟槽中的第一介质层；

衬底中形成在所述沟槽下方的第二掺杂类型的掺杂区域，第二掺杂类型与第一掺杂类型相反；

形成在所述第一介质层上的图案化多晶电阻，

所述图案化多晶电阻的边缘与所述沟槽的边缘的最小距离不小于第一介质层的厚度。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层的表面与所述衬底的表面齐平。

3.根据权利要求1所述的半导体结构，其特征在于，所述沟槽深度为1-6μm。

4.根据权利要求1所述的半导体结构，其特征在于，所述图案化多晶电阻为渐开线形状，线条宽度不小于1μm，相邻线条间距不小于1μm。

5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构进一步包括

形成在所述第一介质层和衬底上覆盖所述图案化多晶电阻的第二介质层；

形成在所述第二介质层表面的金属布线层，包括第一电极和第二电极；

其中图案化多晶电阻的第一引出端和第二引出端分别通过形成在第二介质层中的第一引出孔和第二引出孔与所述第一电极和第二电极电连通。

6.根据权利要求5所述的半导体结构，其特征在于，所述第二介质层由折射率大于1.6的氮化硅、氧化硅或氮氧化硅制成。

7.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构进一步包括形成在第二介质层上覆盖所述金属布线层的第三介质层，所述第三介质层由折射率大于1.6的氮化硅、氧化硅或氮氧化硅制成。

8.根据权利要求7所述的半导体结构，其特征在于，还包括形成在所述第三介质层上的疏水性介质层。

9.一种半导体器件，其特征在于，该半导体器件包括根据权利要求5-8任何之一所述的半导体结构，以及第一器件，所述第一器件包括

形成在衬底中的第一掺杂区；

形成在第一掺杂区中的第二掺杂区和第三掺杂区；

与金属布线层同层设置的第三电极和第四电极，

所述第三电极和第四电极分别通过贯穿第二介质层的第三引出孔和第四引出孔与第二掺杂区和第三掺杂区电连通。

10.根据权利要求9所述的半导体器件，其特征在于，所述第一器件选自JFET、LDMOS、MOS、BJT或二极管，或者由它们构成的集成电路。