JP5401957B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、同一半導体基板上に拡散抵抗領域とトレンチＭＯＳ型半導体素子とを設けた半導体装置およびその製造方法に関し、特には拡散抵抗アレイの信頼性の改良に関する。

低消費電力のＩＣ等を形成するために、半導体デバイスと同一半導体基板面内に高抵抗の複数の拡散抵抗領域からなる拡散抵抗アレイを形成することが、しばしば行われる。この拡散抵抗アレイを構成する拡散抵抗領域は、この領域の深さ方向では、この拡散抵抗領域の下部に接する逆極性の不純物領域との境界に形成されるｐｎ接合によって容易に電気的に分離され得る点と、不純物濃度を調整することにより抵抗値を制御でき、高抵抗領域を容易に作成できる点で優れている。しかし、半導体基板の面方向に隣接する拡散抵抗領域間の分離のために必要な間隔を確保する必要があるので、この間隔が大きい面積を占有すると、集積度を高め難いという問題がある。

一方、その対策として、拡散抵抗アレイを構成する各拡散抵抗領域の外周にトレンチを形成し、トレンチに絶縁膜（体）または誘電膜（体）を埋め込んで隣接する前記拡散抵抗領域間の分離間隔を狭くする方法が知られている。この方法は、それ以前に行われていた拡散抵抗領域間をＬＯＣＯＳ酸化膜や厚いフィールド酸化膜で絶縁分離する方法よりも間隔をより狭く、すなわち、集積度をより高くできる点で優れている。前述したトレンチを用いた絶縁分離方法では、拡散抵抗領域間を絶縁分離するには、通常、トレンチの深さを拡散抵抗領域の深さより深くしなければならない。そのようなトレンチを用いて抵抗領域間に寄生ＭＯＳデバイスを形成することなく、かつ抵抗領域間を高密度に集積し得る抵抗領域を備えた半導体装置に関する発明が知られている（特許文献１）。この特許文献１の記載によれば、基板の面方向では絶縁膜および誘電膜が充填されるトレンチおよび抵抗領域の深さより深いトレンチで抵抗領域間が分離され、この抵抗領域の深さ方向ではｐｎ接合で電気的に分離される拡散抵抗アレイが示されている。

また、トレンチＭＯＳＦＥＴと拡散抵抗領域の両方のトレンチ側壁にゲート酸化膜を介してゲート電極を同時に形成する場合でも、拡散抵抗領域に形成されるゲート電極がチャージアップされて前記抵抗素子の抵抗値が不安定になることのない半導体装置について知られている（特許文献２）。
さらにまた、前述のようなトレンチによる絶縁分離方式の抵抗領域とトレンチ内部にゲート電極を設けるトレンチＭＯＳ型半導体素子とを１チップに集積する場合、工程の数を減らして製造コストを下げるために、一度のトレンチエッチングで前記抵抗領域と前記トレンチＭＯＳ型半導体素子の両方のトレンチを形成する製造方法についても知られている（特許文献３）。

一方、ＭＯＳＦＥＴに関して、チャネル密度を高め、オン抵抗の低減を図ることができ、交流信号や交流電力をオンオフできる双方向ＭＯＳＦＥＴの記述が公開されている（特許文献４）。
特公平７−１１２００５号公報（図１、２） 特開２００６−３１９２４１号公報（要約−課題） 特開２００７−１４９９３３号公報（図３〜図８） 特開２００７−１３４５００号公報（要約）

しかしながら、トレンチエッチングをトレンチＭＯＳ型半導体素子と拡散抵抗領域の絶縁分離用トレンチとで共通の工程として一度で行う場合、トレンチＭＯＳ型半導体素子のゲート電極となる導電性ポリシリコン膜が拡散抵抗領域間の絶縁分離用トレンチ側壁にも同時に形成される工程とすることが効率的である。拡散抵抗領域間の絶縁分離用トレンチ側壁の前記導電性ポリシリコン膜のみ除去する場合は、新たな工程を追加しなければならないので、コストアップになるから、できれば避けたい。図１３はそのような絶縁分離用トレンチ６の側壁にも、本来は必要のない、また、そのため、電位的にはフローティング状態にされている導電性ポリシリコン膜５が形成されていることを示す斜視断面図である。図１３のように、ｐ型領域で示される拡散抵抗領域３の両サイドに位置する絶縁分離用トレンチ６側壁に導電性ポリシリコン膜５があると、拡散抵抗領域３の長手方向のＨＬ間に電界がかけられた場合、そのトレンチ６側壁部分で電界強度が高くなり、長期信頼性試験で抵抗領域の特性が大きく変動するという問題が発生することが判った。

本発明は、以上説明した問題点に鑑みてなされたものであり、本発明の目的は、トレンチＭＯＳ型半導体素子と拡散抵抗領域とにそれぞれ設けられるトレンチの側壁に絶縁膜を介して導電性ポリシリコン膜を有する場合であっても、前記拡散抵抗領域の抵抗値が不安定になることを防ぐことのできる半導体装置およびその製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、他導電型半導体基板の表面層に設けられる一導電型ウエルに、導電性ポリシリコン膜をゲート電極として第一トレンチ内に絶縁膜を介して形成されるトレンチＭＯＳ型半導体素子領域を有し、前記一導電型ウエルとは前記表面層の異なる場所に設けられる一導電型ウエルに他導電型拡散抵抗領域を有し、該拡散抵抗領域は、第二トレンチおよび一導電型の不純物領域により電気的に分離される構成を有する半導体装置において、前記拡散抵抗領域内の表面には、それぞれ金属配線に接続される第一コンタクト部と第二コンタクト部とが、前記拡散抵抗領域内の抵抗成分を介して電気的に接続されるように離間して配設され、前記第一コンタクト部は、前記第二トレンチ内の前記拡散抵抗領域側の一方の側壁に絶縁膜を介して設けられる導電性ポリシリコン膜と短絡し、前記第二コンタクト部は前記導電性ポリシリコン膜と絶縁分離されている半導体装置とする。

特許請求の範囲の請求項２記載の発明によれば、前記第一コンタクト部が前記拡散抵抗領域の高電位側の表面に配設される特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記第一コンタクト部が前記拡散抵抗領域の低電位側の表面に配設される特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、前記拡散抵抗領域が、それぞれ前記第二トレンチにより囲まれる複数の領域を備え、隣接する前記拡散領域間の前記第一コンタクト部と第二コンタクト部とが金属配線により接続されて拡散抵抗アレイを構成する特許請求の範囲の請求項１記載の半導体装置とする。

特許請求の範囲の請求項５記載の発明によれば、前記拡散抵抗領域は、前記第一コンタクト部の外側に前記第二トレンチを挟んで、該第二トレンチ内の他方の側壁に絶縁膜を介して設けられる導電性ポリシリコン膜に取り囲まれる外部半導体基板表面を備え、該導電性ポリシリコン膜が前記外部半導体基板表面に延長されると共に、前記金属配線と前記導電性ポリシリコン膜との短絡接続部が前記外部半導体基板表面に配設される構成を備えている特許請求の範囲の請求項４記載の半導体装置とする。

特許請求の範囲の請求項６記載の発明によれば、前記トレンチＭＯＳ型半導体素子が双方向横型ＭＯＳＦＥＴである特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項７記載の発明によれば、前記第一トレンチと、前記第二トレンチとが同一深さである特許請求の範囲の請求項１記載の半導体装置とする。
特許請求の範囲の請求項８記載の発明によれば、前記特許請求の範囲の請求項２記載の半導体装置の製造工程が、同一半導体基板上に前記拡散抵抗領域と前記トレンチＭＯＳ型半導体素子領域を形成する際に、前記第一トレンチと前記第二トレンチとを同時に形成する工程を含む特許請求の範囲の請求項１記載の半導体装置の製造方法とする。

本発明によれば、トレンチＭＯＳ型半導体素子と拡散抵抗領域とにそれぞれ設けられるトレンチの側壁に絶縁膜を介して導電性ポリシリコン膜を有する場合であっても、前記拡散抵抗領域の抵抗値が不安定になることを防ぐことのできる半導体装置およびその製造方法を提供することができる。

以下、本発明の半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明の実施例１にかかる半導体装置を構成する拡散抵抗領域部分の平面図である。図２、図３はそれぞれ本発明の実施例１にかかる前記図１のＡ−Ａ線およびＢ−Ｂ線断面図である。図４はシミュレーションによる電界強度分布を示す本発明にかかる拡散抵抗アレイの第二トレンチを模試的に示す拡大断面図である。図５は本発明の実施例２にかかる拡散抵抗アレイの平面図である。図６は本発明の実施例２にかかる前記図５のＸ−Ｘ線断面図である。図７は本発明の実施例２にかかる拡散抵抗アレイと横型トレンチＭＯＳＦＥＴとが同一半導体基板に形成された半導体装置の要部断面図である。図８〜図１２は本発明の実施例２にかかる半導体装置の製造方法を説明するための主要な製造工程ごとの要部断面図である。図１５は本発明の実施例３にかかる半導体装置の拡散抵抗アレイの平面図と断面図である。図１６は本発明の実施例３にかかる拡散抵抗アレイと横型トレンチＭＯＳＦＥＴとが同一半導体基板に形成された半導体装置の要部断面図である。

図１４は、ｎウエル２内に形成したｐ型領域（拡散抵抗領域）３をトレンチ６で取り囲む従来の拡散抵抗領域のトレンチ構造の拡大断面図を示す。図１４内に示した破線は、シミュレーションにより判明した、拡散抵抗領域３にｐｎ接合の逆方向バイアスとなる電圧を印加したとき電界強度分布を示し、便宜上太い線ほど電界強度が高いことを示している。このシミュレーション結果は２０Ｖと高いバイアスをかけた場合の長期信頼性試験を模擬している。このシミュレーション結果から、トレンチ６底部の導電性ポリシリコン膜５の端近傍（符号１１で囲まれた箇所）とトレンチ６上部側壁（符号１０で囲まれた箇所）の２箇所で電界強度が特に高くなることがわかった。

トレンチ６上部側壁に電界強度の高い箇所が存在する理由は、このトレンチ６側壁に絶縁膜（ＭＯＳ型半導体素子のゲート絶縁膜と同時形成の絶縁膜）７を介して形成されている導電性ポリシリコン膜５が電位的なフローティング状態にあるため、不安定であるが高い静電位がかかっていることも多く、側壁の拡散抵抗領域３に影響を及ぼし、第二トレンチ６上部側壁にまで、逆バイアス時の空乏層が広がり易いためと考えられる。

このようにトレンチ６上部側壁に電界強度の高いところがあると、この部分でホットキャリアが多く発生し、シリコン基板と導電性ポリシリコン膜５の間に介在する前記絶縁膜７にそのホットキャリアがトラップされ、電荷が固定される。この固定された電荷によって、前記拡散抵抗領域３に形成される抵抗値が変動すると考えられる。このような推論に基づき、導電性ポリシリコン膜５の電位をフローティング状態にせず、所定の低電位に固定すると、逆バイアス時にもトレンチ側壁ではホットキャリアが発生することが抑えられ、拡散抵抗領域の抵抗値の変動が抑えられることが判明し、発明をなした。この発明の具体的な実施例について、以下説明する。

図１に実施例１にかかる半導体装置を構成する拡散抵抗領域部分の平面図を示す。第二トレンチ６（点状ハッチング部分）で囲まれた直方体の拡散抵抗領域３の長手方向に抵抗記号１５で示すような抵抗領域を形成している。拡散抵抗領域３内の両端部（第一コンタクト部と第二コンタクト部）間に通常流れる電流による電圧降下値は約１Ｖであると仮定する。実際には、電源電圧や、抵抗アレイの数によって変わる。全面に形成される導電性ポリシリコン膜５のパターンエッチング時に、図２に示すように、拡散抵抗領域３の表面端部３ｂの表面に選択的に導電性ポリシリコン膜５を残すことで、導電性ポリシリコン膜５と高電位（Ｈｉｇｈ）側金属配線８ａとをコンタクト４ａで容易に接触させることができる。さらに、導電性ポリシリコン膜５はＨｉｇｈ電位側金属配線８ａに電気的に接続される第一コンタクト部（ｐ^＋領域）４ｂと容易に短絡接続させることができる。この結果、第二トレンチ６側壁を取り囲む導電性ポリシリコン膜５の電位を拡散抵抗領域３表面の第一コンタクト部（ｐ^＋領域）４ｂのＨｉｇｈ電位側に固定することができる。

また、図３に示すように、拡散抵抗領域３は図１の長さ方向で抵抗を形成すると共に、ｐ型サブストレート基板１上に設けられたｎウエル２によって基板１とは電気的に分離され、第二トレンチ６により抵抗領域の幅が決められている。
前述の図１と図２を参照して説明した、導電性ポリシリコン膜５を、コンタクト４ａを介して繋ぐＨｉｇｈ電位側金属配線８ａおよび拡散抵抗領域３の第一コンタクト部４ｂに電気的に短絡接続することによる効果について、あらためて以下詳細に説明する。図４は、ｐｎ接合に対して逆バイアスとなる電圧２０Ｖを印加したときの、低電位側端部表面近傍の断面図であり、印加時の電界強度分布を破線の曲線（シミュレーション結果）で示す拡大断面図である。なお、便宜上電界強度が高い箇所ほど線を太くして示した。この図４で、第二トレンチ６側壁の導電性ポリシリコン膜５は拡散抵抗領域３の高電位側端部表面と短絡接続され同電位にされている。高電位側端部表面は低電位側端部表面より約１Ｖ電位が高い(前述の仮定より)。図４で示される低電位側端部の拡散抵抗領域の表面の電位は、接地電位とした。図４のように、低電位側端部表面近傍でのシミュレーション結果を示したのは、拡散抵抗領域３の表面電位と導電性ポリシリコン膜５の電位との差が１Ｖと最も大きく、長期信頼性で変動しやすいと考えられるからである。この図４では、前記図１４で示す電界強度のシミュレーション結果と異なり、電界強度が特に高い箇所１２は第二トレンチ６の底部だけである。拡散抵抗領域３内において、トレンチ側壁沿った箇所１３で電界強度が強いが、図１４のフローティングの場合と比較してトレンチ側壁の箇所１３は電界が弱くなっていることがわかる。

電界強度が高い箇所が第二トレンチ６底部の一箇所になった理由は、第二トレンチ６側壁の導電性ポリシリコン膜５が高電位側に短絡接続されているが、導電性ポリシコン膜５の電位は拡散抵抗領域の低電位側電位より、たかだか１Ｖの高電位であり、フローティングの場合と比較して電界が弱くなっているためであると考えられる。従って、第二トレンチ６側壁部では空乏層もあまり広がらないのである。第二トレンチ６の底部の破線箇所１２では、従来と同様に大きな電界強度によるホットキャリアが発生し、絶縁膜７に電荷がトラップされるが、拡散抵抗領域３から離れているため抵抗値には影響しない。よって、長期信頼性試験で、抵抗値の変動量を抑えることができるのである。また、第二トレンチ６側壁の導電性ポリシリコン膜５は拡散抵抗領域３の高電位側端部表面と短絡接続することにより、実施例３で示す低電位側との短絡ショートよりも、抵抗の耐圧(拡散抵抗領域３とｎウェル２間耐圧)をあげることができる。

図５に実施例２にかかる拡散抵抗領域３を半導体基板の表面に複数（図５では３本）設けて拡散抵抗アレイを構成する場合の平面図を示す。これは、第二トレンチ６で相互に分離した複数の拡散抵抗領域３を平行に配置してアレイ状にし、端部間をシリーズ接続する場合の例である。第二トレンチ６側壁の内側の導電性ポリシリコン膜５は、第二トレンチ６で分離された各拡散抵抗領域３毎にその高電位側第一コンタクト部４ｂに接続されなければならない。その接続を容易にするために、実施例２では、図１、図２のように拡散抵抗領域３の端部表面３ｂ（図２）の表面に引き出された表面ポリシリコン膜５ａ（図１）に高電位側金属配線を接続することを止める。その代わり、図５に示す実施例２では、各拡散抵抗領域３の長手方向の高電位側の端部に第二トレンチ６を挟んで、導電性ポリシリコン膜５に取り囲まれるｐ型表面領域３ａを設け、このｐ型表面領域３ａの表面に導電性ポリシリコン膜５の引き上げた表面ポリシリコン膜５ａを形成する。図５のＸ−Ｘ線断面図である図６では、符号４ａは高電位側金属配線８ａとｐ型表面領域３ａに形成された前記表面ポリシリコン膜５ａとのコンタクトである。符号４ｂは各拡散抵抗領域３毎の高電位側金属配線８ａが接触するコンタクトであり、第一コンタクト部となる。符号４ｃは各拡散抵抗領域３毎の低電位側金属配線８ｂが接触するコンタクトであり、第二コンタクト部となる。各拡散抵抗領域３毎の高電位側金属配線８ａが接触する第一コンタクト部４ａは異なる拡散抵抗領域３の低電位側金属配線８ｂに接続される。このような金属配線の構成とすることにより、各拡散抵抗領域３を取り囲む導電性ポリシリコン膜５を各拡散抵抗領域３の各高電位側の電位にそれぞれ短絡接続させることが容易になるメリットがある。このような短絡接続によっても、前述の実施例１と同様に、第二トレンチ６側壁の導電性ポリシリコン膜の電位を高電位側の電位に固定させることができるので、前記実施例１と同様の理由で、長期信頼性試験での抵抗値の変動量を抑えることができる。

図７は、実施例２にかかる本発明の拡散抵抗領域２３を備えた半導体装置、特には拡散抵抗アレイ１０１と横型トレンチＭＯＳＦＥＴ１００とが同一半導体基板に形成された半導体装置の要部断面図を示す。以下、この半導体装置およびその製造方法について説明する。
図７に示す半導体装置は、ＬＯＣＯＳ酸化膜２４で絶縁分離される横型トレンチＭＯＳＦＥＴ１００と拡散抵抗アレイ１０１を備える。このＬＯＣＯＳ酸化膜２４による絶縁分離は必ずしも本発明にとって必要な条件ではない。横型トレンチＭＯＳＦＥＴ１００と拡散抵抗アレイ１０１との間に意図しない相互干渉が生じる惧れがなければ、無くてもよい。横型トレンチＭＯＳＦＥＴ１００はｐ型シリコン基板２１の表面層に形成したｎウエル２２と、ｎウエル２２に形成したｐ型オフセット領域２３−１と、ｐ型オフセット領域２３−１内に形成される第一トレンチ２６−１を有する。拡散抵抗アレイ１０１はｐ型拡散抵抗領域２３と、このｐ型拡散抵抗領域２３を平行（図７では図面に垂直方向に平行）に分離する第二トレンチ２６−２を有する。第一トレンチ２６−１と第二トレンチ２６−２は同じトレンチエッチング工程で形成されるので、同じ深さを有する。トレンチ幅は異なっていてもかまわない。ただし、前記第一トレンチ２６−１と前記第二トレンチ２６−２は前記ｐ型オフセット領域２３−１とｐ型拡散抵抗領域２３の接合深さより浅く形成される。

第一トレンチ２６−１の底面にはｎ型ドレイン領域２７、第二トレンチ２６−２の底面にはｎ型領域２８がそれぞれｎウエル２２より低ドーズ量のイオン注入で形成される。第一トレンチ２６−１および第二トレンチ２６−２は側壁に絶縁膜２４−１を介して形成される導電性ポリシリコン膜２５と、第一、第二トレンチ内部を充填すると共にシリコンウエハの表面にも堆積される絶縁膜２９を有する。シリコンウエハの表面に堆積される絶縁膜２９は適宜に選択的に開孔されてウエハ表面に達するコンタクト孔３０−１、３０−２、３０−３、３０−４を有する。

拡散抵抗アレイ１０１では、コンタクト孔３０−１底面のウエハ表面層に形成したｐ^＋型コンタクト領域３１（第二コンタクト部）と、コンタクト孔３０−１および３０−４の側壁および底面を覆うバリアメタル３２、このバリアメタル３２を介してコンタクト孔３０−１を充填するタングステンなどのプラグ金属導体３３と、このプラグ金属導体３３上に形成したＡｌなどの金属配線３４とを有する。

横型トレンチＭＯＳＦＥＴ１００では、コンタクト孔３０−２底面のウエハ表面層に形成したｎ型ドレイン領域２７と、コンタクト孔３０−３底面のウエハ表面層に形成したｎ型ソース領域３５とを備える。前記コンタクト孔３０−２および３０−３の側壁および底面には、前述のコンタクト孔３０−１と同様にバリアメタル３２、このバリアメタル３２を介してコンタクト孔３０−２および３０−３を充填するプラグ金属導体３３と、プラグ金属導体３３上に形成した金属配線３４とを有する。

前述の半導体装置では、拡散抵抗アレイ１０１のトレンチ２６−２の底部にｎウエル２２より低ドーズ量のｎ型領域２８を形成するので、トレンチ２６−２の深さがｐ型拡散抵抗領域２３より浅くて隣り合うｐ型拡散抵抗領域２３がトレンチ２６−２の底部に回り込んで隣り合う領域２３同志が繋がったとしても、前記ｎ型領域２８によりｎ型化されているためパンチスルーすることはない。

図８から図１２は、それぞれ前述の半導体装置の製造方法を主要な工程順に示す要部断面図である。前記ｐ型オフセット領域２３−１とｐ型拡散抵抗領域２３を形成するためにｎウエル２２の表面からボロンのイオン注入を行う。続いて、酸化膜３６をマスクに前記ボロンイオン注入層よりは浅く、幅１．５μｍ、深さ２μｍの拡散抵抗領域用のトレンチ２６−２および幅３μｍ、深さ２μｍのＭＯＳＦＥＴ用のトレンチ２６−１を同時に形成した後、高温のアニール処理を行って前記ボロンイオン注入層を活性化して、前記トレンチ２６−１および２６−２よりは深いｐ型拡散抵抗領域２３とｐ型オフセット領域２３−１とする。この結果、ｐ型拡散抵抗領域２３およびｐ型オフセット領域２３−１は前記トレンチ２６−１およびトレンチ２６−２の底部に両側から回り込んで広がる。または、場合によってはトレンチ２６−２の底部で両側から回り込んだｐ型拡散抵抗領域２３がトレンチ２６−２の下部で繋がることもある。それを避けるために、図８に示すように、ｐ型拡散抵抗領域２３とｐ型オフセット領域２３−１の形成後に、トレンチ２６−１の底部およびトレンチ２６−２の底部に、前記トレンチ形成に用いたマスク酸化膜３６をそのままマスクとして選択的にｎ型領域２８とｎ型ドレイン領域２７を形成する。マスク酸化膜３６を除去した後に、図９に示すように、ＭＯＳＦＥＴ領域１００とｐ型拡散抵抗領域１０１の分離のための選択酸化膜２４を分離領域のみにＬＯＣＯＳ法により例えば６００ｎｍの厚みで形成する。

次に、図１０に示すように、ゲート酸化膜２４−１を例えば１７ｎｍの厚みで全面に形成し、例えば厚さ３００ｎｍの導電性ポリシリコン膜２５をＣＶＤおよびエッチバック法により第一トレンチ２６−１、第二トレンチ２６−２側壁に形成する。拡散抵抗領域１０１には前記図５の平面図に示すような平面パターンで、前記導電性ポリシリコン膜の基板表面への引き出し領域である表面ポリシリコン膜２５ａを設ける。図１１に示すように、横型トレンチＭＯＳＦＥＴ１００にｎ^＋ソース領域３５、拡散抵抗領域の端部にｐ^＋コンタクト領域３１を形成した後、絶縁膜２９となる第一トレンチ２６−１、第二トレンチ２６−２への埋め込み酸化膜２９をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）を用いて表面を平坦化する。そして、図１２に示すように、フォトリソグラフィ工程により、横型トレンチＭＯＳＦＥＴ１００のソース領域３５およびドレイン領域２７との電気的な接続をするために、前記領域に対応する絶縁膜２９の部分にそれぞれコンタクト孔３０−２、３０−３をそれぞれ形成する。ｐ型拡散抵抗アレイ１０１に必要な電気的接続の確保するために、ｐ^＋型コンタクト領域３１と表面ポリシリコン膜２５ａを露出させるコンタクト孔３０−１、３０−４を形成する。その後、バリアメタル３２、埋め込みプラグ３３をそれぞれ形成し、Ａｌ金属配線３４ａ、３４ｂで必要な接続をすることにより横型トレンチＭＯＳＦＥＴ１００を完成させ、ｐ^＋型コンタクト領域３１と表面ポリシリコン膜２５ａとを短絡接続し、拡散抵抗アレイ１０１を完成させる。また、この場合、第二トレンチ２６−２側壁の導電性ポリシリコン膜２５を除去する工程による工数増加はないため、製造コストも従来とほとんど変わることなく、ｐ型拡散抵抗領域２３の抵抗値が不安定になるということを防ぐことができる。

図１５に実施例３にかかる拡散抵抗領域１１０を半導体基板の表面に複数（図１５では３本）設けて拡散抵抗アレイ２０を構成する場合の概略図を示し、（ａ）は平面図を示し、同図（ｂ）は、同図（ａ）のＺ−Ｚ断面図を示し、同図（ｃ）は、同図（ａ）のＹ−Ｙ断面図を示す。これは、第二トレンチ１０３ａで相互に分離した複数の拡散抵抗領域１１０を平行に配置してアレイ状にし、金属配線で端部をシリーズ接続する場合の例である。第二トレンチ１０３ａ側壁の導電性ポリシリコン膜１０５ａは、各拡散抵抗領域１１０毎にその低電位側の端部に第二トレンチ１０３ａを挟んで配置されるｐ型表面領域１１０ａの表面に延長される。このｐ型表面領域１１０ａ上に延長された表面ポリシリコン膜１０５ｂは、この表面ポリシリコン膜１０５ｂを覆う絶縁膜１０２に開口されるコンタクト孔１０８ａを埋める金属導体と、前記拡散抵抗領域１１０の低電位側端部の第一コンタクト部１０７ａに開口されるコンタクト孔１０８を埋める金属導体とを、Ａｌなどの金属配線１１３により繋ぐことにより、前記拡散抵抗領域１１０の低電位側端部の電位に短絡接続される。その結果、前記拡散抵抗領域１１０を取り囲む前記導電性ポリシリコン膜１０５ａは前記拡散抵抗領域１１０の低電位側の端部と同電位となり、固定される。

次に前記拡散抵抗領域１１０の高電位側の端部の第二コンタクト部１０７ｂに開口されるコンタクト孔を埋める金属導体と、隣の拡散抵抗領域の低電位側の端部の第一コンタクト部に前述と同様に配置されるｐ型表面領域１１０ａの表面に設けられるコンタクト孔の金属導体とを電気的に接続する。同様にして、３つの拡散抵抗領域１１０の端部間を順次、電気的にシリーズ接続すると、図１５に示す拡散抵抗アレイ２０となる。これらの第一コンタクト部１０７ａと第二コンタクト部１０７ｂの表面で、それぞれのコンタクト孔を埋める金属導体によって金属配線１１３と接触する。符号１５は拡散抵抗領域の抵抗を示す記号である。前記金属導体はたとえば、公知のバリアメタル１０９とタングステンプラグ１１２などで構成される。

図１５に示す拡散抵抗アレイ２０は、前記図５を参照して説明した実施例２にかかる拡散抵抗アレイ１０１とは、各拡散抵抗領域１１０を取り囲む導電性ポリシリコン１０５ａを各拡散抵抗領域１１０と短絡させる方法に関して、各拡散抵抗領域１１０の低電位側と高電位側のいずれの端部に短絡接続させるが異なる。実験によれば、図１５に示すように、拡散抵抗領域１１０を取り囲む導電性ポリシリコン１０５ａを該拡散抵抗領域１１０の低電位側の端部に短絡接続させる方が、第二トレンチ側壁に生じる高電界を緩和する効果が大きく、拡散抵抗領域の抵抗値を安定に保つ意味での長期信頼性が高いことが判明した。拡散抵抗アレイに関し、この接続方式では導電性ポリシリコン１０５ａは拡散抵抗領域のいずれの側の端部よりも同じか低い電位に固定されるので、側壁の絶縁膜を介して拡散抵抗領域１１０に及ぼす影響を全く無しとすることができる。その結果、前述の実施例２の場合の１Ｖの電位差による拡散抵抗領域１１０に及ぼす影響すら、問題にしなくてもよいので、特に拡散抵抗領域の抵抗値の長期安定性に関して、優れている。

図１７は、ｐｎ接合に対して逆バイアスとなる電圧２０Ｖを印加したときの、高電位側端部表面近傍の断面図であり、印加時の電界強度分布を破線の曲線（シミュレーション結果）で示す拡大断面図である。なお、便宜上電界強度が高い箇所ほど線を太くして示した。この図１７で、第二トレンチ６側壁の導電性ポリシリコン膜５は拡散抵抗領域３の低電位側端部表面と短絡接続され同電位にされている。低電位側端部表面は高電位側端部表面より約１Ｖ電位が低い(前述の仮定より)。図１７で示される高電位側端部の拡散抵抗領域の表面の電位は、接地電位とした。図１７のように、高電位側端部表面近傍でのシミュレーション結果を示したのは、拡散抵抗領域３の表面電位と導電性ポリシリコン膜５の電位との差が１Ｖと最も大きく、長期信頼性で変動しやすいと考えられるからである。この図１７では、前記図４で示す電界強度のシミュレーション結果と同様に、電界強度が特に高い箇所１２は第二トレンチ６の底部だけである。また、図４のトレンチ側壁の箇所１３に比較してトレンチ側壁の箇所１４の電界が弱くなっていることがわかる。

なお、横型トレンチＭＯＳＦＥＴについては、図７に示す実施例２のように、トレンチ２６−１底部にｎドレイン領域２７を設けて、トレンチ２６−１中に該ｎドレイン領域２７に接触するようなドレイン電極３４ｂを形成する双方向横型トレンチＭＯＳＦＥＴであってもよい。また、図１６に示す実施例３のように、ｎウエル１１５ａを共通のドレイン領域としてトレンチ１０３を挟む二つのＭＯＳＦＥＴ３０ａ、３０ｂを接続する双方向横型トレンチＭＯＳＦＥＴ４０とすることもできる。この場合は、前記図７のＭＯＳＦＥＴ１００のように、トレンチ２６−１中にコンタクト孔３０−２を形成する必要が無いので、トレンチ１０３をｐ型オフセット領域１１０ｃ、１１０ｄやｐ型拡散抵抗領域１１０よりも深くすることができ、拡散抵抗アレイ２０中のトレンチ１０３ａの底部を拡散抵抗領域１１０より遠ざけることができるので、拡散抵抗領域１１０の抵抗値を安定に保つ意味での長期信頼性をより高くすることができる。

以上説明した本発明によれば、拡散抵抗領域を取り囲む第二トレンチ内の内側の側壁の導電性ポリシリコン膜を、高電位側、好ましくは低電位側電位となる各拡散抵抗領域の端部表面に短絡させることにより、拡散抵抗領域のｐｎ接合への逆バイアス時に、第二トレンチ側壁上部に発生する高電界を緩和し、前記高電界が長期間繰り返し加えられることによる拡散抵抗領域の抵抗値の変動を抑制することができる。

なお、複数の拡散抵抗アレイを備える半導体装置の場合、高精度な抵抗が要求される拡散抵抗アレイには、抵抗値の経時変化が少なく長期安定性の最も高い、前記実施例３で説明したような導電性ポリシリコン膜を拡散抵抗領域の低電位側端部に短絡接続する接続方式とし、抵抗に要求される精度の程度によっては、導電性ポリシリコン膜を電位的にフローティング状態とした拡散抵抗アレイを用いることもできる。この場合は、拡散抵抗アレイのために必要なチップ面積を縮小させることができるので、好ましい。または、抵抗に要求される精度と耐圧の程度によって高電位側端部に短絡接続することもできる。この場合は、高い耐圧がありながら長期信頼性を得ることができる。以上の複数種類の抵抗を混在させることもできる。

以上述べた実施例では、拡散抵抗アレイと横型トレンチＭＯＳＦＥＴとが同一半導体基板に形成される半導体装置について、説明したが、横型トレンチＭＯＳＦＥＴに代えてトレンチを有する縦型ＭＯＳＦＥＴや縦型ＩＧＢＴなどの他の半導体素子であっても本発明の効果は得られる。

本発明の実施例１にかかる半導体装置を構成する拡散抵抗領域部分の平面図である。 本発明の実施例１にかかる前記図１のＡ−Ａ断面図である。 本発明の実施例１にかかる前記図１のＢ−Ｂ断面図である。 拡散抵抗アレイ内の第二トレンチ側壁のポリシリコン膜を拡散抵抗領域の高電位側の端部表面に短絡接続させる場合の、シミュレーションによる電界強度を示す本発明にかかる第二トレンチを模試的に示す拡大断面図である。 本発明の実施例２にかかる拡散抵抗アレイの平面図である。 本発明の実施例２にかかる前記図５のＸ−Ｘ断面図である。 本発明の実施例２にかかる拡散抵抗アレイと横型トレンチＭＯＳＦＥＴとが同一半導体基板に形成された半導体装置の要部断面図である。 本発明の実施例２にかかる半導体装置の製造方法を説明するための主要な製造工程ごとの要部断面図（その１）である。 本発明の実施例２にかかる半導体装置の製造方法を説明するための主要な製造工程ごとの要部断面図（その２）である。 本発明の実施例２にかかる半導体装置の製造方法を説明するための主要な製造工程ごとの要部断面図（その３）である。 本発明の実施例２にかかる半導体装置の製造方法を説明するための主要な製造工程ごとの要部断面図（その４）である。 本発明の実施例２にかかる半導体装置の製造方法を説明するための主要な製造工程ごとの要部断面図（その５）である。 従来の拡散抵抗アレイの斜視断面図である。 拡散抵抗アレイ内の第二トレンチ側壁のポリシリコン膜の電位がフローティング状態の場合の、シミュレーションによる電界強度分布を示す従来の第二トレンチを模試的に示す拡大断面図である。 本発明の実施例２にかかる拡散抵抗アレイの平面図である。 本発明の実施例２にかかる拡散抵抗アレイと横型トレンチＭＯＳＦＥＴとが同一半導体基板に形成された半導体装置の要部断面図である。 拡散抵抗アレイ内の第二トレンチ側壁のポリシリコン膜を拡散抵抗領域の低電位側の端部表面に短絡接続させる場合の、シミュレーションによる電界強度分布を示す本発明にかかる第二トレンチを模試的に示す拡大断面図である。

符号の説明

１、２１ ｐ型サブストレート基板、シリコン基板
２、２２ ｎウエル
３、２３、１１０ 拡散抵抗領域
３ａ、１１０ａ ｐ型表面領域
４ａ、４ｂ、４ｃ、１０８ａ、１０８ コンタクト
５、２５、１０５ａ 導電性ポリシリコン膜
５ａ、２５ａ、１０５ｂ 表面ポリシリコン膜
６、１０３ａ、２６−２ 第二トレンチ
７、２４−１、１０４ａ ゲート絶縁膜
８ａ 高電位側金属配線
８ｂ 低電位側金属配線
１０、１１、１２ 電界強度が高い箇所（破線箇所）
１５ 抵抗記号
２０、１０１、２００ 拡散抵抗アレイ
２３−１、１１０ｃ、１１０ｄ ｐ型オフセット領域
２４ 分離絶縁膜
２６−１、１０ 第一トレンチ
２７ ｎ型ドレイン領域
２８ ｎ型領域
２９、１０２ 絶縁膜
３０−１、３０−２、３０−３、３０−４ コンタクト孔
３１、１０７ ｐ^＋コンタクト領域
３２、１０９ バリアメタル
３３、１１２ プラグ金属導体、タングステンプラグ
３４、１１３ 金属配線
３４ａ ソース電極
３４ｂ ドレイン電極
３５ ｎ型ソース領域
４０、１００ 横型トレンチＭＯＳＦＥＴ
１１５ｂ ｎウエル

Claims (8)

1. 他導電型半導体基板の表面層に設けられる一導電型ウエルに、導電性ポリシリコン膜をゲート電極として第一トレンチ内に絶縁膜を介して形成されるトレンチＭＯＳ型半導体素子領域を有し、前記一導電型ウエルとは前記表面層の異なる場所に設けられる一導電型ウエルに他導電型拡散抵抗領域を有し、該拡散抵抗領域は、第二トレンチおよび一導電型の不純物領域により電気的に分離される構成を有する半導体装置において、前記拡散抵抗領域内の表面には、それぞれ金属配線に接続される第一コンタクト部と第二コンタクト部とが、前記拡散抵抗領域内の抵抗成分を介して電気的に接続されるように離間して配設され、前記第一コンタクト部は、前記第二トレンチ内の前記拡散抵抗領域側の一方の側壁に絶縁膜を介して設けられる導電性ポリシリコン膜と短絡し、前記第二コンタクト部は前記導電性ポリシリコン膜と絶縁分離されていることを特徴とする半導体装置。
2. 前記第一コンタクト部が前記拡散抵抗領域の高電位側の表面に配設されることを特徴とする請求項１記載の半導体装置。
3. 前記第一コンタクト部が前記拡散抵抗領域の低電位側の表面に配設されることを特徴とする請求項１記載の半導体装置。
4. 前記拡散抵抗領域が、それぞれ前記第二トレンチにより囲まれる複数の領域を備え、隣接する前記拡散領域間の前記第一コンタクト部と第二コンタクト部とが金属配線により接続されて拡散抵抗アレイを構成することを特徴とする請求項１記載の半導体装置。
5. 前記拡散抵抗領域は、前記第一コンタクト部の外側に前記第二トレンチを挟んで、該第二トレンチ内の他方の側壁に絶縁膜を介して設けられる導電性ポリシリコン膜に取り囲まれる外部半導体基板表面を備え、該導電性ポリシリコン膜が前記外部半導体基板表面に延長されると共に、前記金属配線と前記導電性ポリシリコン膜との短絡接続部が前記外部半導体基板表面に配設される構成を備えていることを特徴とする請求項４記載の半導体装置。
6. 前記トレンチＭＯＳ型半導体素子が双方向横型ＭＯＳＦＥＴであることを特徴とする請求項１記載の半導体装置。
7. 前記第一トレンチと、前記第二トレンチとが同一深さであることを特徴とする請求項１記載の半導体装置。
8. 同一半導体基板上に前記拡散抵抗領域と前記トレンチＭＯＳ型半導体素子領域を形成する際に、前記第一トレンチと前記第二トレンチとを同時に形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。