JPH05144279A

JPH05144279A - 半導体記憶装置

Info

Publication number: JPH05144279A
Application number: JP30868291A
Authority: JP
Inventors: Junichi Miyamoto; 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-11-25
Filing date: 1991-11-25
Publication date: 1993-06-11

Abstract

(57)【要約】【目的】本発明は、外部高電圧の使用したままで、微細
なＭＯＳＦＥＴのストレスを緩和でき、供給電流の変動
の影響の少ない半導体記憶装置を提供することを目的と
する。【構成】半導体記憶装置は、降圧回路７、第１及び第２
の電源電圧変換回路８、９、第１のＮＰＮトランジスタ
２９、第１乃至第３のＭＯＳＦＥＴ１２、１３、３０を
具備する。メモリにデータを書き込む時には、電源電圧
Ｖｐｐを受けて降圧回路７は電源電圧Ｖｐｐ´を第１及
び第２の電源電圧変換回路８及び９に供給する。また、
第１及び第２の電源電圧変換回路８及び９が制御信号に
よってオンし、ＮチャネルＭＯＳＦＥＴ３０がオンし、
出力端子１４に電源電圧Ｖｏｕｔが発生する。メモリか
らデータを読み出す時にはＮチャネルＭＯＳＦＥＴ３０
がオフし、ＮチャネルＭＯＳＦＥＴ１３がオンするので
出力端子１４に電源電圧Ｖｃｃが発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、書き込み時に高電圧を
必要とする半導体記憶装置に関するもので、特に不揮発
性メモリ（ＥＰＲＯＭ）の書き込み、読み出し時に必要
な電圧を切り換えて供給する切り換え回路に使用され
る。

【０００２】

【従来の技術】例えば、４Ｍ（メガ）ビットＥＰＲＯＭ
の世代までは、不揮発性メモリは１２．５Ｖの電源を用
いており、１２．５Ｖを内部の電源電圧として使用して
きた。ところが、セルの微細化に伴う電気的圧力（電
圧）を緩和する為に、内部の電源電圧は外部電源電圧Ｖ
ｐｐを一定に保ったまま降圧せざるをえなくなってき
た。しかも、ピン数の制限により、５Ｖ系（５Ｖ電圧）
の制御の信号も共存させる必要が出てきた。即ち、デー
タの書き込み動作中には、外部から電源電圧Ｖｐｐが供
給されるが、読み出し時には５Ｖ系の信号が印加され
る。以下、図面を参照して、ＥＰＲＯＭのデータの書き
込み及び読み出しに使用される電圧切り換え回路につい
て説明する。

【０００３】図４に示す電圧切り換え回路４００は、外
部電源電圧Ｖｐｐを受けて、降圧電圧Ｖｐｐ´を出力す
る降圧回路４６と、電圧Ｖｐｐ´を電流路の一端に受け
ゲート電極に電源電圧Ｖｃｃが印加されたＮチャネルＭ
ＯＳＦＥＴ４４と、ライトイネーブル信号ＷＥ２を反転
するインバータ４７、４８とインバータ４８の出力に応
じて、ハイレベルとロウレベルの信号を切り換えて出力
する電圧変換回路４９と、ゲート電極にインバータ回路
４７の出力を受け、電流路の一端に電圧Ｖｃｃが供給さ
れ、他端が出力端４３に接続されたＮチャネルＭＯＳＦ
ＥＴ４２と、電流路の一端が前記ＮチャネルＭＯＳＦＥ
Ｔ４４の電流路の他端に接続され、他端が出力端４３に
接続され、ゲート電極に電圧変換回路４９の出力信号が
供給されたＮチャネルＭＯＳＦＥＴ４１から構成されて
いる。尚、降圧回路４６は例えば図５に示されるように
ＮチャネルＭＯＳＦＥＴ５０と、ＰチャネルＭＯＳＦＥ
Ｔ５１と、定電流源５２を有する。次に、電圧切り換え
回路４００の動作について説明する。

【０００４】データ書き込み時には、ハイレベルのライ
トイネーブル信号ＷＥ２がインバータ４７、４８によっ
て反転され、電圧変換回路４９にロウレベルの信号が供
給される。

【０００５】電圧変換回路４９はＮチャネルＭＯＳＦＥ
Ｔ４１のゲート電極にハイレベルの信号を供給し、Ｎチ
ャネルＭＯＳＦＥＴ４１がオンする。ＮチャネルＭＯＳ
ＦＥＴ４４はゲート電極に供給される電圧Ｖｃｃにより
オンしている。一方、インバータ４７からのロウレベル
の信号により、ＮチャネルＭＯＳＦＥＴ４２はオフす
る。従って、出力端子４３に電圧Ｖｐｐ´があらわれ
る。

【０００６】データ読み出し時には、ロウレベルのライ
トイネーブル信号ＷＥ２がインバータ４７、４８によっ
て反転され、ハイレベルとなる。すると、電圧変換回路
４９からＮチャネルＭＯＳＦＥＴ４１にロウレベルの信
号が供給され、ＮチャネルＭＯＳＦＥＴ４１がオフす
る。一方、インバータ４７からＮチャネルＭＯＳＦＥＴ
４２のゲート電極にハイレベルの信号が供給され、Ｎチ
ャネルＭＯＳＦＥＴ４２がオンする。これより、出力端
子４３に電圧Ｖｃｃがあらわれる。

【０００７】

【発明が解決しようとする課題】図４の回路の端子４３
に降圧された電圧Ｖｐｐ´を得るためには、Ｖｐｐ´＋
Ｖｔｈ（ＭＯＳＦＥＴ４４のしきい値電圧をＶｔｈとす
る）の電圧をＮチャネルＭＯＳＦＥＴ５０のゲート電極
に与える必要がある。電源電圧Ｖｐｐを用いて、電圧Ｖ
ｐｐ´＋Ｖｔｈをつくるとき、電圧Ｖｐｐ´＋Ｖｔｈ＜
Ｖｐｐの場合は問題ない。

【０００８】しかし、Ｖｐｐ´＋Ｖｔｈ＞Ｖｐｐの場合
は、電圧Ｖｐｐ以上の電圧をつくる回路、即ち昇圧回路
が必要となってくる。特に、電圧Ｖｔｈは、基板バイア
ス効果により、基板バイアス電流が供給されていないＭ
ＯＳＦＥＴと比べて、しきい値電圧が２Ｖ〜３Ｖ高くな
るので、一般には昇圧回路が必要である。

【０００９】この昇圧回路を形成するためには、通常の
回路で用いるＭＯＳＦＥＴと比較してブレイクダウン耐
圧の高い別のＭＯＳＦＥＴが必要な為、デバイス設計、
回路設計が複雑になる。

【００１０】また、図５の降圧回路は、Ｖｐｐ´＋Ｖｔ
ｈ＞Ｖｐｐの場合（Ｖｐｐ´＞Ｖｐｐ−Ｖｔｈの場
合）、ＭＯＳＦＥＴ５０のしきい値は、ＰチャネルＭＯ
ＳＦＥＴ４４のしきい値と同一することは出来ず、より
浅い値としなければならない。この為、チャンネル・イ
ンプラ（チャンネル形成用のイオンインプラーンテーシ
ョン）の条件設定を複数回行う必要があり、製造工程が
複雑になる。しかも、この降圧された電圧Ｖｐｐ´はチ
ャンネルインプラのばらつきの影響を直接受け、降圧さ
れた電圧が支配的な書き込み特性に直接関与してくる。

【００１１】さらに、第３の電圧Ｖｐｐからの供給電流
Ｉｐｐは、メモリセル、その他の影響を受け供給電流が
ばらつく。ＭＯＳＦＥＴは基本的にゲートソース間電圧
の二乗の電流しか供給しえないので、電圧Ｖｐｐ´がこ
れに伴い変動する。

【００１２】本発明は、上記実情に鑑みてなされたもの
で、印加電圧以上の電圧を発生する回路を不用とし、し
かも全体のプロセスばらつきの影響を受けにくく、供給
電流の変動の影響の少ない簡単な回路構成の半導体記憶
装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】半導体記憶装置は、外部
から供給される高電圧電源を降下して、内部回路に必要
な高電圧電位を発生する高電圧降下回路と、外部から供
給される高電圧電源から内部回路に必要な電流を供給す
る回路を有する、ＭＯＳ型セルを用いた不揮発性半導体
記憶装置において、該降圧回路においては、外部高電圧
電源端子は、すべてバイポーラトランジスタのコレク
タ、ベース、あるいは抵抗素子に接続され、該電流供給
回路では、外部高電圧電源端子はすべて、バイポーラト
ランジスタのコレクタまたは抵抗素子に接続されている
ことを特徴とする。

【００１４】

【作用】前記バイポーラトランジスタのコレクタ、ベー
ス、あるいは前記抵抗素子に前記高電圧電源の前記外部
高電圧電源端子からの電流が供給される。前記外部高電
圧電源端子からの電流を受けて、前記高電圧降下回路は
前記高電圧電源を降下し、前記内部回路に必要な高電圧
電位を発生する。

【００１５】また、前記バイポーラトランジスタのコレ
クタまたは前記抵抗素子に前記高電圧電源の前記外部高
電圧電源端子からの電流が供給される。前記外部高電圧
電源端子からの電流を受けて、前記電流供給回路は、外
部から供給される前記高電圧電源から前記内部回路に必
要な電流を供給する。

【００１６】

【実施例】以下、図面を参照して本発明の一実施例に係
る半導体記憶装置について説明する。図１は、本発明の
一実施例に係る切り換え回路１００を示す図である。

【００１７】図１に示す切り換え回路１００は、ライト
イネーブル信号に応答して書き込み時に書き込み用の比
較的高い第１の電圧Ｖｏｕｔを発生し、読み出し時にＶ
ｃｃを発生する回路である。以下、図面を参照して切り
換え回路１００の構成について説明する。

【００１８】切り換え回路１００は、降圧回路７、電源
電圧変換回路８，９、ＮＰＮトランジスタ２９、Ｎチャ
ネルＭＯＳＦＥＴ（Ｄタイプ）１２，１３、インバータ
３１，３２を有している。電源電圧変換回路８，９には
降圧回路７によって降圧された電圧信号Ｖｐｐ´が供給
されている。降圧回路７は抵抗Ｒ１，Ｒ２、ＮＰＮトラ
ンジスタ２１、ＰチャネルＭＯＳＦＥＴ２２、Ｎチャネ
ルＭＯＳＦＥＴ２３（Ｄタイプ）から構成されている。

【００１９】抵抗Ｒ１の一端には第３の電圧Ｖｐｐが供
給されており、その他端は抵抗Ｒ２の一端とＮＰＮトラ
ンジスタ２１のベース電極に接続されている。抵抗Ｒ２
の他端はＮＰＮトランジスタ２１のエミッタ電極とＰチ
ャネルＭＯＳＦＥＴ２２の電流路の一端に接続されてい
る。ＮＰＮトランジスタ２１のコレクタ電極には第３の
電源電圧Ｖｐｐが供給されている。ＰチャネルＭＯＳＦ
ＥＴ２２の電流路の他端はＮチャネルＭＯＳＦＥＴ２３
の電流路の一端に接続されており、そのゲート電極には
第２電圧Ｖｃｃが供給されている。ＮチャネルＭＯＳＦ
ＥＴ２３の電流路の他端及びそのゲート電極は接地され
ている。

【００２０】電源電圧変換回路８は、ＮチャネルＭＯＳ
ＦＥＴ２４ａ，２５ａ，２８ａとＰチャネルＭＯＳＦＥ
Ｔ２６ａ，２７ａから構成されている。ＮチャネルＭＯ
ＳＦＥＴ２４ａの電流路の一端はＮチャネルＭＯＳＦＥ
Ｔ２８ａのゲート電極に接続され、そのゲート電極には
第２の電圧Ｖｃｃが供給されており、その電流路の他端
はＮチャネルＭＯＳＦＥＴ２５ａの電流路の一端に接続
されている。ＮチャネルＭＯＳＦＥＴ２５ａのゲート電
極には降圧回路７からの出力電流が供給されており、そ
の電流路の他端はＰチャネルＭＯＳＦＥＴ２６ａの電流
路の他端及びＰチャネルＭＯＳＦＥＴ２７ａのゲート電
極に接続されている。

【００２１】ＰチャネルＭＯＳＦＥＴ２６ａの電流路の
一端には降圧回路７からの出力電流が供給されており、
そのゲート電極はＮＰＮトランジスタ２９のベース電極
に接続されている。ＰチャネルＭＯＳＦＥＴ２７ａの電
流路の一端には降圧回路７からの出力電流が供給されて
おり、その電流路の他端はＮチャネルＭＯＳＦＥＴ２８
ａの電流路の一端に接続されている。ＮチャネルＭＯＳ
ＦＥＴ２８ａの電流路の他端は接地されている。

【００２２】電源電圧変換回路９は、電源電圧変換回路
８と同様の構成をしており、ＮチャネルＭＯＳＦＥＴ２
４ｂ、２５ｂ、２８ｂとＰチャネルＭＯＳＦＥＴ２６
ｂ、２７ｂから構成されている。

【００２３】ＮチャネルＭＯＳＦＥＴ２４ｂの電流路の
一端はインバータ３１の出力端に接続されており、その
ゲート電極には、電源電圧Ｖｃｃが供給されており、そ
の電流路の他端はＮチャネルＭＯＳＦＥＴ２５ｂの電流
路の一端に接続されている。ＮチャネルＭＯＳＦＥＴ２
５ｂのゲート電極には降圧回路７からの出力電流が供給
されており、その電流路の他端はＰチャネルＭＯＳＦＥ
Ｔ２６ｂの電流路の他端及びＰチャネルＭＯＳＦＥＴ２
７ｂのゲート電極に接続されている。

【００２４】ＰチャネルＭＯＳＦＥＴ２６ｂの電流路の
一端には降圧回路７からの出力電流が供給されており、
そのゲート電極はＮチャネルＭＯＳＦＥＴ３０のゲート
電極に接続されている。ＰチャネルＭＯＳＦＥＴ２７ｂ
の電流路の一端には降圧回路７からの出力電流が供給さ
れており、その電流路の他端はＮチャネルＭＯＳＦＥＴ
２８ｂの電流路の一端に接続されている。ＮチャネルＭ
ＯＳＦＥＴ２８ｂの電流路の他端は接地されている。

【００２５】ＮＰＮトランジスタ２９のコレクタ電極に
は第３の電圧Ｖｐｐが供給されており、エミッタ電極は
ノード１５に接続され、ベース電極には前述のようにＰ
チャネルＭＯＳＦＥＴ２６ａのゲート電極が接続されて
いる。

【００２６】また、ＮチャネルＭＯＳＦＥＴ３０（Ｄタ
イプ）の電流路の一端はノード１５に接続されており、
その電流路の他端はＮチャネルＭＯＳＦＥＴ１３の電流
路の他端及びこの回路の出力端子１４に接続され、その
ゲート電極は前述のようにＰチャネルＭＯＳＦＥＴ２６
ｂのゲート電極に接続されている。

【００２７】ＮチャネルＭＯＳＦＥＴ１２（Ｄタイプ）
の電流路の一端には第２の電圧Ｖｃｃが供給されてお
り、その電流路の他端はノード１５に接続されており、
そのゲート電極にはインバータ３２の出力端が接続され
ている。

【００２８】ＮチャネルＭＯＳＦＥＴ１３の電流路の一
端には第２の電圧Ｖｃｃが供給されており、そのゲート
電極はインバータ３２の出力端に接続され、その他端は
前述のように接続されている。

【００２９】インバータ３１及び３２の入力端には入力
端子ＷＥ（ＷｒｉｔｅＥｎａｂｌｅ入力端子）からＥ
ＰＲＯＭ１の割り込み、読み出しの別を指示する為の割
り込み制御信号（ライトイネーブル）が供給される。次
に、図１に示す半導体記憶装置の動作について説明す
る。降圧回路７には第３の電圧Ｖｐｐが供給されてい
る。第３の電圧Ｖｐｐは、降圧回路７によって降圧さ
れ、電圧Ｖｐｐ´になる。

【００３０】尚、ＮチャネルＭＯＳＦＥＴ２３のゲート
電極は接地されているので、ＮチャネルＭＯＳＦＥＴ２
３は常時オフしている。また、ＰチャネルＭＯＳＦＥＴ
２２のゲート電極に第２の電圧Ｖｃｃが供給され、Ｐチ
ャネルＭＯＳＦＥＴ２２がオフしている。よって、ＮＰ
Ｎトランジスタ２１のエミッタ電流はＰチャネルＭＯＳ
ＦＥＴ２２、ＮチャネルＭＯＳＦＥＴ２３を貫通しな
い。電圧Ｖｐｐ´は、ＰＮ接合の順方向電圧をＶｆとお
くと、Ｖｐｐ´＝Ｖｐｐ−（１＋Ｒ１／Ｒ２）×Ｖｆと表わせる。

【００３１】ここで、もしＶｐｐ´からの供給電流ＩＰ
Ｐ（Ｖｐｐ´からの供給電流）が、ΔＩＰＰ変動する場
合は、変動分の電流はほとんどＮＰＮトランジスタ２１
のエミッタ電極から供給される。電流の変動分による順
方向電圧Ｖｆの変動は、ΔＶｆ＝Ｖｔ×｛ｌｎ（Ｉｐｐ
＋Ｉｃｓ）−ｌｎ（Ｉｐｐ＋ΔＩｐｐ＋Ｉｃｓ）｝であ
る。尚、ＩｃｓはＰチャネルＭＯＳＦＥＴ２２のバイア
ス電流、Ｖｔは常温で２５ｍＶである。ΔＩｐｐが小さ
ければΔＶｆはほとんど無視出来る。

【００３２】一方、ＮＰＮトランジスタ２１のベース電
極の不純物濃度をＮｂとした場合、不純物濃度Ｎｂが不
純物注入のばらつきによって、Ｎｂ´となると順方向電
圧Ｖｆの変動量は ΔＶｆ＝Ｖｔ×ｌｎ（Ｎｂ／Ｎｂ´）となる。従って、不純物濃度Ｎｂが１０倍ばらついて
も、順方向電圧Ｖｆは５７ｍＶしか変動しない。このよ
うに、降圧回路７は、供給電流及び不純物注入のばらつ
きに対して安定な電圧を電源電圧変換回路８及び９の入
力端に供給することが出来る。次に、切り換え回路１０
０の動作を書き込み時と読み出し時に分けて説明する。
まず、データの書き込み時（入力端子ＷＥにハイレベル
のライトイネーブル信号が供給された場合）について説
明する。入力端子ＷＥに供給されたハイレベルのライト
イネーブル信号は、インバータ３１によって反転され、
ロウレベルの信号として切り換え回路８に供給される。

【００３３】ＮチャネルＭＯＳＦＥＴ２４ａのゲート電
極には電圧Ｖｃｃが、ＮチャネルＭＯＳＦＥＴ２５ａの
ゲート電極には降圧された電圧Ｖｐｐ´が常に供給され
ているので、ＮチャネルＭＯＳＦＥＴ２４ａ、２５ａは
常時オンしている。

【００３４】オンしているＮチャネルＭＯＳＦＥＴ２４
ａ、２５ａを介してＰチャネルＭＯＳＦＥＴ２７ａのゲ
ート電極にインバータ３１からのロウレベルの信号が供
給され、ＰチャネルＭＯＳＦＥＴ２７ａはオンする。ま
た、ＮチャネルＭＯＳＦＥＴ２８ａは、そのゲート電極
にインバータ３１からのロウレベルの信号が供給される
為、オフする。ＮチャネルＭＯＳＦＥＴ２８ａがオフす
るので、ＰチャネルＭＯＳＦＥＴ２６ａのゲート電極に
はハイレベルの信号が供給され、ＰチャネルＭＯＳＦＥ
Ｔ２６ａはオフする。

【００３５】この結果、ＮＰＮトランジスタ２９のベー
ス電極には降圧された電圧Ｖｐｐ´が供給され、ＮＰＮ
トランジスタ２９はオンし、ＮＰＮトランジスタ２９の
エミッタ電流が流れる。

【００３６】また、ＮＰＮトランジスタ２９のコレクタ
電極に第３の電圧Ｖｐｐが供給されており、切り換え回
路の出力端子に適正な書き込み電位を与える所定の電圧
がベース電極に印加される。

【００３７】また、電源電圧変換回路９は電源電圧変換
回路８の構成を有する為、前述の電源電圧変換回路８の
動作とほぼ同様に動作し、電圧Ｖｐｐ´をＮチャネルＭ
ＯＳＦＥＴ３０のゲート電極に供給する。従って、Ｎチ
ャネルＭＯＳＦＥＴ３０はオンする。

【００３８】一方、ＮチャネルＭＯＳＦＥＴ１２及び１
３のゲート電極には、インバータ３２によって反転され
たロウレベルの信号が供給される。よって、Ｎチャネル
ＭＯＳＦＥＴ１２及び１３はオフし、電圧Ｖｃｃは切換
え回路の出力端子１４に供給されない。

【００３９】ＮＰＮトランジスタ２９とＮチャネルＭＯ
ＳＦＥＴ３０がオンし、ＮチャネルＭＯＳＦＥＴ１２及
び１３がオフするので、切り換え回路１００の出力端１
４には、降圧された電圧Ｖｐｐ´からＮＰＮトランジス
タ２９の順方向電圧Ｖｆ分降下した電圧（第１の電圧Ｖ
ｏｕｔ）が表れる。尚、Ｖｏｕｔ＝Ｖｐｐ´−Ｖｆ＝Ｖｐｐ −｛２＋（Ｒ１／Ｒ２）｝×Ｖｆとなる。次に、データの読み出し時、（制御端子ＷＥにロウレベ
ルの信号が供給された場合）の切り換え回路１００の動
作について説明する。電源電圧変換回路８及び９には、
インバータ３１によって反転されたハイレベルの信号が
供給される。

【００４０】ＮチャネルＭＯＳＦＥＴ２４ａのゲート電
極には常時電圧Ｖｃｃが供給され、ＮチャネルＭＯＳＦ
ＥＴ２４ａとＮチャネルＭＯＳＦＥＴ２５ａは常時オン
している。

【００４１】ＮチャネルＭＯＳＦＥＴ２５ａのゲート電
極には降圧された電圧Ｖｐｐ´が供給されているので、
オンしているＮチャネルＭＯＳＦＥＴ２４ａ、２５ａの
電源路を介してＰチャネルＭＯＳＦＥＴ２７ａのゲート
電極にインバータ３１からのハイレベルの信号が供給さ
れ、ＰチャネルＭＯＳＦＥＴ２７ａはオフする。また、
ＮチャネルＭＯＳＦＥＴ２８ａは、そのゲート電極にイ
ンバータ３１からのハイレベルの信号が供給され、オン
する。ＮチャネルＭＯＳＦＥＴ２８ａがオンするので、
ＮチャネルＭＯＳＦＥＴ２６ａのゲート電極は接地さ
れ、ＰチャネルＭＯＳＦＥＴ２６ａはオンする。この結
果、電源電圧変換回路８からＮＰＮトランジスタ２９の
ベース電極にロウレベルの信号が供給され、ＮＰＮトラ
ンジスタ２９はオフする。

【００４２】電源電圧変換回路９も、電源電圧変換回路
８と同様に動作し、その結果、ＮチャネルＭＯＳＦＥＴ
３０のゲート電極にはロウレベル（即ち、０Ｖ）の信号
が供給される。よって、ＮチャネルＭＯＳＦＥＴ３０は
オフする。一方、ＮチャネルＭＯＳＦＥＴ１２及び１３
は、インバータ３２によって反転されたハイレベルの信
号を受けてオンする。

【００４３】Ｎチャネルトランジスタ１２及び１３がオ
ンし、ＮＰＮトランジスタ２９、ＮチャネルＭＯＳＦＥ
Ｔ３０がオフしている。これより、ＮチャネルＭＯＳＦ
ＥＴ１３を介して電源電圧Ｖｃｃが切り換え回路１００
の出力端１４に供給される。

【００４４】上記構成より、データの書き込み時及び読
み出し時の両方の場合において、バイポーラトランジス
タＮＰＮ２１，２９、拡散抵抗Ｒ１のみに第３の電圧Ｖ
ｐｐが印加され、内部ノードには第３電圧Ｖｐｐが印加
されない。また、切り換え回路１００を構成する全ての
ＭＯＳＦＥＴのゲート酸化膜及びソースドレイン電極に
対して、降圧された電圧Ｖｐｐ´以上の電圧は印加され
ない。従って、ＭＯＳＦＥＴの耐圧が低くてすみ、ゲー
ト酸化膜等を薄くすることが可能となる。

【００４５】また、ＮＰＮトランジスタにおけるＰＮ接
合の順方向電圧Ｖｆの値は、基板バイアス効果を受け
ず、拡散層の濃度によって左右されないので内部電圧は
不純物抽出のばらつきの影響を受けにくい。

【００４６】抵抗Ｒ１，Ｒ２の抵抗比を変えることによ
って降圧された電圧Ｖｐｐ´は回路側のデータに従って
自由に設定出来る。これにより、ＭＯＳＦＥＴの微細化
によってゲート酸化膜をはじめとする各部の耐圧が下が
っても、電圧Ｖｐｐを変えることなく対応可能となっ
た。次に上記構成の降圧回路７の各回路素子の構造につ
いて説明する。

【００４７】図２（ａ）は、降圧回路７に係るＮＰＮト
ランジスタの断面構造図である。図２（ｂ）は、降圧回
路７に係るＣＭＯＳの断面構造を、ＥＰＲＯＭを構成す
るメモリセルの断面構造と共に示す図である。

【００４８】図２（ａ）のＮＰＮトランジスタはコレク
タとなるＮ型の層２０３ａを有している。このＮ型の島
２０３ａ内には、コレクタ取り出し層となるｎ⁺ の領域
２１０ａ，２１０ｃ、Ｐ型のベース領域２０２が酸化膜
（ＳｉＯ₂）２０１により離間して形成されている。

【００４９】また、ベースの領域２０２内にはＰ⁺ の外
部ベース領域２０３ｂが形成されている。ベース領域２
０３ｂ内にはｎ⁺ のエミッタ領域２１０ｂが形成されて
いる。コレクタ取り出し領域２１０ａの上にはコレクタ
電極がベース取り出し領域２０３ｂの上にはベース電極
が、エミッタ領域２１０ｂの上にはエミッタ電極がそれ
ぞれ形成されている。

【００５０】また、ベースの領域２０２内にはＰ⁺ の外
部ベース領域２０３ｂが形成されている。ベース領域２
０３ｂ内にはｎ⁺ のエミッタ領域２１０ｂが形成されて
いる。コレクタ取り出し領域２１０ａの上にはコレクタ
電極が、ベース取り出し領域２０３ｂの上にはベース電
極が、エミッタ領域２１０ｂにはエミッタ電極がそれぞ
れ形成されている。

【００５１】図２（ｂ）には、ＰチャネルＭＯＳ２１
１、ＮチャネルＭＯＳ２１２、セル２１３が示されてい
る。ＰチャネルＭＯＳ２１１はＮウェル２０５と、Ｎウ
ェル２０５内に形成されたＰ⁺ 型のソース領域２０３ｄ
及びドレイン領域２０３ｅ及びゲート電極にＧ１から形
成されている。ＮチャネルＭＯＳ２１２は、Ｎ⁺ 型のソ
ース領域２１０ｄとドレイン領域２１０ｅ、ゲート電極
Ｇ２から形成されている。

【００５２】また、セル２１３は、Ｎ⁺ 型のソース領域
２１０ｆ、ドレイン領域２１０ｇ、コントロールゲート
電極ＣＧ及びフローティングゲートＦＧ３から形成され
ている。尚、図２（ａ）のバイポーラトランジスタと図
２（ｂ）に示すようにＭＯＳトランジスタを同一基板上
でつくることはいわゆるＢｉ−ＣＭＯＳ技術により比較
的用意である。

【００５３】この場合、例えばＮウェル２０５とコレク
タ領域２０３ａ、外部ベース領域２０３ｂ、ソース領域
２０８ｄ及びドレイン領域２０８ｅ及び、コレクタ電極
２０８ａ、エミッタ電極２０８ｃ、ベース電極２０８
ｄ、２０８ｆ、２０８ｈ及びドレイン電極２０８ｅ、２
０８ｇ、２０８ｉはそれぞれ同時に行われる。

【００５４】尚、高耐圧のバイポーラトランジスタ２
１、２９、ＭＯＳトランジスタ、拡散抵抗等が必要無い
場合にはトランジスタとして図３（ａ）乃至図３（ｃ）
に示す構造を採用しても良い。

【００５５】まず、高耐圧のＭＯＳトランジスタを必要
とする場合には、図３（ａ）に示されるＬＤＤ（Ｌｉｇ
ｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造を採用すれば
良い。高耐圧のバイポーラトランジスタについては同様
の方法、即ち図３（ｂ）に示されるＰ⁺ の外部ベース２
０３ｂの表面付近の濃度の濃い部分を覆うようにＰ^- の
拡散層２１４ａを形成すれば良い。高耐圧の抵抗につい
ても、同様に抵抗を構成する領域２０３ｅの表面付近の
濃度の濃い部分を覆うようにＰ型低濃度の領域を形成す
れば良い。

【００５６】

【発明の効果】上記構成により、外部高電圧を従来と同
一値に保ったままで、微細ＭＯＳＦＥＴのストレスを緩
和できる。また、切り換え回路に外部から供給される電
流量がばらついていても、内部電圧の安定化が図れる。
また、切り換え回路内部に昇圧回路を設けない場合に、
外部電圧が低下しても電流が逆流しない。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体記憶装置を示す
図である。

【図２】図１の半導体記憶装置に係るＣＭＯＳとＮＰＮ
トランジスタの断面図である。

【図３】図１の切り換え回路に係る高耐圧構造のＮＰＮ
トランジスタとＭＯＳトランジスタと抵抗を示す図であ
る。

【図４】従来の半導体記憶装置を示す図である。

【図５】従来の電圧降下回路を示す図である。

【符号の説明】

１００…切り換え回路、７…降圧回路、８，９…電源電
圧変換回路、１２，１３，２３，３０…ＮチャネルＭＯ
ＳＦＥＴ（ディプレッション型）、Ｒ１，Ｒ２…抵抗、
２２，２６ａ，２６ｂ，２７ａ，２７ｂ…ＰチャネルＭ
ＯＳＦＥＴ、２４ａ，２５ａ，２８ａ，２４ｂ，２５
ｂ，２８ｂ…ＮチャネルＭＯＳＦＥＴ、２１及び２９…
ＮＰＮトランジスタ、３１，３２…インバータ、１４…
出力端子。

Claims

【特許請求の範囲】

【請求項１】外部から供給される高電圧電源を降下し
て、内部回路に必要な高電圧電位を発生する高電圧降下
回路と、外部から供給される高電圧電源から内部回路に
必要な電流を供給する回路を有する、ＭＯＳ型セルを用
いた不揮発性半導体記憶装置において、該降圧回路にお
いては、外部高電圧電源端子は、すべてバイポーラトラ
ンジスタのコレクタ、ベース、あるいは抵抗素子に接続
され、該電流供給回路では、外部高電圧電源端子はすべ
て、バイポーラトランジスタのコレクタまたは抵抗素子
に接続されていることを特徴とした半導体記憶装置。
【請求項２】書き込み時に第１の電圧を発生し、読み
出し時に第２電圧を発生する切り換え回路において、前
記切り換え回路の外部から供給される第３電圧の信号を
受けて前記第３電圧の信号を降圧する降圧回路と、前記降圧回路によって降圧された電圧信号を受けて、第
３電圧の信号より小さい電圧信号を出力する第１及び第
２の電源電圧変換回路と、電流路の一端に第３電圧の信号が供給されており、ベー
ス電極に前記第１の電源電圧変換回路の出力端が接続さ
れている第１のＮＰＮトランジスタと、電流路の一端に第２電圧が供給され、電流路の他端が第
１のＮＰＮトランジスタの電流路の他端に接続され、ゲ
ート電極に制御信号が供給される第１ＭＯＳＦＥＴと、電流路の一端に第２電圧が供給され、電流路の他端が切
り換え回路の出力端に接続され、ゲート電極に制御信号
が供給される第２ＭＯＳＦＥＴと、電流路の一端にＮＰＮトランジスタのエミッタ電極が接
続されており、ゲート電極に第２の電源電圧変換回路の
出力信号が供給される第３ＭＯＳＦＥＴを具備すること
を特徴とする半導体記憶装置。