JP2003196974A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2003196974A JP2003196974A JP2002268190A JP2002268190A JP2003196974A JP 2003196974 A JP2003196974 A JP 2003196974A JP 2002268190 A JP2002268190 A JP 2002268190A JP 2002268190 A JP2002268190 A JP 2002268190A JP 2003196974 A JP2003196974 A JP 2003196974A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential
- circuit
- cell transistor
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 230000004913 activation Effects 0.000 claims description 68
- 238000001514 detection method Methods 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 230000009849 deactivation Effects 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims 2
- 230000004044 response Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 5
- 239000000126 substance Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 33
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000000717 retained effect Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データ保持特性の劣化を抑制することが可能
となる、強誘電体メモリセルを含んだ半導体集積回路装
置を提供すること。 【解決手段】 セルトランジスタＴのソース、ドレイン
間にキャパシタＣの両端をそれぞれ接続し、これをユニ
ットセルとし、このユニットセルを複数直列に接続した
ＴＣ並列ユニット直列接続型強誘電体メモリセルと、セ
ルトランジスタの待機状態におけるゲートに供給される
電源電位ＶＰＰを発生するＶＰＰ電源回路と、セルトラ
ンジスタのソースあるいはドレインに供給される電源電
位ＶＩＮＴを発生し、電源ＶＤＤ投入後、ＶＰＰ電源回
路の起動が開始された後に、起動が開始されるＶＩＮＴ
電源回路とを具備する。
となる、強誘電体メモリセルを含んだ半導体集積回路装
置を提供すること。 【解決手段】 セルトランジスタＴのソース、ドレイン
間にキャパシタＣの両端をそれぞれ接続し、これをユニ
ットセルとし、このユニットセルを複数直列に接続した
ＴＣ並列ユニット直列接続型強誘電体メモリセルと、セ
ルトランジスタの待機状態におけるゲートに供給される
電源電位ＶＰＰを発生するＶＰＰ電源回路と、セルトラ
ンジスタのソースあるいはドレインに供給される電源電
位ＶＩＮＴを発生し、電源ＶＤＤ投入後、ＶＰＰ電源回
路の起動が開始された後に、起動が開始されるＶＩＮＴ
電源回路とを具備する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に係わり、特に強誘電体メモリセルを含む半導体集積
回路装置に関する。
置に係わり、特に強誘電体メモリセルを含む半導体集積
回路装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、電源を与え
なくても記憶されたデータがチップ内部に保持されるた
め、近年、携帯機器やモバイルカード等への応用が盛ん
に行なわれている。
なくても記憶されたデータがチップ内部に保持されるた
め、近年、携帯機器やモバイルカード等への応用が盛ん
に行なわれている。
【０００３】不揮発性半導体記憶装置の一つに、強誘電
体半導体メモリがある。強誘電体半導体メモリは、フラ
ッシュメモリに比べて読み出し速度及び書き込み速度が
高速であるという利点を持つ反面、メモリセルの強誘電
体キャパシタに電圧がかかると、分極量が例えば減少
し、保持データが破壊されてしまうという性質を持つ。
このため、電源投入直後など、チップ内部の電源電位が
擾乱している際には、強誘電体キャパシタに電圧がかか
らないように、例えばその制御回路等を工夫する必要が
ある。
体半導体メモリがある。強誘電体半導体メモリは、フラ
ッシュメモリに比べて読み出し速度及び書き込み速度が
高速であるという利点を持つ反面、メモリセルの強誘電
体キャパシタに電圧がかかると、分極量が例えば減少
し、保持データが破壊されてしまうという性質を持つ。
このため、電源投入直後など、チップ内部の電源電位が
擾乱している際には、強誘電体キャパシタに電圧がかか
らないように、例えばその制御回路等を工夫する必要が
ある。
【０００４】保持データが破壊される可能性は、ワード
線や、プレート線に予期しないノイズが発生したときに
高まる。このため、ワード線の制御回路、及びプレート
線の制御回路は、特にノイズを発生しないように設計し
なければならない。
線や、プレート線に予期しないノイズが発生したときに
高まる。このため、ワード線の制御回路、及びプレート
線の制御回路は、特にノイズを発生しないように設計し
なければならない。
【０００５】図１４は、強誘電体半導体メモリの電源投
入直後におけるチップ内部の典型的な電源電位波形を示
す電位波形図である。
入直後におけるチップ内部の典型的な電源電位波形を示
す電位波形図である。
【０００６】従来の強誘電体半導体メモリでは、外部電
源ＶＤＤが投入され、外部電源ＶＤＤの電位が０Ｖか
ら、ある電位に達すると、チップ内部で使用されるいく
つかの電位毎に設けられた複数の電源回路が同時に起動
される。
源ＶＤＤが投入され、外部電源ＶＤＤの電位が０Ｖか
ら、ある電位に達すると、チップ内部で使用されるいく
つかの電位毎に設けられた複数の電源回路が同時に起動
される。
【０００７】図１４には、外部電源ＶＤＤを投入した
後、外部電源ＶＤＤの電位が３Ｖに達すると、ＶＰＰ電
源回路、及びＶＩＮＴ電源回路が同時に起動される例が
示されている。ＶＰＰ電源回路、及びＶＩＮＴ電源回路
が同時に起動されると、内部電源ＶＰＰ、ＶＩＮＴの電
位が、それらの設定電位に向けて同時に上昇しだす。内
部電源ＶＰＰの設定電位の一例は４Ｖである。また、内
部電源ＶＩＮＴの設定電位の一例は２．５Ｖである。
後、外部電源ＶＤＤの電位が３Ｖに達すると、ＶＰＰ電
源回路、及びＶＩＮＴ電源回路が同時に起動される例が
示されている。ＶＰＰ電源回路、及びＶＩＮＴ電源回路
が同時に起動されると、内部電源ＶＰＰ、ＶＩＮＴの電
位が、それらの設定電位に向けて同時に上昇しだす。内
部電源ＶＰＰの設定電位の一例は４Ｖである。また、内
部電源ＶＩＮＴの設定電位の一例は２．５Ｖである。
【０００８】図１５は、強誘電体半導体メモリの典型的
な構成を示すブロック図である。
な構成を示すブロック図である。
【０００９】図１５に示すように、ＶＰＰ電源回路１０
２は、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、
ワード線、及びワード線を制御するワード線制御回路１
０４に供給される。
２は、内部電源ＶＰＰを発生する。内部電源ＶＰＰは、
ワード線、及びワード線を制御するワード線制御回路１
０４に供給される。
【００１０】ＶＩＮＴ電源回路１０３は、内部電源ＶＩ
ＮＴを発生する。内部電源ＶＩＮＴは、プレート線、プ
レート線を制御するプレート線制御回路１０５、及びチ
ップ全体の動作を制御する論理回路群、例えばタイミン
グ制御回路１０６に供給される。
ＮＴを発生する。内部電源ＶＩＮＴは、プレート線、プ
レート線を制御するプレート線制御回路１０５、及びチ
ップ全体の動作を制御する論理回路群、例えばタイミン
グ制御回路１０６に供給される。
【００１１】タイミング制御回路１０６は、ＷＬ活性信
号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワー
ド線制御回路１０４に供給され、ＰＬ活性信号はプレー
ト線制御回路１０５に供給される。
号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワー
ド線制御回路１０４に供給され、ＰＬ活性信号はプレー
ト線制御回路１０５に供給される。
【００１２】ワード線制御回路１０４は、例えばＷＬ活
性信号に基づいて活性化され、ワード線の電位を制御す
る。ＷＬ活性信号は、ワード制御回路１０４に供給され
る前に、電位振幅変換回路ＬＳを経由する。この理由
は、タイミング制御回路１０６が内部電源ＶＩＮＴを電
源として動作し、ワード線制御回路１０４が、内部電源
ＶＰＰを電源として動作することにある。つまり、ＷＬ
活性信号の電位振幅を、内部電源ＶＰＰの電位振幅に変
換しなければ、ワード線制御回路１０４は正常に動作し
ない。電位振幅変換回路ＬＳの一回路例を、図１６に示
しておく。
性信号に基づいて活性化され、ワード線の電位を制御す
る。ＷＬ活性信号は、ワード制御回路１０４に供給され
る前に、電位振幅変換回路ＬＳを経由する。この理由
は、タイミング制御回路１０６が内部電源ＶＩＮＴを電
源として動作し、ワード線制御回路１０４が、内部電源
ＶＰＰを電源として動作することにある。つまり、ＷＬ
活性信号の電位振幅を、内部電源ＶＰＰの電位振幅に変
換しなければ、ワード線制御回路１０４は正常に動作し
ない。電位振幅変換回路ＬＳの一回路例を、図１６に示
しておく。
【００１３】プレート線制御回路１０５は、例えばＰＬ
活性信号に基づいて活性化され、プレート線の電位を制
御する。
活性信号に基づいて活性化され、プレート線の電位を制
御する。
【００１４】電源投入検知回路１０１は、外部電源ＶＤ
Ｄが投入されたことを検知して電源起動信号を出力す
る。電源起動信号は、ＶＰＰ電源回路１０２、ＶＩＮＴ
電源回路１０３に供給される。
Ｄが投入されたことを検知して電源起動信号を出力す
る。電源起動信号は、ＶＰＰ電源回路１０２、ＶＩＮＴ
電源回路１０３に供給される。
【００１５】ＶＰＰ電源回路１０２、ＶＩＮＴ電源回路
１０３はそれぞれ、電源起動信号に基づいて同時に起動
される。ＶＰＰ電源回路１０２、ＶＩＮＴ電源回路１０
３がそれぞれ同時に起動されることで、図７に示したよ
うに、内部電源ＶＰＰの電位、及び内部電源ＶＩＮＴの
電位が同時にそれぞれ上昇する。
１０３はそれぞれ、電源起動信号に基づいて同時に起動
される。ＶＰＰ電源回路１０２、ＶＩＮＴ電源回路１０
３がそれぞれ同時に起動されることで、図７に示したよ
うに、内部電源ＶＰＰの電位、及び内部電源ＶＩＮＴの
電位が同時にそれぞれ上昇する。
【００１６】また、電源投入検知回路１０１は、外部電
源ＶＤＤが投入されたことを検知してリセット信号ＲＳ
Ｔを出力する。リセット信号ＲＳＴは、ワード線制御回
路１０４、プレート線制御回路１０５、及びタイミング
制御回路１０６それぞれに供給される。リセット信号Ｒ
ＳＴがこれら回路に供給されている間、ワード線、及び
プレート線の活性化が禁止される。
源ＶＤＤが投入されたことを検知してリセット信号ＲＳ
Ｔを出力する。リセット信号ＲＳＴは、ワード線制御回
路１０４、プレート線制御回路１０５、及びタイミング
制御回路１０６それぞれに供給される。リセット信号Ｒ
ＳＴがこれら回路に供給されている間、ワード線、及び
プレート線の活性化が禁止される。
【００１７】リセット信号ＲＳＴは、例えば内部電源Ｖ
ＰＰ、ＶＩＮＴがそれぞれ、例えば内部電源ＶＰＰ、Ｖ
ＩＮＴを受けるトランジスタのしきい値電圧以上になる
と、解除される。リセット信号ＲＳＴが解除されると、
ワード線、及びプレート線を活性化することが可能とな
り、メモリセルアレイに集積された強誘電体メモリセル
に対してアクセスすることが可能となる。
ＰＰ、ＶＩＮＴがそれぞれ、例えば内部電源ＶＰＰ、Ｖ
ＩＮＴを受けるトランジスタのしきい値電圧以上になる
と、解除される。リセット信号ＲＳＴが解除されると、
ワード線、及びプレート線を活性化することが可能とな
り、メモリセルアレイに集積された強誘電体メモリセル
に対してアクセスすることが可能となる。
【００１８】ところで、内部電源ＶＰＰ、ＶＩＮＴを０
Ｖから起動する際、電源電圧ＶＰＰ、ＶＩＮＴが供給さ
れる論理回路に、予期しないノイズが発生することがあ
る。ここで、論理回路は、例えばワード線制御回路１０
４、プレート線制御回路１０５、タイミング制御回路１
０６等に含まれる論理回路である。このような論理回路
の一例を図１７Ａに、また、予期しないノイズが発生す
る様子を図１７Ｂに示す。
Ｖから起動する際、電源電圧ＶＰＰ、ＶＩＮＴが供給さ
れる論理回路に、予期しないノイズが発生することがあ
る。ここで、論理回路は、例えばワード線制御回路１０
４、プレート線制御回路１０５、タイミング制御回路１
０６等に含まれる論理回路である。このような論理回路
の一例を図１７Ａに、また、予期しないノイズが発生す
る様子を図１７Ｂに示す。
【００１９】図１７Ａに示すように、論理回路の一例
は、入力を０Ｖに固定したインバータと、このインバー
タの出力が入力されるインバータとを含む。これらイン
バータにはそれぞれ、内部電源ＶＩＮＴが供給される。
は、入力を０Ｖに固定したインバータと、このインバー
タの出力が入力されるインバータとを含む。これらイン
バータにはそれぞれ、内部電源ＶＩＮＴが供給される。
【００２０】図１７Ａに示す論理回路は、論理的には入
力が０Ｖなので、出力は常に０Ｖとなる。しかし、実際
には、内部電源ＶＩＮＴの電位が、論理回路に含まれる
トランジスタのしきい値電圧以上に上昇するまでは出力
が不定となる。これにより、図１７Ｂに示すような予期
しないノイズが発生する。
力が０Ｖなので、出力は常に０Ｖとなる。しかし、実際
には、内部電源ＶＩＮＴの電位が、論理回路に含まれる
トランジスタのしきい値電圧以上に上昇するまでは出力
が不定となる。これにより、図１７Ｂに示すような予期
しないノイズが発生する。
【００２１】例えば強誘電体メモリにおいて、予期しな
いノイズが発生すると、強誘電体メモリセルに蓄えられ
ているデータが破壊される可能性がある。この様子を示
したのが図１８である。
いノイズが発生すると、強誘電体メモリセルに蓄えられ
ているデータが破壊される可能性がある。この様子を示
したのが図１８である。
【００２２】図１８に示す例では、プレート線ＰＬに、
図１７Ｂで説明したような予期しないノイズがのった場
合、メモリセルの強誘電体キャパシタＣに電圧がかかっ
てしまう様子を示している。
図１７Ｂで説明したような予期しないノイズがのった場
合、メモリセルの強誘電体キャパシタＣに電圧がかかっ
てしまう様子を示している。
【００２３】強誘電体キャパシタＣの両端に電圧がかか
ると、保持データである分極量が減少する、あるいは破
壊されてしまう。このことから、予期しないノイズは、
強誘電体メモリのデータ保持特性を著しく劣化させるも
のである。
ると、保持データである分極量が減少する、あるいは破
壊されてしまう。このことから、予期しないノイズは、
強誘電体メモリのデータ保持特性を著しく劣化させるも
のである。
【００２４】このようなデータ保持特性の劣化に関する
事情は、図１９に示すような、セルトランジスタＴのソ
ースドレイン間に強誘電体キャパシタＣの両端をそれぞ
れ接続し、これをユニットセルとし、このユニットセル
を複数直列に接続したＴＣ並列ユニット直列接続型強誘
電体メモリにおいても全く同様である。
事情は、図１９に示すような、セルトランジスタＴのソ
ースドレイン間に強誘電体キャパシタＣの両端をそれぞ
れ接続し、これをユニットセルとし、このユニットセル
を複数直列に接続したＴＣ並列ユニット直列接続型強誘
電体メモリにおいても全く同様である。
【００２５】予期しないノイズの発生を抑制するには、
図１７Ａに示した論理回路を、例えば図２０Ａに示すよ
うな論理回路とすれば良い。
図１７Ａに示した論理回路を、例えば図２０Ａに示すよ
うな論理回路とすれば良い。
【００２６】図２０Ａに示すように、この論理回路は、
図１７Ａに示した論理回路の最終段に、論理回路の出力
を、ある電位に固定する回路２００を追加したものであ
る。回路２００は、リセット信号ＲＳＴに基づいて論理
回路の出力を、ある電位、例えば回路内接地電位ＶＳＳ
に固定する。リセット信号ＲＳＴは、内部電源ＶＩＮＴ
よりも高い電位、例えば外部電源ＶＤＤである。この例
では、ＶＤＤレベルのリセット信号ＲＳＴが入力されて
いる間、図２０Ｂに示すように、論理回路の出力は、常
に接地電位ＧＮＤ、即ち０Ｖに固定される。内部電源Ｖ
ＩＮＴがトランジスタのしきい値電圧以上に上昇し、誤
動作の可能性が無くなれば、リセット信号ＲＳＴを解
除、例えば接地電位ＧＮＤにしてよい。
図１７Ａに示した論理回路の最終段に、論理回路の出力
を、ある電位に固定する回路２００を追加したものであ
る。回路２００は、リセット信号ＲＳＴに基づいて論理
回路の出力を、ある電位、例えば回路内接地電位ＶＳＳ
に固定する。リセット信号ＲＳＴは、内部電源ＶＩＮＴ
よりも高い電位、例えば外部電源ＶＤＤである。この例
では、ＶＤＤレベルのリセット信号ＲＳＴが入力されて
いる間、図２０Ｂに示すように、論理回路の出力は、常
に接地電位ＧＮＤ、即ち０Ｖに固定される。内部電源Ｖ
ＩＮＴがトランジスタのしきい値電圧以上に上昇し、誤
動作の可能性が無くなれば、リセット信号ＲＳＴを解
除、例えば接地電位ＧＮＤにしてよい。
【００２７】このようにリセット信号ＲＳＴに基づい
て、例えば論理回路の出力を固定する回路２００を、論
理回路の最終段に追加することにより、電源投入時の予
期しないノイズを防ぐことができる。そして、回路２０
０を、プレート線制御回路１０５に含まれる、例えばプ
レート線駆動回路の最終論理段に組み込む。これによ
り、強誘電体メモリにおいて、予期しないノイズに基づ
くデータ保持特性の劣化に関する事情を抑制することが
できる。
て、例えば論理回路の出力を固定する回路２００を、論
理回路の最終段に追加することにより、電源投入時の予
期しないノイズを防ぐことができる。そして、回路２０
０を、プレート線制御回路１０５に含まれる、例えばプ
レート線駆動回路の最終論理段に組み込む。これによ
り、強誘電体メモリにおいて、予期しないノイズに基づ
くデータ保持特性の劣化に関する事情を抑制することが
できる。
【００２８】なお、従来の強誘電体メモリとして、この
強誘電体メモリに記憶されたデータをダメージから保護
するために、外部チップイネーブル信号/XCE、及びパワ
ーステート検知信号POFFLに応答して内部チップイネー
ブル信号CE及びICEを制御することによって、メモリア
クセスを抑制するものがある（例えば、特許文献１参
照）。
強誘電体メモリに記憶されたデータをダメージから保護
するために、外部チップイネーブル信号/XCE、及びパワ
ーステート検知信号POFFLに応答して内部チップイネー
ブル信号CE及びICEを制御することによって、メモリア
クセスを抑制するものがある（例えば、特許文献１参
照）。
【００２９】
【特許文献１】米国特許第５，９４３，２５７号明細書
（例えば、第１１カラム第１９行〜第１３カラム第６
行、第１０図及び第１１図）
（例えば、第１１カラム第１９行〜第１３カラム第６
行、第１０図及び第１１図）
【００３０】
【発明が解決しようとする課題】しかしながら、プレー
ト線駆動回路は、チップ内部に非常に多く存在する。こ
のため、プレート線駆動回路に回路２００を組み込むこ
とは回路規模を増加させ、結果としてチップ面積の増加
を招くことになる。
ト線駆動回路は、チップ内部に非常に多く存在する。こ
のため、プレート線駆動回路に回路２００を組み込むこ
とは回路規模を増加させ、結果としてチップ面積の増加
を招くことになる。
【００３１】この発明は、上記の事情に鑑み為されたも
ので、その目的の一つは、例えば回路規模の増加を抑制
しつつ、データ保持特性の劣化を抑制することが可能と
なる、強誘電体メモリセルを含んだ半導体集積回路装置
を提供することにある。
ので、その目的の一つは、例えば回路規模の増加を抑制
しつつ、データ保持特性の劣化を抑制することが可能と
なる、強誘電体メモリセルを含んだ半導体集積回路装置
を提供することにある。
【００３２】
【課題を解決するための手段】この発明の第１態様に係
る半導体集積回路装置は、セルトランジスタ（Ｔ）のソ
ース、ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ
接続し、これをユニットセルとし、このユニットセルを
複数直列に接続したＴＣ並列ユニット直列接続型強誘電
体メモリセルと、前記セルトランジスタの待機状態にお
けるゲートに供給される第１電源電位を発生する第１電
源回路と、前記セルトランジスタのソースあるいはドレ
インに供給される第２電源電位を発生し、電源投入後、
前記第１電源回路が活性化された後に活性化される第２
電源回路とを具備する。
る半導体集積回路装置は、セルトランジスタ（Ｔ）のソ
ース、ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ
接続し、これをユニットセルとし、このユニットセルを
複数直列に接続したＴＣ並列ユニット直列接続型強誘電
体メモリセルと、前記セルトランジスタの待機状態にお
けるゲートに供給される第１電源電位を発生する第１電
源回路と、前記セルトランジスタのソースあるいはドレ
インに供給される第２電源電位を発生し、電源投入後、
前記第１電源回路が活性化された後に活性化される第２
電源回路とを具備する。
【００３３】また、この発明の第２態様に係る半導体集
積回路装置は、セルトランジスタとキャパシタとを含む
強誘電体メモリセルと、前記セルトランジスタのソース
あるいはドレインに供給される電源電位を発生する電源
回路と、前記電源投入を検知して前記電源回路を起動さ
せる起動信号を出力する電源投入検知回路と、前記起動
信号を遅延させて前記電源回路に供給する遅延回路とを
具備する。
積回路装置は、セルトランジスタとキャパシタとを含む
強誘電体メモリセルと、前記セルトランジスタのソース
あるいはドレインに供給される電源電位を発生する電源
回路と、前記電源投入を検知して前記電源回路を起動さ
せる起動信号を出力する電源投入検知回路と、前記起動
信号を遅延させて前記電源回路に供給する遅延回路とを
具備する。
【００３４】また、この発明の第３態様に係る半導体集
積回路装置は、セルトランジスタとキャパシタとを含む
強誘電体メモリセルと、前記セルトランジスタのソース
あるいはドレインに供給される電源電位を発生する電源
回路とを具備する。そして、前記電源回路は、電源投入
後、前記セルトランジスタが導通した状態で起動を開始
する。
積回路装置は、セルトランジスタとキャパシタとを含む
強誘電体メモリセルと、前記セルトランジスタのソース
あるいはドレインに供給される電源電位を発生する電源
回路とを具備する。そして、前記電源回路は、電源投入
後、前記セルトランジスタが導通した状態で起動を開始
する。
【００３５】また、この発明の第４態様に係る半導体集
積回路装置は、セルトランジスタ（Ｔ）のソース、ドレ
イン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、こ
れをユニットセルとし、このユニットセルを複数直列に
接続したＴＣ並列ユニット直列接続型強誘電体メモリセ
ルと、前記セルトランジスタが待機状態である時に、こ
のセルトランジスタのゲートに供給される第１電源電位
を発生する第１電源回路と、前記セルトランジスタのソ
ースあるいはドレインに供給される第２電源電位を発生
し、電源切断後、前記第１電源回路の非活性化が開始さ
れる前に、非活性化が開始される第２電源回路とを具備
する。
積回路装置は、セルトランジスタ（Ｔ）のソース、ドレ
イン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、こ
れをユニットセルとし、このユニットセルを複数直列に
接続したＴＣ並列ユニット直列接続型強誘電体メモリセ
ルと、前記セルトランジスタが待機状態である時に、こ
のセルトランジスタのゲートに供給される第１電源電位
を発生する第１電源回路と、前記セルトランジスタのソ
ースあるいはドレインに供給される第２電源電位を発生
し、電源切断後、前記第１電源回路の非活性化が開始さ
れる前に、非活性化が開始される第２電源回路とを具備
する。
【００３６】また、この発明の第５態様に係る半導体集
積回路装置は、セルトランジスタ（Ｔ）のソース、ドレ
イン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、こ
れをユニットセルとし、このユニットセルを複数直列に
接続したＴＣ並列ユニット直列接続型強誘電体メモリセ
ルと、前記セルトランジスタが待機状態である時に、こ
のセルトランジスタのゲートに供給される第１電源電位
を発生する第１電源回路と、前記セルトランジスタのソ
ースあるいはドレインに供給される第２電源電位を発生
し、電源投入後、前記第１電源回路の起動が開始された
後に、起動が開始され、電源切断後、前記第１電源回路
の非活性化が開始される前に、非活性化が開始される第
２電源回路とを具備する。
積回路装置は、セルトランジスタ（Ｔ）のソース、ドレ
イン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、こ
れをユニットセルとし、このユニットセルを複数直列に
接続したＴＣ並列ユニット直列接続型強誘電体メモリセ
ルと、前記セルトランジスタが待機状態である時に、こ
のセルトランジスタのゲートに供給される第１電源電位
を発生する第１電源回路と、前記セルトランジスタのソ
ースあるいはドレインに供給される第２電源電位を発生
し、電源投入後、前記第１電源回路の起動が開始された
後に、起動が開始され、電源切断後、前記第１電源回路
の非活性化が開始される前に、非活性化が開始される第
２電源回路とを具備する。
【００３７】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００３８】（第１実施形態）第１実施形態は、ＴＣ並
列ユニット直列接続型強誘電体半導体メモリに関するも
のである。図５に、ＴＣ並列ユニット直列接続型強誘電
体半導体メモリが持つメモリセルアレイの一例を示す。
列ユニット直列接続型強誘電体半導体メモリに関するも
のである。図５に、ＴＣ並列ユニット直列接続型強誘電
体半導体メモリが持つメモリセルアレイの一例を示す。
【００３９】図５に示すように、ＴＣ並列ユニット直列
接続型強誘電体半導体メモリは、そのメモリセルアレイ
１０に、ＴＣ並列ユニット直列接続型強誘電体メモリセ
ルが複数集積される。ＴＣ並列ユニット直列接続型強誘
電体メモリセルは、例えばセルトランジスタＴのソー
ス、ドレイン間に強誘電体キャパシタＣの両端をそれぞ
れ接続し、これをユニットセルとし、このユニットセル
を複数直列に接続したものである。
接続型強誘電体半導体メモリは、そのメモリセルアレイ
１０に、ＴＣ並列ユニット直列接続型強誘電体メモリセ
ルが複数集積される。ＴＣ並列ユニット直列接続型強誘
電体メモリセルは、例えばセルトランジスタＴのソー
ス、ドレイン間に強誘電体キャパシタＣの両端をそれぞ
れ接続し、これをユニットセルとし、このユニットセル
を複数直列に接続したものである。
【００４０】ＴＣ並列ユニット直列接続型強誘電体半導
体メモリでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電
位、及びブロック選択線ＢＳ（ＢＳ０、ＢＳ１）の電位
は、例えば内部電源ＶＰＰ、あるいは回路内接地電位Ｇ
ＮＤ、例えば０Ｖのいずれかをとる。また、待機状態に
おいては、例えはＷＬ＝ＶＰＰ、ＢＳ＝ＧＮＤとなる。
プレート線ＰＬ（ＰＬ、/ＰＬ）の電位は、内部電源Ｖ
ＩＮＴ、あるいは回路内接地電位ＧＮＤのいずれかの電
位をとる。また、待機状態においては、ＰＬ＝ＧＮＤと
なる。ビット線ＢＬ（ＢＬ、/ＢＬ）には、強誘電体メ
モリセルから読み出された電荷が転送される。待機状態
においては、ＢＬ＝ＧＮＤである。
体メモリでは、ワード線ＷＬ（ＷＬ０〜ＷＬ７）の電
位、及びブロック選択線ＢＳ（ＢＳ０、ＢＳ１）の電位
は、例えば内部電源ＶＰＰ、あるいは回路内接地電位Ｇ
ＮＤ、例えば０Ｖのいずれかをとる。また、待機状態に
おいては、例えはＷＬ＝ＶＰＰ、ＢＳ＝ＧＮＤとなる。
プレート線ＰＬ（ＰＬ、/ＰＬ）の電位は、内部電源Ｖ
ＩＮＴ、あるいは回路内接地電位ＧＮＤのいずれかの電
位をとる。また、待機状態においては、ＰＬ＝ＧＮＤと
なる。ビット線ＢＬ（ＢＬ、/ＢＬ）には、強誘電体メ
モリセルから読み出された電荷が転送される。待機状態
においては、ＢＬ＝ＧＮＤである。
【００４１】図１は、この発明の第１実施形態に係る強
誘電体半導体メモリの電源投入直後におけるチップ内部
の電源電位波形を示す電位波形図である。
誘電体半導体メモリの電源投入直後におけるチップ内部
の電源電位波形を示す電位波形図である。
【００４２】図１に示すように、本第１実施形態に係る
強誘電体半導体メモリでは、外部電源ＶＤＤが投入さ
れ、外部電源ＶＤＤの電位が０Ｖからある電位、本例で
は、例えば３Ｖに達すると、まず、ＶＰＰ電源回路が起
動される。ＶＰＰ電源回路が起動されると、内部電源Ｖ
ＰＰの電位が、その設定電位に向けて上昇しだす。内部
電源ＶＰＰの設定電位の一例は、例えば４Ｖである。本
例では、ＶＩＮＴ電源回路は、内部電源ＶＰＰの電位が
充分に高い電位になるまでは起動させない。このため、
内部電源ＶＩＮＴの電位は、内部電源ＶＰＰの電位が充
分に高い電位になるまでは、回路内接地電位ＧＮＤ、例
えば０Ｖとなる。内部電源ＶＰＰの電位が充分に高い電
位、本例では、設定電位、例えば４Ｖに達すると、ＶＩ
ＮＴ電源回路が起動される。ＶＩＮＴ電源回路が起動さ
れると、内部電源ＶＩＮＴの電位が、その設定電位に向
けて上昇しだす。内部電源ＶＩＮＴの設定電位の一例
は、例えば２．５Ｖである。
強誘電体半導体メモリでは、外部電源ＶＤＤが投入さ
れ、外部電源ＶＤＤの電位が０Ｖからある電位、本例で
は、例えば３Ｖに達すると、まず、ＶＰＰ電源回路が起
動される。ＶＰＰ電源回路が起動されると、内部電源Ｖ
ＰＰの電位が、その設定電位に向けて上昇しだす。内部
電源ＶＰＰの設定電位の一例は、例えば４Ｖである。本
例では、ＶＩＮＴ電源回路は、内部電源ＶＰＰの電位が
充分に高い電位になるまでは起動させない。このため、
内部電源ＶＩＮＴの電位は、内部電源ＶＰＰの電位が充
分に高い電位になるまでは、回路内接地電位ＧＮＤ、例
えば０Ｖとなる。内部電源ＶＰＰの電位が充分に高い電
位、本例では、設定電位、例えば４Ｖに達すると、ＶＩ
ＮＴ電源回路が起動される。ＶＩＮＴ電源回路が起動さ
れると、内部電源ＶＩＮＴの電位が、その設定電位に向
けて上昇しだす。内部電源ＶＩＮＴの設定電位の一例
は、例えば２．５Ｖである。
【００４３】図２は、この発明の第１実施形態に係る強
誘電体半導体メモリの一構成例を示すブロック図であ
る。なお、図２は、強誘電体半導体メモリに含まれるい
くつかの回路のうち、主要な電源回路、及びこれに関連
する主要な回路のみを示した概略的なブロック図であ
る。
誘電体半導体メモリの一構成例を示すブロック図であ
る。なお、図２は、強誘電体半導体メモリに含まれるい
くつかの回路のうち、主要な電源回路、及びこれに関連
する主要な回路のみを示した概略的なブロック図であ
る。
【００４４】図２に示すように、主要な電源回路、及び
これに関連する主要な回路としては、例えば電源投入検
知回路１、ＶＰＰ電源回路２、ＶＩＮＴ電源回路３、ワ
ード線制御回路４、プレート線制御回路５、及びタイミ
ング制御回路６を挙げることができる。
これに関連する主要な回路としては、例えば電源投入検
知回路１、ＶＰＰ電源回路２、ＶＩＮＴ電源回路３、ワ
ード線制御回路４、プレート線制御回路５、及びタイミ
ング制御回路６を挙げることができる。
【００４５】図２に示すように、ＶＰＰ電源回路２は、
内部電源ＶＰＰを発生する。内部電源ＶＰＰは、本例で
は、例えばワード線、及びワード線を制御するワード線
制御回路４に供給される。
内部電源ＶＰＰを発生する。内部電源ＶＰＰは、本例で
は、例えばワード線、及びワード線を制御するワード線
制御回路４に供給される。
【００４６】ＶＩＮＴ電源回路３は、内部電源ＶＩＮＴ
を発生する。内部電源ＶＩＮＴは、本例では、例えばプ
レート線、プレート線を制御するプレート線制御回路
５、及びチップ全体の動作を制御する論理回路群、例え
ばタイミング制御回路６に供給される。
を発生する。内部電源ＶＩＮＴは、本例では、例えばプ
レート線、プレート線を制御するプレート線制御回路
５、及びチップ全体の動作を制御する論理回路群、例え
ばタイミング制御回路６に供給される。
【００４７】タイミング制御回路６は、例えばＷＬ活性
信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワ
ード線制御回路４に供給され、ＰＬ活性信号はプレート
線制御回路５に供給される。
信号、及びＰＬ活性信号を出力する。ＷＬ活性信号はワ
ード線制御回路４に供給され、ＰＬ活性信号はプレート
線制御回路５に供給される。
【００４８】ワード線制御回路４は、例えばＷＬ活性信
号に基づいて活性化され、ワード線の電位を制御する。
ＷＬ活性信号は、ワード制御回路４に供給される前に、
電位振幅変換回路ＬＳ-Ｒを経由する。この理由は、従
来と同じく、タイミング制御回路６が内部電源ＶＩＮＴ
を電源として動作し、ワード線制御回路４が、内部電源
ＶＰＰを電源として動作することにある。
号に基づいて活性化され、ワード線の電位を制御する。
ＷＬ活性信号は、ワード制御回路４に供給される前に、
電位振幅変換回路ＬＳ-Ｒを経由する。この理由は、従
来と同じく、タイミング制御回路６が内部電源ＶＩＮＴ
を電源として動作し、ワード線制御回路４が、内部電源
ＶＰＰを電源として動作することにある。
【００４９】プレート線制御回路５は、例えばＰＬ活性
信号に基づいて活性化され、プレート線の電位を制御す
る。
信号に基づいて活性化され、プレート線の電位を制御す
る。
【００５０】電源投入検知回路１は、外部電源ＶＤＤが
投入されたことを検知して電源起動信号を出力する。本
例では、例えば２つの電源起動信号、例えばＶＰＰ起動
信号、ＶＩＮＴ起動信号を出力する。ＶＰＰ起動信号
は、ＶＰＰ電源回路２に供給される。ＶＩＮＴ起動信号
は、本例では、起動順序制御回路７に供給される。
投入されたことを検知して電源起動信号を出力する。本
例では、例えば２つの電源起動信号、例えばＶＰＰ起動
信号、ＶＩＮＴ起動信号を出力する。ＶＰＰ起動信号
は、ＶＰＰ電源回路２に供給される。ＶＩＮＴ起動信号
は、本例では、起動順序制御回路７に供給される。
【００５１】図３は、電源投入検知回路１の一回路例を
示す回路図である。
示す回路図である。
【００５２】図３に示すように、ＶＤＤの電位がゼロか
ら上昇すると、２つの抵抗ＲＡ，ＲＢの比によってノー
ドＰＧの電位が決まり、ＰＧの電位もＶＤＤの上昇に従
って上昇していく。ＶＤＤの電位が、ＶＤＤ−ＰＧの電
位差がちょうどＰＭＯＳトランジスタのしきい値を超え
るまで上昇するとトランジスタが導通状態となり出力Ｖ
ＤＤＭＩＮが“Ｈ”状態になる。ＶＤＤが低くなってＶ
ＤＤ−ＰＧの電位差がＰＭＯＳトランジスタのしきい値
より低くなった場合は、出力ノードＶＤＤＭＩＮの電位
が抵抗素子ＲＣを介して放電されるためＶＤＤＭＩＮの
出力電位が“Ｌ”となる。これにより電源電圧ＶＤＤが
一定の電圧よりも高いことを検知することができる。
ら上昇すると、２つの抵抗ＲＡ，ＲＢの比によってノー
ドＰＧの電位が決まり、ＰＧの電位もＶＤＤの上昇に従
って上昇していく。ＶＤＤの電位が、ＶＤＤ−ＰＧの電
位差がちょうどＰＭＯＳトランジスタのしきい値を超え
るまで上昇するとトランジスタが導通状態となり出力Ｖ
ＤＤＭＩＮが“Ｈ”状態になる。ＶＤＤが低くなってＶ
ＤＤ−ＰＧの電位差がＰＭＯＳトランジスタのしきい値
より低くなった場合は、出力ノードＶＤＤＭＩＮの電位
が抵抗素子ＲＣを介して放電されるためＶＤＤＭＩＮの
出力電位が“Ｌ”となる。これにより電源電圧ＶＤＤが
一定の電圧よりも高いことを検知することができる。
【００５３】起動順序制御回路７は、ＶＰＰ電源回路
２、及びＶＩＮＴ電源回路３の起動順序を制御する。本
例の起動順序制御回路７は、ＶＰＰ電源回路２の起動が
開始された後、例えば内部電源ＶＰＰの電位が充分に高
い電位になってから、ＶＩＮＴ電源回路３の起動が開始
されるように起動順序を制御する。
２、及びＶＩＮＴ電源回路３の起動順序を制御する。本
例の起動順序制御回路７は、ＶＰＰ電源回路２の起動が
開始された後、例えば内部電源ＶＰＰの電位が充分に高
い電位になってから、ＶＩＮＴ電源回路３の起動が開始
されるように起動順序を制御する。
【００５４】起動順序制御回路７の一例は、例えば遅延
回路８を含む。遅延回路８はＶＩＮＴ起動信号を遅延さ
せる。これにより、起動信号ＶＩＮＴは、例えば起動信
号ＶＰＰに対して遅延され、ＶＩＮＴ電源回路３は、内
部電源ＶＰＰの電位が充分に高い電位、本例では、例え
ば４Ｖに達した後、起動が開始されるように制御するこ
とが可能となる。
回路８を含む。遅延回路８はＶＩＮＴ起動信号を遅延さ
せる。これにより、起動信号ＶＩＮＴは、例えば起動信
号ＶＰＰに対して遅延され、ＶＩＮＴ電源回路３は、内
部電源ＶＰＰの電位が充分に高い電位、本例では、例え
ば４Ｖに達した後、起動が開始されるように制御するこ
とが可能となる。
【００５５】図４は、遅延回路の一回路例を示す回路図
である。
である。
【００５６】図４に示すように、遅延回路は外部電源Ｖ
ＤＤによって駆動されるインバータ列の中途に抵抗素子
と容量素子を挿入した構成からなる。入力が“Ｌ”から
“Ｈ”に遷移すると、容量素子に蓄えられた電荷が抵抗
素子を介して放電されるので単純なインバータのみの構
成の場合にくらべて入力から出力への伝達時間が遅くな
る。これにより入力から出力への遅延を実現する。
ＤＤによって駆動されるインバータ列の中途に抵抗素子
と容量素子を挿入した構成からなる。入力が“Ｌ”から
“Ｈ”に遷移すると、容量素子に蓄えられた電荷が抵抗
素子を介して放電されるので単純なインバータのみの構
成の場合にくらべて入力から出力への伝達時間が遅くな
る。これにより入力から出力への遅延を実現する。
【００５７】ＶＰＰ電源回路２は、ＶＰＰ起動信号に基
づいて起動され、ＶＩＮＴ電源回路３は、起動順序制御
回路７を経由したＶＩＮＴ起動信号に基づいて起動され
る。これにより、図１に示したように、内部電源ＶＰＰ
が充分に高い電位になってから、内部電源ＶＩＮＴの電
位が上昇するようになる。
づいて起動され、ＶＩＮＴ電源回路３は、起動順序制御
回路７を経由したＶＩＮＴ起動信号に基づいて起動され
る。これにより、図１に示したように、内部電源ＶＰＰ
が充分に高い電位になってから、内部電源ＶＩＮＴの電
位が上昇するようになる。
【００５８】また、電源投入検知回路１は、外部電源Ｖ
ＤＤが投入されたことを検知してリセット信号ＲＳＴを
所定の時間、出力する。リセット信号ＲＳＴは、本例で
は、例えばタイミング制御回路６、及び電位振幅変換回
路ＬＳ-Ｒに供給される。
ＤＤが投入されたことを検知してリセット信号ＲＳＴを
所定の時間、出力する。リセット信号ＲＳＴは、本例で
は、例えばタイミング制御回路６、及び電位振幅変換回
路ＬＳ-Ｒに供給される。
【００５９】リセット信号が出力される時間の一例は、
例えば電源投入後から１ミリ秒未満である。そして、こ
の１ミリ秒未満の時間中に、例えばＶＰＰ電源回路２の
起動が終了する。ここで、起動の終了とは、例えば内部
電源ＶＰＰの電位が設定電位、例えば４Ｖに達したこ
と、あるいは内部電源ＶＰＰの電位が、内部電源ＶＰＰ
を受けるトランジスタのしきい値に達したこと、のいず
れかを指す。
例えば電源投入後から１ミリ秒未満である。そして、こ
の１ミリ秒未満の時間中に、例えばＶＰＰ電源回路２の
起動が終了する。ここで、起動の終了とは、例えば内部
電源ＶＰＰの電位が設定電位、例えば４Ｖに達したこ
と、あるいは内部電源ＶＰＰの電位が、内部電源ＶＰＰ
を受けるトランジスタのしきい値に達したこと、のいず
れかを指す。
【００６０】図６は、この発明の第１実施形態に係る強
誘電体半導体メモリが具備する電位振幅変換回路ＬＳ-
Ｒの一例を示す回路図である。
誘電体半導体メモリが具備する電位振幅変換回路ＬＳ-
Ｒの一例を示す回路図である。
【００６１】電位振幅変換回路ＬＳ-Ｒは、内部電源Ｖ
ＰＰが供給される論理回路群に含まれた論理回路の一つ
である。
ＰＰが供給される論理回路群に含まれた論理回路の一つ
である。
【００６２】図６に示す電位振幅変換回路ＬＳ-Ｒは、
リセット信号ＲＳＴが、“HIGH”レベル、例えばＲＳＴ
＝ＶＤＤとなっている場合、入力ＩＮの電位状態に係わ
らず、出力ＯＵＴの電位は、回路内接地電位ＧＮＤ、例
えば０Ｖに保たれる。このため、ＶＩＮＴ電源回路３が
起動しておらず、タイミング制御回路６からのＷＬ活性
信号の状態が不定であっても、ワード線制御回路４に入
力されるＷＬ活性信号の状態を初期状態に保つことが可
能となる。これにより、リセット信号ＲＳＴが、例えば
ＲＳＴ＝ＶＤＤとなっている場合、タイミング制御回路
６からのＷＬ活性信号の電位に係わらず、ワード線制御
回路４に入力されるＷＬ活性信号の電位を、ワード線が
リセット状態、例えばセルトランジスタのゲートの電位
を待機状態とする電位に保つことができる。
リセット信号ＲＳＴが、“HIGH”レベル、例えばＲＳＴ
＝ＶＤＤとなっている場合、入力ＩＮの電位状態に係わ
らず、出力ＯＵＴの電位は、回路内接地電位ＧＮＤ、例
えば０Ｖに保たれる。このため、ＶＩＮＴ電源回路３が
起動しておらず、タイミング制御回路６からのＷＬ活性
信号の状態が不定であっても、ワード線制御回路４に入
力されるＷＬ活性信号の状態を初期状態に保つことが可
能となる。これにより、リセット信号ＲＳＴが、例えば
ＲＳＴ＝ＶＤＤとなっている場合、タイミング制御回路
６からのＷＬ活性信号の電位に係わらず、ワード線制御
回路４に入力されるＷＬ活性信号の電位を、ワード線が
リセット状態、例えばセルトランジスタのゲートの電位
を待機状態とする電位に保つことができる。
【００６３】また、リセット信号ＲＳＴは、タイミング
制御回路６に供給されている。これにより、プレート線
制御回路５に入力されるＰＬ活性信号の電位について
も、リセット信号ＲＳＴが、例えばＲＳＴ＝ＶＤＤとな
っている場合では、プレート線がリセット状態、例えば
セルトランジスタのソースあるいはドレインの電位を待
機状態とする電位に保つことができる。
制御回路６に供給されている。これにより、プレート線
制御回路５に入力されるＰＬ活性信号の電位について
も、リセット信号ＲＳＴが、例えばＲＳＴ＝ＶＤＤとな
っている場合では、プレート線がリセット状態、例えば
セルトランジスタのソースあるいはドレインの電位を待
機状態とする電位に保つことができる。
【００６４】本第１実施形態に係る強誘電体半導体メモ
リのリセット信号ＲＳＴは、従来とは異なり、例えば図
５に示すように、ワード線制御回路４に含まれるワード
線駆動回路WL.DRV.及びブロック選択線駆動回路BS.DRV.
の最終論理段には入力されない。このため、ＶＰＰ電源
回路２の起動初期においては、ワード線に予期しないノ
イズがのる可能性がある。
リのリセット信号ＲＳＴは、従来とは異なり、例えば図
５に示すように、ワード線制御回路４に含まれるワード
線駆動回路WL.DRV.及びブロック選択線駆動回路BS.DRV.
の最終論理段には入力されない。このため、ＶＰＰ電源
回路２の起動初期においては、ワード線に予期しないノ
イズがのる可能性がある。
【００６５】同様に、リセット信号ＲＳＴは、プレート
線制御回路５に含まれるプレート線駆動回路（PL.DR
V.）の最終論理段にも入力されない。このため、ＶＩＮ
Ｔ電源回路３の起動初期においても、プレート線に予期
しないノイズがのる可能性がある。
線制御回路５に含まれるプレート線駆動回路（PL.DR
V.）の最終論理段にも入力されない。このため、ＶＩＮ
Ｔ電源回路３の起動初期においても、プレート線に予期
しないノイズがのる可能性がある。
【００６６】しかしながら、本第１実施形態に係る強誘
電体半導体メモリにおいては、強誘電体メモリセルに蓄
積されているデータが、予期しないノイズによって破壊
される可能性は抑制されている。この様子を説明するの
が図７である。
電体半導体メモリにおいては、強誘電体メモリセルに蓄
積されているデータが、予期しないノイズによって破壊
される可能性は抑制されている。この様子を説明するの
が図７である。
【００６７】図７には、内部電源ＶＰＰ、ＶＩＮＴの電
位に加えて、図５に示したメモリセルアレイにおける各
ノードの電位の挙動が示されている。
位に加えて、図５に示したメモリセルアレイにおける各
ノードの電位の挙動が示されている。
【００６８】ここで、ワード線ＷＬ、及びブロック選択
線ＢＳは、内部電源ＶＰＰによって駆動され、プレート
線ＰＬ、及びビット線ＢＬは、内部電源ＶＩＮＴによっ
て駆動される。
線ＢＳは、内部電源ＶＰＰによって駆動され、プレート
線ＰＬ、及びビット線ＢＬは、内部電源ＶＩＮＴによっ
て駆動される。
【００６９】本第１実施形態に係る強誘電体半導体メモ
リでは、図１に示したように、まず、内部電源ＶＰＰが
活性化される。これにより、図７に示すように、まず、
ワード線ＷＬ、及びブロック選択線ＢＳが、待機状態の
電位、例えばＷＬ＝ＶＰＰ、ＢＳ＝ＧＮＤになる。ＶＰ
Ｐ電源回路の起動初期では、ワード線ＷＬ、及びブロッ
ク選択線ＢＳそれぞれに、予期しないノイズを受ける可
能性がある。しかし、この予期しないノイズは、強誘電
体メモリセルに蓄積されたデータを破壊するものではな
い。
リでは、図１に示したように、まず、内部電源ＶＰＰが
活性化される。これにより、図７に示すように、まず、
ワード線ＷＬ、及びブロック選択線ＢＳが、待機状態の
電位、例えばＷＬ＝ＶＰＰ、ＢＳ＝ＧＮＤになる。ＶＰ
Ｐ電源回路の起動初期では、ワード線ＷＬ、及びブロッ
ク選択線ＢＳそれぞれに、予期しないノイズを受ける可
能性がある。しかし、この予期しないノイズは、強誘電
体メモリセルに蓄積されたデータを破壊するものではな
い。
【００７０】また、ワード線ＷＬの電位が十分高くなっ
た後は、本例では、図５に示したメモリセルアレイの構
造から明らかなように、強誘電体キャパシタＣの２つの
ノード、即ち強誘電体キャパシタＣの２つの電極が、セ
ルトランジスタＴの導通によって、電気的に同電位に保
たれる。よって、プレート線ＰＬ、あるいはビット線Ｂ
Ｌに多少の電位変動が生じても、ワード線ＷＬの電位が
十分に高ければ、メモリセルのデータが破壊されること
はない。
た後は、本例では、図５に示したメモリセルアレイの構
造から明らかなように、強誘電体キャパシタＣの２つの
ノード、即ち強誘電体キャパシタＣの２つの電極が、セ
ルトランジスタＴの導通によって、電気的に同電位に保
たれる。よって、プレート線ＰＬ、あるいはビット線Ｂ
Ｌに多少の電位変動が生じても、ワード線ＷＬの電位が
十分に高ければ、メモリセルのデータが破壊されること
はない。
【００７１】（第２実施形態）図９にこの発明の第２実
施形態における電源切断時の内部電源波形を示す。
施形態における電源切断時の内部電源波形を示す。
【００７２】本第２実施形態も第１実施形態と同様に、
図５に示したＴＣ並列ユニット直列接続型強誘電体メモ
リセルを具備する強誘電体記憶装置に関するものであ
る。
図５に示したＴＣ並列ユニット直列接続型強誘電体メモ
リセルを具備する強誘電体記憶装置に関するものであ
る。
【００７３】図１０は本第２実施形態に係る強誘電体メ
モリの一構成例を示すブロック図である。
モリの一構成例を示すブロック図である。
【００７４】図１０に示すように、本第２実施形態が、
第１実施形態と特に異なるところは、電源投入検知回路
１が電源電位検知回路１’となっていることである。
第１実施形態と特に異なるところは、電源投入検知回路
１が電源電位検知回路１’となっていることである。
【００７５】電源電位検知回路１’は、第１実施形態で
説明した電源投入検知回路１と同様に、外部電源ＶＤＤ
が投入されたのを検知して、ＶＰＰ起動信号およびＶＩ
ＮＴ起動信号を出力し、一定時間、回路をリセット状態
に保つためリセット信号ＲＳＴを出力する。さらに、電
源電位検知回路１’は、外部電源ＶＤＤが切断されたの
を検知して、外部電源ＶＤＤの電位が第１の所定電位Ｖ
１より低くなった場合にもリセット信号ＲＳＴを発生す
る。さらに、外部電源ＶＤＤの電位が第１の所定電位Ｖ
１よりも低い第２の所定電位Ｖ２になると、電源電位検
知回路１’は、VＶＩＮＴ放電信号を出力する。
説明した電源投入検知回路１と同様に、外部電源ＶＤＤ
が投入されたのを検知して、ＶＰＰ起動信号およびＶＩ
ＮＴ起動信号を出力し、一定時間、回路をリセット状態
に保つためリセット信号ＲＳＴを出力する。さらに、電
源電位検知回路１’は、外部電源ＶＤＤが切断されたの
を検知して、外部電源ＶＤＤの電位が第１の所定電位Ｖ
１より低くなった場合にもリセット信号ＲＳＴを発生す
る。さらに、外部電源ＶＤＤの電位が第１の所定電位Ｖ
１よりも低い第２の所定電位Ｖ２になると、電源電位検
知回路１’は、VＶＩＮＴ放電信号を出力する。
【００７６】本例のＶＩＮＴ発生回路３はＶＩＮＴ放電
信号を受けると非活性となり、内部電源ＶＩＮＴが接地
電位ＧＮＤに短絡される。即ち、ＶＩＮＴ＝０Ｖとなる
ように制御される。
信号を受けると非活性となり、内部電源ＶＩＮＴが接地
電位ＧＮＤに短絡される。即ち、ＶＩＮＴ＝０Ｖとなる
ように制御される。
【００７７】内部電源ＶＩＮＴは、第１の実施形態で説
明したように、プレート線およびビット線を駆動する電
位である。このときワード線を駆動する内部電源ＶＰＰ
は放電されておらず、リセット信号ＲＳＴが活性化して
いるため、ワード線の電位は内部電源ＶＩＮＴが放電さ
れて接地電位ＧＮＤに等しくなるまで、待機状態ＶＰＰ
にリセットされ、充分高いまま保たれる。
明したように、プレート線およびビット線を駆動する電
位である。このときワード線を駆動する内部電源ＶＰＰ
は放電されておらず、リセット信号ＲＳＴが活性化して
いるため、ワード線の電位は内部電源ＶＩＮＴが放電さ
れて接地電位ＧＮＤに等しくなるまで、待機状態ＶＰＰ
にリセットされ、充分高いまま保たれる。
【００７８】本第２実施形態では、内部電源ＶＩＮＴが
放電されて接地電位ＧＮＤになった後、内部電源ＶＰＰ
の電位は自然放電されて次第に低くなる。内部電源ＶＩ
ＮＴが接地電位ＧＮＤになった後は、プレート線および
ビット線を駆動するいかなる電力も残っていないため、
内部電源ＶＰＰが低くなりメモリセルのワード線電位が
低くなっても、メモリセルキャパシタの両端に電圧がか
かることはない。したがって、データが破壊されること
はない。
放電されて接地電位ＧＮＤになった後、内部電源ＶＰＰ
の電位は自然放電されて次第に低くなる。内部電源ＶＩ
ＮＴが接地電位ＧＮＤになった後は、プレート線および
ビット線を駆動するいかなる電力も残っていないため、
内部電源ＶＰＰが低くなりメモリセルのワード線電位が
低くなっても、メモリセルキャパシタの両端に電圧がか
かることはない。したがって、データが破壊されること
はない。
【００７９】（第３実施形態）図１１に本発明の第３実
施形態を示す。本実施形態は、内部電源ＶＩＮＴの接地
電位ＧＮＤへの放電を制御する回路の例である。
施形態を示す。本実施形態は、内部電源ＶＩＮＴの接地
電位ＧＮＤへの放電を制御する回路の例である。
【００８０】外部電源ＶＤＤが供給される電源線にソー
スが接続されたＰＭＯＳトランジスタ３１のゲートとド
レインは短絡され、内部電源線ＶＤＤＸに接続される。
これにより内部電源線ＶＤＤＸの電位は、外部電源ＶＤ
Ｄよりも概ねＰＭＯＳトランジスタ３１のしきい値ＶＴ
Ｈだけ低い値（ＶＤＤ−ＶＴＨ）に保たれる。ＶＩＮＴ
放電信号は、電位振幅変換回路ＬＳに供給される。電位
振幅変換回路ＬＳは、外部電源ＶＤＤの電位振幅を持つ
ＶＩＮＴ放電信号を、内部電源ＶＤＤＸの電位振幅を持
つ信号ＧＮに変換する。これにより、内部電源ＶＩＮＴ
の電位を接地電位ＧＮＤに放電する放電回路３２は、内
部電源ＶＤＤＸの電位振幅を持つ信号ＧＮによって駆動
される。放電回路３２は、例えば、ゲートに信号ＧＮを
受けるＮＭＯＳトランジスタ３３を含んで構成される。
ＮＭＯＳトランジスタ３３は、ソースを接地電位ＧＮＤ
の供給端に接続し、ドレインを内部電源ＶＩＮＴの供給
端に接続する。
スが接続されたＰＭＯＳトランジスタ３１のゲートとド
レインは短絡され、内部電源線ＶＤＤＸに接続される。
これにより内部電源線ＶＤＤＸの電位は、外部電源ＶＤ
Ｄよりも概ねＰＭＯＳトランジスタ３１のしきい値ＶＴ
Ｈだけ低い値（ＶＤＤ−ＶＴＨ）に保たれる。ＶＩＮＴ
放電信号は、電位振幅変換回路ＬＳに供給される。電位
振幅変換回路ＬＳは、外部電源ＶＤＤの電位振幅を持つ
ＶＩＮＴ放電信号を、内部電源ＶＤＤＸの電位振幅を持
つ信号ＧＮに変換する。これにより、内部電源ＶＩＮＴ
の電位を接地電位ＧＮＤに放電する放電回路３２は、内
部電源ＶＤＤＸの電位振幅を持つ信号ＧＮによって駆動
される。放電回路３２は、例えば、ゲートに信号ＧＮを
受けるＮＭＯＳトランジスタ３３を含んで構成される。
ＮＭＯＳトランジスタ３３は、ソースを接地電位ＧＮＤ
の供給端に接続し、ドレインを内部電源ＶＩＮＴの供給
端に接続する。
【００８１】図１２は、本第３実施形態に関わる回路の
動作を示す動作波形図である。
動作を示す動作波形図である。
【００８２】図１２に示すように、第３実施形態では、
外部電源ＶＤＤの電位が第２の所定電位Ｖ２よりも低く
なっても、内部電源ＶＤＤＸの電位は（ＶＤＤ−ＶＴ
Ｈ）よりも低くなることはない。
外部電源ＶＤＤの電位が第２の所定電位Ｖ２よりも低く
なっても、内部電源ＶＤＤＸの電位は（ＶＤＤ−ＶＴ
Ｈ）よりも低くなることはない。
【００８３】従って、本第３実施形態では、仮に外部電
源ＶＤＤの電位が非常に早く接地電位ＧＮＤまで下がっ
た場合でも、内部電源ＶＩＮＴの電位を、接地電位GND
まで正常に放電させることができる。
源ＶＤＤの電位が非常に早く接地電位ＧＮＤまで下がっ
た場合でも、内部電源ＶＩＮＴの電位を、接地電位GND
まで正常に放電させることができる。
【００８４】（第４実施形態）図１３は、この発明の第
４実施形態に係る強誘電体メモリの一構成例を示すブロ
ック図である。
４実施形態に係る強誘電体メモリの一構成例を示すブロ
ック図である。
【００８５】第４実施形態でも第１実施形態で説明した
ように、電源電圧ＶＤＤが第１の所定の電位Ｖ１より低
くなるとリセット信号ＲＳＴが発生する。上記実施形態
ではＲＳＴ信号は回路全体を待機状態に保つ信号であっ
た。
ように、電源電圧ＶＤＤが第１の所定の電位Ｖ１より低
くなるとリセット信号ＲＳＴが発生する。上記実施形態
ではＲＳＴ信号は回路全体を待機状態に保つ信号であっ
た。
【００８６】しかし、チップに対するアクセスが行われ
ている際に、リセット信号が発生してワード線、プレー
ト線などが強制的に待機状態になってしまうと正常にア
クセスが終了せず、メモリセルのデータが破壊される可
能性がある。
ている際に、リセット信号が発生してワード線、プレー
ト線などが強制的に待機状態になってしまうと正常にア
クセスが終了せず、メモリセルのデータが破壊される可
能性がある。
【００８７】そこで、本第４実施形態では、電源ＶＤＤ
が第１の所定の電位Ｖ１よりも低くなることにより発生
する信号ＲＳＴと、チップが待機状態であることを示す
信号ＳＴＢＹとの論理和信号ＲＳＴＸがリセット信号と
して各回路に接続される構成をとっている。信号ＳＴＢ
Ｙは、タイミング制御回路によって生成され、チップに
対するアクセスが行われていないときに活性化される信
号である。
が第１の所定の電位Ｖ１よりも低くなることにより発生
する信号ＲＳＴと、チップが待機状態であることを示す
信号ＳＴＢＹとの論理和信号ＲＳＴＸがリセット信号と
して各回路に接続される構成をとっている。信号ＳＴＢ
Ｙは、タイミング制御回路によって生成され、チップに
対するアクセスが行われていないときに活性化される信
号である。
【００８８】本第４実施形態の構成により、チップに対
するアクセスが行われており、信号ＳＴＢＹが発生して
いない場合は、アクセスが終了してチップがスタンバイ
状態になってから信号ＲＳＴ、即ち信号ＲＳＴＸが有効
になる。これにより、アクセスの途中でチップが強制的
にリセットされることによるデータの破壊を防ぐことが
できる。
するアクセスが行われており、信号ＳＴＢＹが発生して
いない場合は、アクセスが終了してチップがスタンバイ
状態になってから信号ＲＳＴ、即ち信号ＲＳＴＸが有効
になる。これにより、アクセスの途中でチップが強制的
にリセットされることによるデータの破壊を防ぐことが
できる。
【００８９】以上、この発明を第１〜第４実施形態によ
り説明したが、この発明はこれら第１〜第４実施形態に
限定されるものではなく、その実施にあたっては発明の
要旨を逸脱しない範囲で種々に変形することが可能であ
る。
り説明したが、この発明はこれら第１〜第４実施形態に
限定されるものではなく、その実施にあたっては発明の
要旨を逸脱しない範囲で種々に変形することが可能であ
る。
【００９０】例えば上記実施形態では、電源投入検知回
路１は、電源起動信号として、ＶＰＰ起動信号、ＶＩＮ
Ｔ起動信号の２つを出力したが、１つの電源起動信号を
出力するように変形することが可能である。この場合に
は、１つの電源起動信号は、ＶＰＰ電源回路２に、例え
ば直接供給され、また、ＶＩＮＴ電源回路３には、例え
ば起動順序制御回路７を経由して供給される。起動順序
制御回路７の一例は、上記実施形態と同様に、電源起動
信号がＶＩＮＴ電源回路３に達する時間を、この電源起
動信号がＶＰＰ電源回路２に達する時間に対して遅延さ
せる遅延回路８を含むことである。例えばこのように構
成すれば、電源起動信号が１つであっても、上記実施形
態と同様の利点を得ることができる。
路１は、電源起動信号として、ＶＰＰ起動信号、ＶＩＮ
Ｔ起動信号の２つを出力したが、１つの電源起動信号を
出力するように変形することが可能である。この場合に
は、１つの電源起動信号は、ＶＰＰ電源回路２に、例え
ば直接供給され、また、ＶＩＮＴ電源回路３には、例え
ば起動順序制御回路７を経由して供給される。起動順序
制御回路７の一例は、上記実施形態と同様に、電源起動
信号がＶＩＮＴ電源回路３に達する時間を、この電源起
動信号がＶＰＰ電源回路２に達する時間に対して遅延さ
せる遅延回路８を含むことである。例えばこのように構
成すれば、電源起動信号が１つであっても、上記実施形
態と同様の利点を得ることができる。
【００９１】また、第２〜第４実施形態の電源電位検知
回路は、電源投入の検知と、電源切断の検知とをそれぞ
れ行う。しかし、電源投入を検知する回路と、電源切断
を検知する回路とは、別々に設けられても良い。
回路は、電源投入の検知と、電源切断の検知とをそれぞ
れ行う。しかし、電源投入を検知する回路と、電源切断
を検知する回路とは、別々に設けられても良い。
【００９２】また、上記実施形態では、強誘電体半導体
メモリとして、ＴＣ並列ユニット直列接続型強誘電体メ
モリを例示した。しかし、上記一実施形態に係る発明
は、例えば図８に示すように、例えばセルトランジスタ
Ｔと強誘電体キャパシタＣとを直列に接続した、いわゆ
る１トランジスタ−１キャパシタ型強誘電体メモリセル
を含む強誘電体メモリにも応用することが可能である。
メモリとして、ＴＣ並列ユニット直列接続型強誘電体メ
モリを例示した。しかし、上記一実施形態に係る発明
は、例えば図８に示すように、例えばセルトランジスタ
Ｔと強誘電体キャパシタＣとを直列に接続した、いわゆ
る１トランジスタ−１キャパシタ型強誘電体メモリセル
を含む強誘電体メモリにも応用することが可能である。
【００９３】また、上記実施形態には、種々の段階の発
明が含まれており、各実施形態において開示した複数の
構成要件の適宜な組み合わせにより、種々の段階の発明
を抽出することも可能である。
明が含まれており、各実施形態において開示した複数の
構成要件の適宜な組み合わせにより、種々の段階の発明
を抽出することも可能である。
【００９４】また、上記実施形態は、この発明を強誘電
体半導体メモリに適用した例に基づき説明したが、上述
したような強誘電体半導体メモリを内蔵した半導体集積
回路装置、例えばプロセッサ、システムＬＳＩ等もま
た、この発明の範疇である。
体半導体メモリに適用した例に基づき説明したが、上述
したような強誘電体半導体メモリを内蔵した半導体集積
回路装置、例えばプロセッサ、システムＬＳＩ等もま
た、この発明の範疇である。
【００９５】
【発明の効果】以上説明したように、この発明によれ
ば、例えば回路規模の増加を抑制しつつ、データ保持特
性の劣化を抑制することが可能となる、強誘電体メモリ
セルを含んだ半導体集積回路装置を提供できる。
ば、例えば回路規模の増加を抑制しつつ、データ保持特
性の劣化を抑制することが可能となる、強誘電体メモリ
セルを含んだ半導体集積回路装置を提供できる。
【図１】図１はこの発明の第１実施形態に係る強誘電体
半導体メモリの電源投入後におけるチップ内部の電源電
位波形を示す電位波形図
半導体メモリの電源投入後におけるチップ内部の電源電
位波形を示す電位波形図
【図２】図２はこの発明の第１実施形態に係る強誘電体
半導体メモリの一構成例を示すブロック図
半導体メモリの一構成例を示すブロック図
【図３】図３は電源投入検知回路の一回路例を示す回路
図
図
【図４】図４は遅延回路の一回路例を示す回路図
【図５】図５はこの発明の第１実施形態に係る強誘電体
半導体メモリのメモリセルアレイの一例を示す回路図
半導体メモリのメモリセルアレイの一例を示す回路図
【図６】図６はこの発明の第１実施形態に係る強誘電体
半導体メモリが具備する電位振幅変換回路の一例を示す
回路図
半導体メモリが具備する電位振幅変換回路の一例を示す
回路図
【図７】図７はこの発明の第１実施形態に係る強誘電体
半導体メモリの電源投入直後のワード線、ブロック選択
線、プレート線及びビット線の電位波形を示す電位波形
図
半導体メモリの電源投入直後のワード線、ブロック選択
線、プレート線及びビット線の電位波形を示す電位波形
図
【図８】図８はこの発明の第１実施形態に係る強誘電体
半導体メモリのメモリセルアレイの他例を示す回路図
半導体メモリのメモリセルアレイの他例を示す回路図
【図９】図９はこの発明の第２実施形態に係る強誘電体
半導体メモリの電源切断後におけるチップ内部の電源電
位波形を示す電位波形図
半導体メモリの電源切断後におけるチップ内部の電源電
位波形を示す電位波形図
【図１０】図１０はこの発明の第２実施形態に係る強誘
電体半導体メモリの一構成例を示すブロック図
電体半導体メモリの一構成例を示すブロック図
【図１１】図１１はこの発明の第３実施形態に係る強誘
電体半導体メモリの一構成例を示す回路図
電体半導体メモリの一構成例を示す回路図
【図１２】図１０はこの発明の第３実施形態に係る強誘
電体半導体メモリの電源切断後におけるチップ内部の電
源電位波形を示す電位波形図
電体半導体メモリの電源切断後におけるチップ内部の電
源電位波形を示す電位波形図
【図１３】図１３は、この発明の第４実施形態に係る強
誘電体メモリの一構成例を示すブロック図
誘電体メモリの一構成例を示すブロック図
【図１４】図１４は強誘電体半導体メモリの電源投入直
後におけるチップ内部の典型的な電源電位波形を示す電
位波形図
後におけるチップ内部の典型的な電源電位波形を示す電
位波形図
【図１５】図１５は強誘電体半導体メモリの典型的な構
成を示すブロック図
成を示すブロック図
【図１６】図１６は強誘電体半導体メモリが具備する典
型的な電位振幅変換回路を示す回路図
型的な電位振幅変換回路を示す回路図
【図１７】図１７Ａは論理回路の一例を示す回路図、図
１７Ｂは図１７Ａに示す論理回路の電源投入直後の電位
波形を示す電位波形図
１７Ｂは図１７Ａに示す論理回路の電源投入直後の電位
波形を示す電位波形図
【図１８】図１８は強誘電体半導体メモリセルの強誘電
体キャパシタに電圧がかかる様子を示す図
体キャパシタに電圧がかかる様子を示す図
【図１９】図１９はＴＣ並列ユニット直列接続型強誘電
体メモリセルを示す回路図
体メモリセルを示す回路図
【図２０】図２０Ａは電源投入時に発生するノイズを抑
制可能な論理回路の一例を示す回路図、図２０Ｂは図２
０Ａに示す論理回路の電源投入直後の電位波形を示す電
位波形図
制可能な論理回路の一例を示す回路図、図２０Ｂは図２
０Ａに示す論理回路の電源投入直後の電位波形を示す電
位波形図
１…電源投入検知回路
２…ＶＰＰ電源回路
３…ＶＩＮＴ電源回路
４…ワード線制御回路
５…プレート線制御回路
６…タイミング制御回路
７…起動順序制御回路
８…遅延回路
１０…メモリセルアレイ
Claims (19)
- 【請求項１】 セルトランジスタ（Ｔ）のソース、ドレ
イン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、こ
れをユニットセルとし、このユニットセルを複数直列に
接続したＴＣ並列ユニット直列接続型強誘電体メモリセ
ルと、 前記セルトランジスタが待機状態である時に、このセル
トランジスタのゲートに供給される第１電源電位を発生
する第１電源回路と、 前記セルトランジスタのソースあるいはドレインに供給
される第２電源電位を発生し、電源投入後、前記第１電
源回路の起動が開始された後に、起動が開始される第２
電源回路とを具備することを特徴とする半導体集積回路
装置。 - 【請求項２】 前記電源投入を検知してリセット信号を
所定の時間、出力する電源投入検知回路と、 前記第１電源電位が供給される第１論理回路群と、 前記第２電源電位が供給される第２論理回路群とを、さ
らに具備し、 前記第１論理回路群に含まれる論理回路のうち、少なく
とも一部の論理回路は、前記リセット信号に応じて、そ
の出力を、ある電位に固定することを特徴とする請求項
１に記載の半導体集積回路装置。 - 【請求項３】 前記電源投入を検知してリセット信号を
所定の時間、発生する電源投入検知回路と、 ワード線活性信号を出力するタイミング制御回路と、 前記ワード線活性信号に基づいて活性化され、前記セル
トランジスタのゲートの電位を制御するワード線制御回
路と、をさらに具備し、 前記ワード線制御回路は、前記リセット信号に応じて、
前記タイミング制御回路からのワード線活性信号の電位
に係わらず、前記ワード線活性信号の電位を、前記セル
トランジスタのゲートの電位を待機状態とする電位に保
つことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項４】 前記電源投入を検知してリセット信号を
所定の時間、発生する電源投入検知回路と、 ワード線活性信号を出力するタイミング制御回路と、 前記ワード線活性信号の電位振幅を、前記第２電源電位
に応じた電位振幅から、前記第１電源電位に応じた電位
振幅に変換する電位振幅変換回路と、 前記電位振幅変換回路を経由したワード線活性信号に基
づいて活性化され、前記セルトランジスタのゲートの電
位を制御するワード線制御回路と、をさらに具備し、 前記電位振幅変換回路は、前記リセット信号に応じて、
前記タイミング制御回路からのワード線活性信号の電位
に係わらず、前記ワード線活性信号の電位を、前記セル
トランジスタのゲートの電位を待機状態とする電位に保
つことを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項５】 前記所定の時間は、１ミリ秒未満である
ことを特徴とする請求項２乃至請求項４いずれか一項に
記載の半導体集積回路装置。 - 【請求項６】 前記リセット信号は、前記第２電源回路
の起動終了後、解除されることを特徴とする請求項２乃
至請求項４いずれか一項に記載の半導体集積回路装置。 - 【請求項７】 前記第１電源回路の起動が開始された
後、前記第２電源回路の起動を開始させる起動順序制御
回路を、さらに具備することを特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項８】 前記電源投入を検知して前記第１電源回
路を起動させる第１起動信号、及び前記第２電源回路を
起動させる第２起動信号を出力する電源投入検知回路
を、さらに具備し、 前記起動順序制御回路は、前記第２起動信号を遅延させ
る遅延回路を含むことを特徴とする請求項７に記載の半
導体集積回路装置。 - 【請求項９】 前記電源投入を検知して前記第１電源回
路、及び前記第２電源回路を起動させる電源起動信号を
出力する電源投入検知回路を、さらに具備し、 前記起動順序制御回路は、前記電源起動信号が前記第２
電源回路に達する時間を、前記電源起動信号が前記第１
電源回路に達する時間に対して遅延させる遅延回路を含
むことを特徴とする請求項７に記載の半導体集積回路装
置。 - 【請求項１０】 ワード線活性信号、及びプレート線活
性信号を出力するタイミング制御回路と、 前記ワード線活性信号に基づいて活性化され、前記セル
トランジスタのゲートの電位を制御するワード線制御回
路と、 前記プレート線活性信号に基づいて活性化され、前記セ
ルトランジスタのソースあるいはドレインの電位を制御
するプレート線制御回路と、をさらに具備し、 前記第１電源電位は、前記ワード線制御回路に供給さ
れ、 前記第２電源電位は、前記タイミング制御回路、及び前
記プレート線制御回路に供給されることを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項１１】 セルトランジスタとキャパシタとを含
む強誘電体メモリセルと、 前記セルトランジスタのソースあるいはドレインに供給
される電源電位を発生する電源回路と、 前記電源投入を検知して前記電源回路を起動させる起動
信号を出力する電源投入検知回路と、 前記起動信号を遅延させて前記電源回路に供給する遅延
回路とを具備することを特徴とする半導体集積回路装
置。 - 【請求項１２】 セルトランジスタとキャパシタとを含
む強誘電体メモリセルと、 前記セルトランジスタのソースあるいはドレインに供給
される電源電位を発生する電源回路とを具備し、 前記電源回路は、電源投入後、前記セルトランジスタが
導通した状態で起動が開始されることを特徴とする半導
体集積回路装置。 - 【請求項１３】 ワード線活性信号、及びプレート線活
性信号を出力するタイミング制御回路と、 前記ワード線活性信号に基づいて活性化され、前記セル
トランジスタのゲートの電位を制御するワード線制御回
路と、 前記プレート線活性信号に基づいて活性化され、前記セ
ルトランジスタのソースあるいはドレインの電位を制御
するプレート線制御回路と、をさらに具備し、 前記電源電位は、前記タイミング制御回路、及び前記プ
レート線制御回路に供給されることを特徴とする請求項
１１及び請求項１２いずれかに記載の半導体集積回路装
置。 - 【請求項１４】 前記電源が切断されたことを検知し
て、前記第２電源回路を非活性とし、前記第２電源電位
を接地電位に放電させる電源電位検知回路を具備するこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項１５】 前記電源電位検知回路は、前記電源の
電位が第１の電位より低くなったとき、前記メモリセル
を制御する制御信号を待機状態に保つリセット信号を発
生し、前記電源の電位が前記第１の電位よりも低い第２
の電位より低くなったとき、前記第２電源電位を接地電
位に放電させる放電信号を発生することを特徴とする請
求項１４に記載の半導体集積回路装置。 - 【請求項１６】 ソースに前記電源の電位が供給され、
ドレイン及びゲートが第３電源電位となる電源線に接続
されるＰチャネル型トランジスタと、 前記第３電源電位によって駆動され、前記第２電源電位
を接地電位に放電する回路とを、さらに具備することを
特徴とする請求項１４に記載の半導体集積回路装置。 - 【請求項１７】 前記メモリセルが待機状態であること
を示す待機信号を発生する回路を、さらに具備し、 前記リセット信号は、前記待機信号が待機状態を示して
いる時に有効になることを特徴とする請求項１５に記載
の半導体集積回路装置。 - 【請求項１８】 セルトランジスタ（Ｔ）のソース、ド
レイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、
これをユニットセルとし、このユニットセルを複数直列
に接続したＴＣ並列ユニット直列接続型強誘電体メモリ
セルと、 前記セルトランジスタが待機状態である時に、このセル
トランジスタのゲートに供給される第１電源電位を発生
する第１電源回路と、 前記セルトランジスタのソースあるいはドレインに供給
される第２電源電位を発生し、電源切断後、前記第１電
源回路の非活性化が開始される前に、非活性化が開始さ
れる第２電源回路とを具備することを特徴とする半導体
集積回路装置。 - 【請求項１９】 セルトランジスタ（Ｔ）のソース、ド
レイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、
これをユニットセルとし、このユニットセルを複数直列
に接続したＴＣ並列ユニット直列接続型強誘電体メモリ
セルと、 前記セルトランジスタが待機状態である時に、このセル
トランジスタのゲートに供給される第１電源電位を発生
する第１電源回路と、 前記セルトランジスタのソースあるいはドレインに供給
される第２電源電位を発生し、電源投入後、前記第１電
源回路の起動が開始された後に、起動が開始され、電源
切断後、前記第１電源回路の非活性化が開始される前
に、非活性化が開始される第２電源回路とを具備するこ
とを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002268190A JP3776857B2 (ja) | 2001-10-16 | 2002-09-13 | 半導体集積回路装置 |
| US10/269,968 US6937498B2 (en) | 2001-10-16 | 2002-10-15 | Semiconductor integrated circuit device |
| US10/945,886 US6885575B2 (en) | 2001-10-16 | 2004-09-22 | Semiconductor integrated circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-318366 | 2001-10-16 | ||
| JP2001318366 | 2001-10-16 | ||
| JP2002268190A JP3776857B2 (ja) | 2001-10-16 | 2002-09-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003196974A true JP2003196974A (ja) | 2003-07-11 |
| JP3776857B2 JP3776857B2 (ja) | 2006-05-17 |
Family
ID=26623926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002268190A Expired - Fee Related JP3776857B2 (ja) | 2001-10-16 | 2002-09-13 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6937498B2 (ja) |
| JP (1) | JP3776857B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080355A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Corp | 電源電位制御回路 |
| US7679412B2 (en) | 2007-09-27 | 2010-03-16 | Kabushiki Kaisha Toshiba | Power supply circuit |
| US7724581B2 (en) | 2006-05-29 | 2010-05-25 | Kabushiki Kaisha Toshiba | Discharge order control circuit and memory device |
| JP2013222370A (ja) * | 2012-04-18 | 2013-10-28 | Azbil Corp | フィールド機器 |
| JP2014175457A (ja) * | 2013-03-08 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050182755A1 (en) * | 2004-02-14 | 2005-08-18 | Bao Tran | Systems and methods for analyzing documents over a network |
| US20050210008A1 (en) * | 2004-03-18 | 2005-09-22 | Bao Tran | Systems and methods for analyzing documents over a network |
| JP2009271991A (ja) * | 2008-05-07 | 2009-11-19 | Toshiba Corp | 半導体記憶装置 |
| JP2010232848A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体メモリの内部電源のスタートアップ回路 |
| CN111538382B (zh) * | 2020-04-16 | 2021-08-27 | 深圳比特微电子科技有限公司 | 一种数字货币矿机的启动方法、装置和数字货币矿机 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539279A (en) * | 1993-06-23 | 1996-07-23 | Hitachi, Ltd. | Ferroelectric memory |
| US5479172A (en) * | 1994-02-10 | 1995-12-26 | Racom Systems, Inc. | Power supply and power enable circuit for an RF/ID transponder |
| JP2953316B2 (ja) * | 1994-08-12 | 1999-09-27 | 日本電気株式会社 | 不揮発性強誘電体メモリ |
| JP2576425B2 (ja) * | 1994-10-27 | 1997-01-29 | 日本電気株式会社 | 強誘電体メモリ装置 |
| JP3766181B2 (ja) | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| KR100255956B1 (ko) | 1997-07-16 | 2000-05-01 | 윤종용 | 강유전체 메모리 장치 및 그것의 데이터 보호 방법 |
| KR100257581B1 (ko) | 1997-09-25 | 2000-06-01 | 윤종용 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 및 그 제어방법 |
| JPH11144473A (ja) * | 1997-11-12 | 1999-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3813715B2 (ja) * | 1997-11-18 | 2006-08-23 | 株式会社東芝 | 半導体記憶装置及びそのデータ読み出し方法 |
| US6091624A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | SWL ferroelectric memory and circuit for driving the same |
| JP2000077982A (ja) * | 1998-08-27 | 2000-03-14 | Kobe Steel Ltd | 半導体集積回路 |
| JP3850580B2 (ja) * | 1999-03-30 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| US6201731B1 (en) * | 1999-05-28 | 2001-03-13 | Celis Semiconductor Corporation | Electronic memory with disturb prevention function |
| KR100370161B1 (ko) * | 2000-02-16 | 2003-01-30 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 구동회로 및 그 구동방법 |
| JP3794326B2 (ja) * | 2002-01-10 | 2006-07-05 | 富士通株式会社 | 負電圧生成回路及びこれを備えた強誘電体メモリ回路並びに集積回路装置 |
-
2002
- 2002-09-13 JP JP2002268190A patent/JP3776857B2/ja not_active Expired - Fee Related
- 2002-10-15 US US10/269,968 patent/US6937498B2/en not_active Expired - Fee Related
-
2004
- 2004-09-22 US US10/945,886 patent/US6885575B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007080355A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Corp | 電源電位制御回路 |
| US7426147B2 (en) | 2005-09-13 | 2008-09-16 | Kabushiki Kaisha Toshiba | Power supply voltage control circuit |
| US7724581B2 (en) | 2006-05-29 | 2010-05-25 | Kabushiki Kaisha Toshiba | Discharge order control circuit and memory device |
| US7679412B2 (en) | 2007-09-27 | 2010-03-16 | Kabushiki Kaisha Toshiba | Power supply circuit |
| JP2013222370A (ja) * | 2012-04-18 | 2013-10-28 | Azbil Corp | フィールド機器 |
| JP2014175457A (ja) * | 2013-03-08 | 2014-09-22 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3776857B2 (ja) | 2006-05-17 |
| US6937498B2 (en) | 2005-08-30 |
| US6885575B2 (en) | 2005-04-26 |
| US20030071670A1 (en) | 2003-04-17 |
| US20050036377A1 (en) | 2005-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5726941A (en) | Semiconductor integrated circuit | |
| US7679412B2 (en) | Power supply circuit | |
| EP0792505B1 (en) | Voltage supplies for flash memory | |
| US5495453A (en) | Low power voltage detector circuit including a flash memory cell | |
| US5483486A (en) | Charge pump circuit for providing multiple output voltages for flash memory | |
| US5594360A (en) | Low current reduced area programming voltage detector for flash memory | |
| US5671179A (en) | Low power pulse generator for smart voltage flash eeprom | |
| US6882570B2 (en) | Power detecting circuit and method for stable power-on reading of flash memory device using the same | |
| JP4791885B2 (ja) | 放電順序制御回路 | |
| WO1996013037A9 (en) | Voltage supplies for flash memory | |
| US8345506B2 (en) | Semiconductor memory device | |
| US20150348641A1 (en) | Semiconductor memory device with power interruption detection and reset circuit | |
| US8711606B2 (en) | Data security for dynamic random access memory using body bias to clear data at power-up | |
| JP3776857B2 (ja) | 半導体集積回路装置 | |
| JP4488988B2 (ja) | 電源電位制御回路 | |
| KR100855854B1 (ko) | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로 | |
| US6735142B1 (en) | Power-up control circuit with a power-saving mode of operation | |
| US9401192B2 (en) | Ferroelectric memory device and timing circuit to control the boost level of a word line | |
| US10998893B2 (en) | Semiconductor device, delay circuit, and related method | |
| US7099177B2 (en) | Nonvolatile ferroelectric memory device having power control function | |
| US20050077916A1 (en) | Programming circuit and method having extended duration programming capabilities | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| JPH04214291A (ja) | 半導体集積回路装置 | |
| JP3315998B2 (ja) | 半導体記憶装置 | |
| JP2003258626A (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060223 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |