CN112669892A - 存储器装置和操作该存储器装置的方法 - Google Patents

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Abstract

提供了一种存储器装置和操作该存储器装置的方法。该存储器装置包括：存储器单元阵列，其包括被编程为多个编程状态的存储器单元；外围电路，其被配置为对存储器单元阵列执行读取操作；以及控制逻辑，其被配置为控制外围电路执行读取操作，并且控制外围电路在读取操作期间对存储器单元中的阈值电压电平高于第一读取电平的第一存储器单元和阈值电压电平低于第二读取电平的第二存储器单元执行掩蔽处理。

Description

存储器装置和操作该存储器装置的方法
技术领域
本公开的各种实施方式总体上涉及一种电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。
背景技术
近来，关于计算环境的范例已经改变为能够几乎随时随地使用计算机系统的无所不在的计算(ubiquitous computing)。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。如上所述的便携式电子装置通常可能使用采用存储器装置(即，数据存储装置)的存储器系统。数据存储装置可以用作便携式电子装置的主存储器装置或辅助存储器装置。
采用存储器装置的数据存储装置不包括机械驱动器，因此可以具有极好的稳定性和耐用性，并且具有极高的信息存取速度和低功耗。具有上述特性的存储器系统的示例为包括通用串行总线(USB)存储器装置的数据存储装置、具有各种接口的存储卡和固态驱动器(SSD)。
存储器装置通常分为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置可能具有较低的写入和读取速度，但是可以在没有电源的情况下保留存储的数据。因此，当需要存储不管是否供电都应保留的数据时，可以使用非易失性存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)以及铁电RAM(FRAM)。闪存存储器可以分为NOR型存储器和NAND型存储器。
发明内容
根据一个实施方式，一种存储器装置可以包括：存储器单元阵列，其包括被编程为多个编程状态的存储器单元；外围电路，其被配置为对存储器单元阵列执行读取操作；以及控制逻辑，其被配置为控制外围电路执行读取操作，并且控制外围电路在读取操作期间对存储器单元中的阈值电压电平高于第一读取电平的第一存储器单元和阈值电压电平低于第二读取电平的第二存储器单元执行掩蔽处理。
根据一个实施方式，一种存储器装置可以包括：页，其包括共同联接到字线的多个存储器单元；外围电路，其被配置为对页执行读取操作；以及控制逻辑，其被配置为控制外围电路执行读取操作，其中，在读取操作期间，控制逻辑控制外围电路执行：第一感测操作，其中感测多个存储器单元中的阈值电压电平高于或等于比主读取电平高的第一读取电平的第一存储器单元；第二感测操作，其中感测多个存储器单元中的阈值电压电平低于或等于比主读取电平低的第二读取电平的第二存储器单元；以及第三感测操作，其中在对第一存储器单元和第二存储器单元执行掩蔽处理的状态下感测多个存储器单元。
根据一个实施方式，一种操作存储器装置的方法可以包括以下步骤：执行第一感测操作，其中感测多个存储器单元中的阈值电压电平高于或等于比主读取电平高的第一读取电平的第一存储器单元；执行第二感测操作，其中感测多个存储器单元中的阈值电压电平低于或等于比主读取电平低的第二读取电平的第二存储器单元；对第一存储器单元和第二存储器单元执行掩蔽处理；以及执行第三感测操作，其中感测多个存储器单元的阈值电压电平是高于还是低于主读取电平。
附图说明
图1是示出根据一个实施方式的存储器系统的框图；
图2是示出图1所示的存储器装置的图；
图3是示出图2所示的存储器块的图；
图4是示出三维结构的存储器块的一个实施方式的图；
图5是示出图2所示的页缓冲器的图；
图6是示出存储器单元的阈值电压分布的图；
图7是示出根据一个实施方式的操作存储器装置的方法的流程图；
图8、图9和图10是示出根据一个实施方式的操作存储器装置的方法的阈值电压分布图；
图11是示出根据一个实施方式的页缓冲器的操作的信号波形图；
图12是示出根据另一实施方式的页缓冲器的操作的信号波形图；
图13是示出根据另一实施方式的页缓冲器的操作的信号波形图；
图14是示出存储器系统的另一实施方式的图；
图15是示出存储器系统的另一实施方式的图；
图16是示出存储器系统的另一实施方式的图；以及
图17是示出存储器系统的另一实施方式的图。
具体实施方式
在下文中，示出根据本说明书中公开的构思的实施方式的示例的具体结构或功能描述仅用于描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式实现，但是这些描述不限于本说明书中描述的实施方式的示例。
在下文中，参照附图描述本公开的实施方式，以使得本领域技术人员能够容易地实现本公开的技术精神。
各种实施方式涉及一种能够提高读取操作的可靠性的存储器装置和操作该存储器装置的方法。
图1是示出根据一个实施方式的存储器系统1000的图。
参照图1，存储器系统1000可以包括存储数据的存储器装置1100和响应于主机2000的控制而控制存储器装置1100的存储器控制器1200。
主机2000可以使用诸如外围组件互连快速(PCI-E)、高级技术附接(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议与存储器系统1000进行通信。此外，出于主机2000与存储器系统1000之间的通信目的而提供的接口协议不限于上述示例，并且可以是例如以下接口协议的一种：通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或集成驱动电子装置(IDE)。
存储器控制器1200可以控制存储器系统1000的一般操作，并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求而控制存储器装置1100对数据进行编程或读取。在编程操作期间，存储器控制器1200可以将对应于编程操作的命令CMD、地址ADD和待编程的数据DATA传输到存储器装置1100。此外，在读取操作期间，存储器控制器1200可以接收并且临时存储从存储器装置1100读取的数据DATA，并且可以将临时存储的数据DATA传输到主机2000。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。根据一个实施方式，存储器装置1100可以包括双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存存储器。
图2是示出图1所示的存储器装置1100的图。
参照图2，存储器装置1100可以包括存储数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，其被配置为：执行编程操作以将数据存储在存储器单元阵列100中，执行读取操作以输出存储的数据，并且执行擦除操作以擦除存储的数据。存储器装置1100可以包括控制逻辑300，其响应于图1所示的存储器控制器1200的控制而控制外围电路200。控制逻辑300可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑300可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列100可以包括多个存储器块(MB1至MBk)110，其中k是正整数。局部线(Local line)LL和位线BL1至BLm可以联接到存储器块(MB1至MBk)110中的每一个，其中m是正整数。例如，局部线LL可以包括第一选择线、第二选择线和布置在第一选择线与第二选择线之间的多条字线。此外，局部线LL可以包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚设线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线、源极选择线和源极线SL。例如，局部线LL还可以包括虚设线。例如，局部线L1还可以包括管线。局部线LL可以分别联接到存储器块(MB1至MBk)110，并且位线BL1至BLm可以共同地联接到存储器块(MB1至MBk)110。存储器块(MB1至MBk)110可以具有二维或三维结构。例如，在二维结构的存储器块110中，存储器单元可以与基板平行布置。例如，在三维结构的存储器块110中，存储器单元可以沿垂直于基板的方向层叠。
外围电路200可以被配置为响应于控制逻辑300的控制而对选定存储器块110执行编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败校验电路260和源极线驱动器270。
电压生成电路210可以响应于操作信号OP_CMD而生成被施加以执行编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD而选择性地使局部线LL放电。例如，电压生成电路210可以响应于控制逻辑300的控制而生成读取电压、编程电压和通过电压等。
行解码器220可以响应于行解码器控制信号AD_signals而将操作电压Vop传输到与选定存储器块110联接的局部线LL。例如，在读取操作期间，行解码器220可以响应于行解码器控制信号AD_signals而将由电压生成电路210生成的读取电压施加到局部线LL中的选定字线，并且可以将由电压生成电路210生成的通过电压施加到未选定字线。此外，在编程操作期间，行解码器220可以响应于行解码器控制信号AD_signals而将由电压生成电路210生成的编程电压施加到局部线LL中的选定字线，并且可以将由电压生成电路210生成的通过电压施加到未选定字线。
页缓冲器组230可以包括分别联接到位线BL1至BLm的多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在编程操作期间，页缓冲器PB1至PBm可以临时存储待编程的数据，并且基于临时存储的待编程的数据来调整位线BL1至BLm的电位电平。此外，在读取操作或验证操作期间，可以感测位线BL1至BLm的电压或电流以读取数据。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBm交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从图1所示的存储器控制器1200接收的命令CMD和地址ADD传输到控制逻辑300，或者可以与列解码器240交换数据DATA。
通过/失败校验电路260可以在读取操作或编程验证操作期间，响应于允许位VRY_BIT<#>而生成参考电流，并且通过将从页缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。感测电压VPB可以是基于在编程验证操作期间被确定为通过的存储器单元的数量而被控制的电压。
源极线驱动器270可以通过源极线SL联接到存储器单元阵列100中包括的存储器单元，并且可以控制被施加到源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制被施加到源极线SL的源极线电压。
控制逻辑300可以通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。
控制逻辑300可以在读取操作期间控制外围电路200执行对高于主读取电平的第一读取电平的第一感测操作，执行对低于主读取电平的第二读取电平的第二感测操作，并且执行对主读取电平的主感测操作。在主感测操作期间，控制逻辑300可基于第一感测操作和第二感测操作的结果而控制页缓冲器组230向阈值电压电平高于第一读取电平的存储器单元和阈值电压电平低于第二读取电平的存储器单元的位线施加接地电压。
因此，在对具有第一读取电平和第二读取电平之间的阈值电压分布的存储器单元进行读取操作期间，通过对阈值电压电平高于第一读取电平的存储器单元和阈值电压电平低于第二读取电平的存储器单元执行掩蔽处理(masking process)，可以减少由位线之间的噪声现象引起的感测误差。换句话说，将接地电压施加到与联接到具有第一读取电平和第二读取电平之间的阈值电压分布的存储器单元的位线相邻的位线的概率可以较高。因此，可以防止或减少联接到具有第一读取电平和第二读取电平之间的阈值电压分布的存储器单元的位线的噪声现象。
图3是示出图2所示的存储器块110的图。
参照图3，存储器块110可以被配置成使得彼此平行布置的多条字线可以联接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。例如，存储器块110可以包括联接在位线BL1至BLm和源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到串ST，并且源极线SL可以共用地联接到串ST。因为串ST可以具有相同的配置，所以将描述联接到第一位线BL1的串ST作为示例。
串ST可以包括串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可以包括比图3所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以联接到源极选择线SSL，漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以分别联接到多条字线WL1至WL16。在不同串ST中包括的存储器单元中，联接到相同字线的一组存储器单元可以被称为页PPG。因此，存储器块110可以包括与字线WL1至WL16的数量一样多的页PPG。
图4是示出三维结构的存储器块110的一个实施方式的图。
参照图4，存储器单元阵列100可以包括多个存储器块(MB1至MBk)110。存储器块110可以包括多个串ST11至ST1m和ST21至ST2m。根据一个实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可以具有“I”形或“U”形形状。在第一存储器块MB1中，m个串可以沿行方向(X方向)布置。为了便于解释，图4示出了沿列方向(Y方向)布置的两个串。然而，可以沿列方向(Y方向)布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可以联接到同一源极选择线。布置在第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。根据另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到单条源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
根据一个实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。当设置虚设存储器单元时，可以稳定地控制对应串的电压或电流。因此，可以提高存储在存储器块110中的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在位线和存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接到沿行方向延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
图5是示出图2所示的页缓冲器的图。
因为多个页缓冲器PB1至PBm可以以类似的方式配置，所以将描述页缓冲器中的一个(PB1)作为示例。
参照图5，页缓冲器PB1可以包括位线联接电路231、位线设置电路232、页缓冲器感测电路233、感测节点联接电路234、电流控制电路235、感测节点预充电电路236、主锁存器237、第一放电电路238、子锁存器239和第二放电电路241。
位线联接电路231可以联接在位线BL1和位线联接节点BLCM之间，并且可以包括响应于位线选择信号PB_SELBL而操作的NMOS晶体管N1。NMOS晶体管N1可以响应于位线选择信号PB_SELBL而导通或截止。
位线设置电路232可以联接在电源电压VEXT端子、接地电源Vss和位线联接节点BLCM之间，并且可以包括响应于位线放电信号BLDIS而操作的NMOS晶体管N2和响应于位线预充电信号BLPRE_N而操作的PMOS晶体管P1。NMOS晶体管N2可以响应于位线放电信号BLDIS而导通或截止，并且可以向位线联接节点BLCM施加接地电源Vss。PMOS晶体管P1可以响应于位线预充电信号BLPRE_N而向位线联接节点BLCM施加电源电压VEXT。
页缓冲器感测电路233可以联接在位线联接节点BLCM和电流感测节点CSO之间，并且可以包括响应于页缓冲器感测信号PB_SENSE而操作的NMOS晶体管N3。NMOS晶体管N3可以响应于页缓冲器感测信号PB_SENSE而导通或截止。
感测节点联接电路234可以联接在电流感测节点CSO和感测节点SO之间，并且可以包括响应于节点联接信号TRANSO而操作的NMOS晶体管N4。NMOS晶体管N4可以响应于节点联接信号TRANSO而导通或截止。
电流控制电路235可以包括箝位电路235A和感测放电电路235B。
箝位电路235A可以包括NMOS晶体管N5和PMOS晶体管P2和P3。PMOS晶体管P2可以联接在核心电压VCORE端子和感测放大器节点SAN之间，并且可以响应于子锁存器239的第二子节点QS的电位而导通或截止。PMOS晶体管P3可以联接在感测放大器节点SAN和电流感测节点CSO之间，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通或截止。NMOS晶体管N5可以联接在感测放大器节点SAN和电流感测节点CSO之间，并且可以响应于电流感测信号SA_CSOC而将用于感测位线BL1的感测电流施加至电流感测节点CSO。
感测放电电路235B可以联接在电流感测节点CSO和第一放电电路238的节点QN之间，并且可以包括响应于内部感测节点放电信号SA_DISCH而操作的NMOS晶体管N8。NMOS晶体管N8可以响应于内部感测节点放电信号SA_DISCH而导通或截止。
感测节点预充电电路236可以联接在核心电压VCORE端子和感测节点SO之间，并且可以包括响应于预充电信号PRECHSO_N而操作的PMOS晶体管P5。PMOS晶体管P5可以响应于预充电信号PRECHSO_N而向感测节点SO提供核心电压VCORE
主锁存器237可以包括NMOS晶体管N7、NMOS晶体管N9、锁存器LATM和主锁存器复位/设置电路RSEM。主锁存器237可以临时存储在读取操作期间感测的数据。
锁存器LATM可以包括反相器IV1和IV2。反相器IV1和IV2可以彼此反并联地(anti-parallel)联接在锁存器LATM的第一主节点QM_N和第二主节点QM之间。反相器IV1的输入端子可以联接到第二主节点QM，并且反相器IV1的输出端子可以联接到第一主节点QM_N。反相器IV2的输入端子可以联接到第一主节点QM_N，并且反相器IV2的输出端子可以联接到第二主节点QM。
NMOS晶体管N9和NMOS晶体管N7可以串联联接在感测节点SO和接地电源Vss之间，并且可以响应于主数据传输信号TRANM和第一主节点QM_N的电位而对感测节点SO施加接地电源Vss或从感测节点SO阻断接地电源Vss。NMOS晶体管N9可以响应于主数据传输信号TRANM而导通或截止，并且NMOS晶体管N7可以响应于第一主节点QM_N的电位而导通或截止。
主锁存器复位/设置电路RSEM可以联接到锁存器LATM的第一主节点QM_N和第二主节点QM，并且可以复位或设置锁存器LATM。主锁存器复位/设置电路RSEM可以包括NMOS晶体管N10和N11。NMOS晶体管N10可以响应于主复位信号MRST而将锁存器LATM的第二主节点QM联接到公共节点COM。NMOS晶体管N11可以响应于主设置信号MSET而将锁存器LATM的第一主节点QM_N联接到公共节点COM。主锁存器复位/设置电路RSEM可以在锁存器LATM的初始化操作期间响应于主复位信号MRST而将公共节点COM联接到第二主节点QM以初始化锁存器LATM，使得第二主节点QM达到低电平，并且可以在锁存器LATM的感测操作期间响应于主设置信号MSET而根据公共节点COM的电位(其根据感测到的数据值而确定)来控制第一主节点QM_N达到低电平或高电平。
第一放电电路238可以包括串联联接在感测节点SO和接地电源Vss之间的NMOS晶体管N12和N13。NMOS晶体管N12可以响应于传输信号TRANS而导通或截止，并且NMOS晶体管N13可以响应于子锁存器239的第二子节点QS的电位而导通或截止。
子锁存器239可以包括锁存器LATS和子锁存器复位/设置电路RSES。
锁存器LATS可以包括反相器IV3和IV4。反相器IV3和IV4可以彼此反并联地联接在锁存器LATS的第一子节点QS_N和第二子节点QS之间。例如，反相器IV3的输入端子可以联接到第二子节点QS，并且反相器IV3的输出端子可以联接到第一子节点QS_N。反相器IV4的输入端子可以联接到第一子节点QS_N，并且反相器IV4的输出端子可以联接到第二子节点QS。
子锁存器复位/设置电路RSES可以联接到第一子节点QS_N和第二子节点QS，并且可以复位或设置锁存器LATS。子锁存器复位/设置电路RSES可以包括NMOS晶体管N14、N15和N16。NMOS晶体管N14可以响应于子复位信号SRST而将锁存器LATS的第二子节点QS联接到公共节点COM。NMOS晶体管N15可以响应于子设置信号SSET而将锁存器LATS的第一子节点QS_N联接到公共节点COM。当执行锁存器LATS的复位操作或设置操作时，接地电源Vss可以联接到公共节点COM。NMOS晶体管N16可以联接在第一子节点QS_N和接地电源Vss的端子之间，并且可以响应于复位信号PBRST而导通。
第二放电电路241可以包括NMOS晶体管N17，其联接在公共节点COM和接地电源Vss的端子之间，并且响应于感测节点SO的电位而导通或截止。
图6是示出存储器单元的阈值电压分布的图。
参照图6，当执行了编程操作时，图3的单个页PPG中包括的多个存储器单元可以具有对应于多个编程状态的阈值电压分布。
例如，当通过三层单元(TLC)方法对多个存储器单元进行编程时，多个存储器单元可以具有对应于擦除状态P0和第一编程状态P1至第七编程状态P7的阈值电压分布。通过TLC方法编程的存储器单元可以在读取操作期间通过使用多个读取电压R1至R7来感测对应的编程状态。例如，当根据使用第三读取电压R3的读取操作的结果目标存储器单元的阈值电压大于第三读取电压R3，并且当根据使用第四读取电压R4的读取操作的结果目标存储器单元的阈值电压Vt小于第四读取电压R4时，感测为目标存储器单元对应于第三编程状态，因此，可以读取对应于第三编程状态的数据。
图7是示出根据一个实施方式的操作存储器装置的方法的流程图。
图8至图10是示出根据一个实施方式的操作存储器装置的方法的阈值电压分布图。
下面参照图2和图7至图10来描述根据一个实施方式的执行存储器装置的读取操作的方法。
在一个实施方式中，作为示例而描述在使用读取电压的读取操作中的使用第四读取电压R4的读取操作。在该示例中，第四读取电压R4可以是例如主读取电平。
在读取操作期间，存储器装置的控制逻辑300可以控制外围电路200执行与比第四读取电压R4的电平高的第一读取电平R4_1相关的感测操作，以感测对应于如图8所示的区域A的存储器单元(S710)。感测结果可以被存储在页缓冲器组230的页缓冲器PB1至PBm中。
换句话说，可以感测阈值电压电平高于或等于比第四读取电压R4的电平(即，主读取电平)高的第一读取电平R4_1的存储器单元。在一个实施方式中，区域A可以对应于阈值电压电平高于或等于比第四读取电压R4的电平高的第一读取电平R4_1的存储器单元。
存储器装置的控制逻辑300可以控制外围电路200执行与比第四读取电压R4的电平低的第二读取电平R4_2相关的感测操作，以感测对应于图9所示的区域B的存储器单元(S720)。感测结果可以被存储在页缓冲器组230的页缓冲器PB1至PBm中。
换句话说，可以感测阈值电压电平低于或等于比第四读取电压R4(即，主读取电平)的电平低的第二读取电平R4_2的存储器单元。在一个实施方式中，区域B可以对应于阈值电压电平低于或等于比第四读取电压R4的电平低的第二读取电平R4_2的存储器单元。
根据一个实施方式，描述了在执行步骤S710之后执行步骤S720。然而，另选地，可以在执行步骤S720之后执行步骤S710。
可以对根据步骤S710和步骤S720的感测结果而感测的对应于区域A和区域B的存储器单元分别执行掩蔽处理(S730)。掩蔽处理可以控制联接到对应于区域A和区域B的存储器单元的位线在掩蔽处理之后的与主读取电平相关的感测操作期间具有接地电平。
根据步骤S710和步骤S720的感测结果，页缓冲器组230的页缓冲器PB1至PBm可以控制联接到对应于区域A和区域B的存储器单元的位线在与主读取电平相关的感测操作期间具有接地电平。
随后，可以执行与主读取电平相关的感测操作，以执行对对应于区域C的存储器单元的读取操作(S740)。换句话说，在对应于区域C的存储器单元中，可以感测阈值电压大于或等于第四读取电压R4(即，主读取电平)的存储器单元，以及阈值电压小于或等于第四读取电压R4的存储器单元，并且感测结果可以被存储在页缓冲器组230中。参照图10，可以针对除了对应于区域A并且阈值电压电平高于或等于第一读取电平R4_1的存储器单元以及对应于区域B并且阈值电压电平低于或等于第二读取电平R4_2的存储器单元之外的对应于区域C的存储器单元执行与主读取电平相关的感测操作。
页缓冲器组230可以临时存储基于与第一读取电平和第二读取电平相关的感测操作的结果和与主读取电平相关的感测操作的结果的读取数据，并且可以输出临时存储的读取数据。
因为联接到对应于区域A或区域B的存储器单元的位线在与主读取电平相关的感测操作期间通过页缓冲器组230而具有接地电平，所以在与对应于区域C的存储器单元相关的感测操作期间，与联接到对应于区域C的存储器单元的位线相邻的位线具有接地电平的概率可以较高。因此，在与主读取电平相关的感测操作期间，可以防止或减少由位线耦合现象引起的噪声。
图11是示出根据一个实施方式的页缓冲器的操作的信号波形图。
下面参照图5和图8至图11描述根据一个实施方式的页缓冲器的操作。当执行读取操作时，多个页缓冲器以类似的方式操作。因此，将描述页缓冲器PB1作为示例。
在一个实施方式中，将描述在使用多个读取电压的读取操作中的使用第四读取电压R4的读取操作作为示例。
页缓冲器PB1可以在时段t1期间执行初始化操作。例如，可以响应于预充电信号PRECHSO_N而导通PMOS晶体管P5，以将核心电压VCORE施加到感测节点SO。因此，可以导通第二放电电路241的NMOS晶体管N17，以将接地电源Vss施加到公共节点COM。随后，可以将具有高电平的主复位信号MRST施加到主锁存器复位/设置电路RSEM，以将锁存器LATM的第二主节点QM初始化为低电平。此外，可以将具有高电平的子复位信号SRST施加到子锁存器复位/设置电路RSES，以将锁存器LATS的第二子节点QS初始化为低电平。
在时段t2期间，可以将第一读取电平电压R4_1施加到对应于选定页的字线WL。第一读取电平电压R4_1可以对应于图8所示的第一读取电平R4_1。
可以响应于第二子节点QS的电位而导通箝位电路235A的PMOS晶体管P2，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通箝位电路235A的PMOS晶体管P3，以将核心电压VCORE施加到电流感测节点CSO。可以响应于位线选择信号PB_SELBL而导通位线联接电路231的NMOS晶体管N1，并且可以响应于页缓冲器感测信号PB_SENSE而导通页缓冲器感测电路233的NMOS晶体管N3，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。因此，可以将位线BL1预充电到预定电平。本文中关于参数(例如，预定水平)使用的词语“预定”表示在参数用于处理或算法之前确定参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其他实施方式中，在处理或算法期间并且在处理或算法中使用该参数之前确定该参数的值。
在时段t3期间，可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。NMOS晶体管N4可以在时段t3的感测时间Sensing time期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。随后，可以将具有高电平的主设置信号MSET施加到主锁存器复位/设置电路RSEM，使得锁存器LATM的第一主节点QM_N保持高电平或被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第一读取电平电压R4_1时，第一主节点QM_N可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第一读取电平电压R4_1时，第一主节点QM_N可以保持高电平。
在时段t4期间，可以将第二读取电平电压R4_2施加到对应于选定页的字线WL。第二读取电平电压R4_2可以对应于图9所示的第二读取电平R4_2。
可以响应于第二子节点QS的电位而导通箝位电路235A的PMOS晶体管P2，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通箝位电路235A的PMOS晶体管P3，以将核心电压VCORE施加到电流感测节点CSO。可以响应于位线选择信号PB_SELBL而导通位线联接电路231的NMOS晶体管N1，并且可以响应于页缓冲器感测信号PB_SENSE而导通页缓冲器感测电路233的NMOS晶体管N3，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。因此，可以将位线BL1预充电到预定电平。
在时段t5期间，可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。NMOS晶体管N4可以在时段t5的感测时间Sensing time期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。可以将具有高电平的复位信号PBRST施加到子锁存器复位/设置电路RSES，以将锁存器LATS的第一子节点QS_N设置为低电平。随后，可以将具有高电平的子复位信号SRST施加到子锁存器复位/设置电路RSES，使得锁存器LATS的第二子节点QS保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第二读取电平电压R4_2时，第二子节点QS可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第二读取电平电压R4_2时，第二子节点QS可以保持高电平。
可以在时段t6期间将存储在锁存器LATM中的感测数据传输到锁存器LATS。因此，基于在时段t5期间感测的感测数据和在时段t3期间感测的感测数据的数据可以被新存储在锁存器LATS中。例如，可以响应于预充电信号PRECHSO_N而导通PMOS晶体管P5，以将电源电压VEXT施加到感测节点SO。因此，可以将感测节点SO预充电到预定电平。随后，当NMOS晶体管N9响应于主数据传输信号TRANM而导通时，根据第一主节点QM_N的电位电平，感测节点SO的电位电平可以保持在预充电电平或者可以被放电至低电平。随后，可以将具有高电平的子设置信号SSET施加到子锁存器复位/设置电路RSES，使得锁存器LATS的第二子节点QS保持之前的电平或者被设置为具有高电平。
例如，当存储器单元的阈值电压电平高于第一读取电平R4_1时，可以将存储在锁存器LATM中的感测数据传输到锁存器LATS，并且可以将锁存器LATS的第二子节点QS设置为具有高电平。此外，当存储器单元的阈值电压电平低于第二读取电平R4_2时，可以保持存储在锁存器LATS中的感测数据，并且第二子节点QS可以保持高电平。另选地，当存储器单元的阈值电压电平低于第一读取电平R4_1并且高于第二读取电平R4_2时，第二子节点QS可以被设置为具有低电平。
在时段t7期间，可以将主读取电压R4施加到对应于选定页的字线WL。主读取电压R4可以对应于图8所示的主读取电平。
可以响应于第二子节点QS的电位而导通或截止箝位电路235A的PMOS晶体管P2。例如，当在之前的感测操作期间，存储器单元的阈值电压电平高于第一读取电平R4_1或低于第二读取电平R4_2时，因为第二子节点QS的电位是高电平，所以可以截止PMOS晶体管P2。因此，不执行位线BL1的预充电操作，所以位线BL1的电位可以变为接地电平GND。
另选地，当在之前感测操作期间，存储器单元的阈值电压电平低于第一读取电平R4_1并且高于第二读取电平R4_2时，因为第二子节点QS的电位具有低电平，所以可以导通PMOS晶体管P2。因此，可以将位线BL1预充电到预定电平。
当在前一时段(即，时段t7)期间未执行位线BL1的预充电操作，并且位线BL1的电位变为接地电平GND时，即使当在时段t8期间执行对主读取电平的感测操作，感测数据也可以在锁存器LATM中被保持而不发生改变。换句话说，当联接到位线BL1的存储器单元的阈值电压电平高于第一读取电平R4_1时，第一主节点QM_N可以保持低电平，并且当联接到位线BL1的存储器单元的阈值电压电平低于第二读取电平R4_2时，第一主节点QM_N可以保持高电平。
另外，当在时段t7期间执行了位线BL1的预充电操作时，在时段t8期间可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。NMOS晶体管N4可以在时段t8的感测时间Sensing time期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位可以保持在高电平或者可以被放电至低电平。随后，可以将具有高电平的主设置信号MSET施加到主锁存器复位/设置电路RSEM，使得锁存器LATM的第一主节点QM_N保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压电平高于主读取电平R4时，第一主节点QM_N可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压电平低于主读取电平R4时，第一主节点QM_N可以保持高电平。
如上所述，根据一个实施方式，可以在根据通过向字线施加大于主读取电压R4的第一读取电平电压R4_1而执行的感测操作和通过向字线施加小于主读取电压R4的第二读取电平电压R4_2而执行的感测操作的感测结果对对应于区域A和区域B的存储器单元的位线执行掩蔽处理之后，执行通过施加主读取电压R4而执行的感测操作。
图12是示出根据另一实施方式的页缓冲器的操作的信号波形图。
下面参照图5、图8至图10和图12描述根据另一实施方式的页缓冲器的操作。当执行读取操作时，多个页缓冲器以类似的方式操作。因此，将描述页缓冲器PB1作为示例。
在另一实施方式中，作为示例描述在使用多个读取电压的读取操作中的使用第四读取电压R4的读取操作。
页缓冲器PB1可以在时段t1期间执行初始化操作。例如，可响应于预充电信号PRECHSO_N而导通PMOS晶体管P5，以将电源电压VEXT施加到感测节点SO。因此，可以导通第二放电电路241的NMOS晶体管N17，以将接地电源Vss施加到公共节点COM。随后，可以将具有高电平的主复位信号MRST施加到主锁存器复位/设置电路RSEM，以将锁存器LATM的第二主节点QM初始化为低电平。此外，可以将具有高电平的子复位信号SRST施加到子锁存器复位/设置电路RSES，以将锁存器LATS的第二子节点QS初始化为低电平。
在时段t2期间，可以将对应于主读取电平的主读取电压R4施加到对应于选定页的字线WL。
可以响应于第二子节点QS的电位而导通箝位电路235A的PMOS晶体管P2，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通箝位电路235A的PMOS晶体管P3，以将核心电压VCORE施加到电流感测节点CSO。可以响应于位线选择信号PB_SELBL而导通位线联接电路231的NMOS晶体管N1，并且可以响应于页缓冲器感测信号PB_SENSE而导通页缓冲器感测电路233的NMOS晶体管N3，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。页缓冲器感测信号PB_SENSE可以是第一电压V1。因此，可以将位线BL1预充电到第一位线电压VBL_R4_1的电位。第一位线电压VBL_R4_1可以对应于图8所示的第一读取电平R4_1。
在时段t3期间，可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。位线BL1的单元电流可能受到位线BL1的预充电电平的影响。例如，当位线的预充电电平在相同的读取电压被施加到字线的状态下为高时，单元电流可以增加并且具有增加读取电平的效果。换句话说，当通过在第四读取电压R4被施加到字线的状态下将位线BL1的预充电电平调整到第一位线电压VBL_R4_1的电位来执行感测操作时，可以获得关于第一读取电平R4_1的感测结果。NMOS晶体管N4可以在时段t3的感测时间Sensing time期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。随后，可以将具有高电平的主设置信号MSET施加到主锁存器复位/设置电路RSEM，使得锁存器LATM的第一主节点QM_N保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第一读取电平R4_1时，第一主节点QM_N可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第一读取电平R4_1时，第一主节点QM_N可以保持高电平。
在时段t4期间，可以响应于第二子节点QS的电位而导通箝位电路235A的PMOS晶体管P2，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通箝位电路235A的PMOS晶体管P3，以将核心电压VCORE施加到电流感测节点CSO。可以响应于位线选择信号PB_SELBL而导通位线联接电路231的NMOS晶体管N1，并且可以响应于页缓冲器感测信号PB_SENSE而导通页缓冲器感测电路233的NMOS晶体管N3，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。页缓冲器感测信号PB_SENSE可以是第二电压V2。第二电压V2可以低于第一电压V1。因此，可以将位线BL1预充电到第二位线电压VBL_R4_2的电位。第二位线电压VBL_R4_2可以对应于图9所示的第二读取电平R4_2。
在时段t5期间，可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。位线BL1的单元电流可以受到位线BL1的预充电电平的影响。换句话说，当通过在第四读取电压R4被施加到字线的状态下将位线BL1的预充电电平调整到第二位线电压VBL_R4_2的电位来执行感测操作时，可以获得关于第二读取电平R4_2的感测结果。NMOS晶体管N4可以在时段t5的感测时间Sensing time期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。可以将具有高电平的复位信号PBRST施加到子锁存器复位/设置电路RSES，以将锁存器LATS的第一子节点QS_N设置为低电平。随后，可以将具有高电平的子复位信号SRST施加到子锁存器复位/设置电路RSES，使得锁存器LATS的第二子节点QS保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第二读取电平R4_2时，第二子节点QS可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第二读取电平R4_2时，第二子节点QS可以保持高电平。
可以在时段t6期间将存储在锁存器LATM中的感测数据传输到锁存器LATS。因此，基于在时段t5期间感测的感测数据和在时段t3期间感测的感测数据的数据可以被新存储在锁存器LATS中。例如，可以响应于预充电信号PRECHSO_N而导通PMOS晶体管P5，以将电源电压VEXT施加到感测节点SO。因此，可以将感测节点SO预充电到预定电平。随后，当NMOS晶体管N9响应于主数据传输信号TRANM而导通时，根据第一主节点QM_N的电位电平，感测节点SO的电位电平可以保持在预充电电平或者可以被放电至低电平。随后，可以将具有高电平的子设置信号SSET施加到子锁存器复位/设置电路RSES，使得锁存器LATS的第二子节点QS保持之前的电平或者被设置为具有高电平。
例如，当存储器单元的阈值电压大于第一读取电平R4_1时，可以将存储在锁存器LATM中的感测数据传输到锁存器LATS，并且锁存器LATS锁存器的第二子节点QS可以变为高电平。此外，当存储器单元的阈值电压小于第二读取电平R4_2时，可以保持存储在锁存器LATS中的感测数据，并且第二子节点QS可以保持高电平。另选地，当存储器单元的阈值电压小于第一读取电平R4_1并且大于第二读取电平R4_2时，第二子节点QS可以变为低电平。
可以在时间段t7期间响应于第二子节点QS的电位而导通或截止箝位电路235A的PMOS晶体管P2。例如，当在之前的感测操作期间，存储器单元的阈值电压电平高于第一读取电平R4_1或低于第二读取电平R4_2时，因为第二子节点QS的电位具有高电平，所以可以截止PMOS晶体管P2。因此，不执行位线BL1的预充电操作，所以位线BL1的电位可以变为接地电平GND。
另外，当在之前的感测操作期间，存储器单元的阈值电压电平低于第一读取电平R4_1并且高于第二读取电平R4_2时，因为第二子节点QS的电位具有低电平，所以可以导通PMOS晶体管P2。位线联接电路231的NMOS晶体管N1可以响应于位线选择信号PB_SELBL而导通，并且页缓冲器感测电路233的NMOS晶体管N3可以响应于页缓冲器感测信号PB_SENSE而导通，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。页缓冲器感测信号PB_SENSE可以是第三电压V3。因此，可以将位线BL1预充电到主位线电压VBL_R4的电位。主位线电压VBL_R4可以对应于图8所示的主读取电平R4。第三电压V3可以小于第一电压V1并且大于第二电压V2。
当在前一时段(即，时段t7)期间未执行位线BL1的预充电操作，并且位线BL1的电位电平变为接地电平GND时，即使在时段t8期间执行对主读取电平的感测操作，感测数据也可以在锁存器LATM中被保持而不发生改变。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第一读取电平R4_1时，第一主节点QM_N可以保持低电平，并且当存储器单元的阈值电压小于第二读取电平R4_2时，第一主节点QM_N可以保持高电平。
另选地，当在时段t7期间执行了位线BL1的预充电操作时，在时段t8期间可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。在时段t8的感测时间Sensingtime期间NMOS晶体管N4可以保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，感测节点SO的电位电平可以根据位线BL1的单元电流而保持在高电平或者可以被放电至低电平。随后，可以将具有高电平的主设置信号MSET施加到主锁存器复位/设置电路RSEM，使得锁存器LATM的第一主节点QM_N保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压电平高于主读取电平R4时，第一主节点QM_N可以变为低电平，并且当联接到位线BL1的存储器单元的阈值电压电平低于主读取电平R4时，第一主节点QM_N可以保持高电平。
如上所述，根据另一实施方式，可以在通过在对应于主读取电平的主读取电压R4被施加到字线的状态下改变位线BL1的预充电电平而根据对应于第一读取电平R4_1的感测操作和对应于第二读取电平R4_2的感测操作的感测结果对对应于区域A和区域B的存储器单元的位线执行掩蔽处理之后，执行对应于主读取电平R4的感测操作。
图13是示出根据另一实施方式的页缓冲器的操作的信号波形图。
下面参照图5、图8至图10和图13描述根据另一实施方式的页缓冲器的操作。当执行读取操作时，多个页缓冲器以类似的方式操作。因此，将描述页缓冲器PB1作为示例。
在另一实施方式中，作为示例描述了在使用多个读取电压的读取操作中的使用第四读取电压R4的读取操作。
页缓冲器PB1可以在时段t1期间执行初始化操作。例如，可响应于预充电信号PRECHSO_N而导通PMOS晶体管P5，以将电源电压VEXT施加到感测节点SO。因此，可以导通第二放电电路241的NMOS晶体管N17，以将接地电压Vss施加到公共节点COM。随后，可以将具有高电平的主复位信号MRST施加到主锁存器复位/设置电路RSEM，以将锁存器LATM的第二主节点QM初始化为低电平。此外，可以将具有高电平的子复位信号SRST施加到子锁存器复位/设置电路RSES，以将锁存器LATS的第二子节点QS初始化为低电平。
在时段t2期间，可以将对应于主读取电平的主读取电压R4施加到对应于选定页的字线WL。
可以响应于第二子节点QS的电位而导通箝位电路235A的PMOS晶体管P2，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通箝位电路235A的PMOS晶体管P3，以将核心电压VCORE施加到电流感测节点CSO。可以响应于位线选择信号PB_SELBL而导通位线联接电路231的NMOS晶体管N1，并且可以响应于页缓冲器感测信号PB_SENSE而导通页缓冲器感测电路233的NMOS晶体管N3，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。
在时段t3期间，可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。通过控制节点联接信号TRANSO的导通时段，可以在第一感测时间Sensing time1期间执行对第一读取电平R4_1的感测操作。在将第一感测时间Sensing time1调整为相对较长时，可以改变页缓冲器的参考电流Itrip，从而可以执行对第一读取电平R4_1的感测操作。例如，当在相同的读取电压被施加到字线并且位线被预充电到相同的电位电平的状态下感测时间增加时，可以获得增加读取电平的效果。换句话说，当在第四读取电压R4被施加到字线并且位线BL1被预充电到预定电平的状态下执行感测操作持续第一感测时间Sensing time1时，可以获得关于第一读取电平R4_1的感测结果。NMOS晶体管N4可以在时段t3的第一感测时间Sensing time1期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。随后，可以将具有高电平的主设置信号MSET施加到主锁存器复位/设置电路RSEM，使得锁存器LATM的第一主节点QM_N保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第一读取电平R4_1时，第一主节点QM_N可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第一读取电平R4_1时，第一主节点QM_N可以保持高电平。
在时段t4期间，可以响应于第二子节点QS的电位而导通箝位电路235A的PMOS晶体管P2，并且可以响应于内部感测节点预充电信号SA_PRECH_N而导通箝位电路235A的PMOS晶体管P3，以将核心电压VCORE施加到电流感测节点CSO。可以响应于节点联接信号TRANSO而导通NMOS晶体管N4，以对感测节点SO进行预充电。在时段t4期间，仅感测节点SO可以被预充电，而不对位线BL1执行预充电操作。
在时段t5期间，可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。可以通过控制节点联接信号TRANSO的导通时段来在第二感测时间Sensing time2期间执行对第二读取电平R4_2的感测操作。当第二感测时间Sensing time2被调整为相对较短时，可以改变页缓冲器的参考电流Itrip，从而可以执行对第二读取电平R4_2的感测操作。第二感测时间Sensing time2可以比第一感测时间Sensing time1短。NMOS晶体管N4可以在时段t5的第二感测时间Sensing time2期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。可以将具有高电平的复位信号PBRST施加到子锁存器复位/设置电路RSES，以将锁存器LATS的第一子节点QS_N设置为低电平。随后，可以将具有高电平的子复位信号SRST施加到子锁存器复位/设置电路RSES，使得锁存器LATS的第二子节点QS保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第二读取电平R4_2时，第二子节点QS可以被设置为具有低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第二读取电平R4_2时，第二子节点QS可以保持高电平。
可以在时段t6期间将存储在锁存器LATM中的感测数据传输到锁存器LATS。因此，基于在时段t5期间感测的感测数据和在时段t3期间感测的感测数据的数据可以被新存储在锁存器LATS中。例如，可以响应于预充电信号PRECHSO_N而导通PMOS晶体管P5，以将电源电压VEXT施加到感测节点SO。因此，感测节点SO可以被预充电到预定电平。随后，当NMOS晶体管N9响应于主数据传输信号TRANM而导通时，根据第一主节点QM_N的电位电平，感测节点SO的电位电平可以保持在预充电电平或者可以被放电至低电平。随后，可以将具有高电平的子设置信号SSET施加到子锁存器复位/设置电路RSES，使得锁存器LATS的第二子节点QS保持之前的电平或者被设置为具有高电平。
例如，当存储器单元的阈值电压电平高于第一读取电平R4_1时，可以将存储在锁存器LATM中的感测数据传输到锁存器LATS，并且锁存器LATS的第二子节点QS可以变为高电平。此外，当存储器单元的阈值电压电平低于第二读取电平R4_2时，可以保持存储在锁存器LATS中的感测数据，并且第二子节点QS可以保持高电平。另选地，当存储器单元的阈值电压电平低于第一读取电平R4_1并且高于第二读取电平R4_2时，第二子节点QS可以变为低电平。
可以在时段t7期间响应于第二子节点QS的电位而导通或截止箝位电路235A的PMOS晶体管P2。例如，当在之前的感测操作期间，存储器单元的阈值电压电平高于第一读取电平R4_1或低于第二读取电平R4_2时，因为第二子节点QS的电位具有高电平，所以可以截止PMOS晶体管P2。因此，不执行位线BL1的预充电操作，从而位线BL1的电位可以变为接地电平GND。
另选地，当在之前感测操作期间，存储器单元的阈值电压电平低于第一读取电平R4_1并且高于第二读取电平R4_2时，因为第二子节点QS的电位具有低电平，所以可以导通PMOS晶体管P2。可以响应于位线选择信号PB_SELBL而导通位线联接电路231的NMOS晶体管N1，并且可以响应于页缓冲器感测信号PB_SENSE而导通页缓冲器感测电路233的NMOS晶体管N3，以将位线BL1电联接到被施加有核心电压VCORE的电流感测节点CSO。因此，位线BL1可以被预充电到预定电平。
当在前一时段(即，时段t7)期间未执行位线BL1的预充电操作，并且位线BL1的电位电平变为接地电平GND时，即使在时段t8期间执行对主读取电平的感测操作，感测数据也可以在锁存器LATM中被保持而不发生改变。换句话说，当联接到位线BL1的存储器单元的阈值电压大于第一读取电平R4_1时，第一主节点QM_N可以保持低电平，并且当联接到位线BL1的存储器单元的阈值电压小于第二读取电平R4_2时，第一主节点QM_N可以保持高电平。
另选地，当在时段t7期间执行了位线BL1的预充电操作时，在时段t8期间可以响应于内部感测节点预充电信号SA_PRECH_N而截止PMOS晶体管P3。因此，位线BL1的单元电流可以根据联接到位线BL1的存储器单元的阈值电压而变化。NMOS晶体管N4可以在时段t8的第三感测时间Sensing time3期间保持导通状态，并且然后可以响应于节点联接信号TRANSO而截止。因此，根据位线BL1的单元电流，感测节点SO的电位电平可以保持在高电平或者可以被放电至低电平。可以通过调整节点联接信号TRANSO的导通时段来在第三感测时间Sensing time3期间执行对主读取电平R4的感测操作。第三感测时间Sensing time3可以比第一感测时间Sensing time1短，并且比第二感测时间Sensing time2长。当第三感测时间Sensing time3被调整为比第一感测时间Sensing time1短并且比第二感测时间Sensingtime2长时，可以改变页缓冲器的参考电流Itrip，从而可以执行对主读取电平R4感测操作。
随后，可以将具有高电平的主设置信号MSET施加到主锁存器复位/设置电路RSEM，使得锁存器LATM的第一主节点QM_N保持高电平或者被设置为具有低电平。换句话说，当联接到位线BL1的存储器单元的阈值电压电平高于主读取电平R4时，第一主节点QM_N可以变为低电平，并且当联接到位线BL1的存储器单元的阈值电压电平低于主读取电平R4时，第一主节点QM_N可以保持高电平。
如上所述，根据另一实施方式，可以在通过在对应于主读取电平的主读取电压R4被施加到字线的状态下调整感测时间的长度以根据对应于第一读取电平R4_1的感测操作和对应于第二读取电平R4_2的感测操作的感测结果对对应于区域A和区域B的存储器单元的位线执行掩蔽处理之后执行对应于主读取电平R4的感测操作。
图14是示出存储器系统的另一实施方式的图。
参照图14，存储器系统30000可以实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和控制存储器装置1100的操作的存储器控制器1200。响应于处理器3100的控制，存储器控制器1200可以控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作。
响应于存储器控制器1200的控制，存储器控制器1200可以控制被编程到存储器装置1100中的数据通过显示器3200输出。
无线电收发机3300可以通过天线ANT交换无线电信号。例如，无线电收发机3300可以将通过天线ANT接收的无线电信号改变成能够由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发机3300输出的信号，并且将处理后的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100中。此外，无线电收发机3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或将要由处理器3100处理的数据可以由输入装置3400输入，并且输入装置3400可以包括例如触摸板以及计算机鼠标、小键盘或键盘的指点装置。处理器3100可以控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发机3300输出的数据或者从输入装置3400输出的数据可以显示在显示器3200上。
根据一个实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器3100的一部分，或者形成为与处理器3100分开的芯片。此外，可以通过图2所示的存储器控制器1100的示例来形成存储器装置1100。
图15是示出存储器系统的另一实施方式的图。
参照图15，存储器系统40000可以实现为个人计算机(PC)、平板PC、网络书籍、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据，通过显示器4300来输出存储在存储器装置1100中的数据。输入装置4200的示例可以包括例如触摸板或计算机鼠标、小键盘或键盘的指点装置。
处理器4100可以控制存储器系统40000的一般操作，并且控制存储器控制器1200的操作。根据一个实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器4100的一部分，或者形成为与处理器4100分开的芯片。此外，可以通过图2所示的存储器控制器1100的示例来形成存储器装置1100。
图16是示出存储器系统的另一实施方式的图。
参照图16，存储器系统50000可以实现为图像处理装置，例如，数码相机、附有数字摄像机的蜂窝电话、附有数字摄像机的智能电话或者附有数字摄像机的平板PC。
存储器系统50000可以包括存储器装置1100和控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且可以将数字信号传送到处理器5100或存储器控制器1200。响应于处理器5100的控制，数字信号可以通过显示器5300输出，或者可以通过控制器1200而被存储在存储器装置1100中。此外，可以根据处理器5100或存储器控制器1200的控制，通过显示器5300输出存储在存储器装置1100中的数据。
根据一个实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器5100的一部分，或者形成为与处理器5100分开的芯片。此外，可以通过图2所示的存储器控制器1100的示例来形成存储器装置1100。
图17是示出存储器系统的另一实施方式的图。
参照图17，存储器系统70000可以实施为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据一个实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。此外，可以通过图2所示的存储器控制器1200的示例来形成存储器控制器1200。
卡接口7100可以根据主机60000的协议对主机60000和存储器控制器1200之间的数据交换进行接口连接。根据一个实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口可以指能够支持主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000连接到主机60000(例如，PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和存储器控制器1200来执行与存储器装置1100的数据通信。此外，可以通过图2所示的存储器控制器1100的示例来形成存储器装置1100。
根据本公开，可以通过抑制在读取操作期间由相邻位线引起的噪声来提高存储器装置的读取操作的可靠性。
相关申请的交叉引用
本申请要求2019年10月16日在韩国知识产权局提交的韩国专利申请No.10-2019-0128692的优先权，其全部公开内容通过引用并入本文。

Claims (21)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括被编程为多个编程状态的存储器单元；
外围电路，所述外围电路被配置为对所述存储器单元阵列执行读取操作；以及
控制逻辑，所述控制逻辑被配置为控制所述外围电路执行：
所述读取操作；以及
在所述读取操作期间对于所述存储器单元中的阈值电压电平高于第一读取电平的第一存储器单元和阈值电压电平低于第二读取电平的第二存储器单元的掩蔽处理，所述第二读取电平低于所述第一读取电平。
2.根据权利要求1所述的存储器装置，其中，所述第一读取电平高于主读取电平，并且所述第二读取电平低于所述主读取电平。
3.根据权利要求2所述的存储器装置，其中，所述外围电路包括：
电压生成电路，所述电压生成电路被配置为向所述存储器单元阵列的字线中的选定字线施加读取电压；以及
页缓冲器组，所述页缓冲器组被配置为对所述存储器单元阵列的位线进行预充电，并且然后感测所述存储器单元阵列的所述位线的电流变化。
4.根据权利要求3所述的存储器装置，其中，所述页缓冲器组向与所述存储器单元阵列联接的所述位线中的与所述第一存储器单元或所述第二存储器单元联接的第一位线施加接地电压，并且对所述第一位线执行所述掩蔽处理。
5.根据权利要求3所述的存储器装置，其中，所述控制逻辑控制所述外围电路执行第一感测操作、第二感测操作和第三感测操作，在所述第一感测操作中感测所述第一存储器单元，在所述第二感测操作中感测所述第二存储器单元，并且在所述第三感测操作中对所述第一存储器单元和所述第二存储器单元执行所述掩蔽处理并且然后感测除所述第一存储器单元和所述第二存储器单元之外的存储器单元。
6.根据权利要求5所述的存储器装置，其中，所述电压生成电路在所述第一感测操作期间将与所述第一读取电平相对应的第一读取电平电压施加到所述选定字线，在所述第二感测操作期间将与所述第二读取电平相对应的第二读取电平电压施加到所述选定字线，并且在所述第三感测操作期间将与所述主读取电平相对应的主读取电压施加到所述选定字线。
7.根据权利要求6所述的存储器装置，其中，所述第一读取电平电压大于所述主读取电压，并且所述第二读取电平电压小于所述主读取电压。
8.根据权利要求6所述的存储器装置，其中，所述页缓冲器组基于从所述第一感测操作和所述第二感测操作的结果获得的感测数据而在所述第三感测操作期间将接地电压施加到与所述第一存储器单元或所述第二存储器单元相对应的第一位线，并且将作为除了所述第一位线之外的位线的第二位线预充电到预定电平。
9.根据权利要求5所述的存储器装置，其中，所述电压生成电路在所述第一感测操作、所述第二感测操作和所述第三感测操作期间向所述选定字线施加主读取电压，并且
其中，所述页缓冲器组在所述第一感测操作期间将所述位线预充电到与所述第一读取电平相对应的第一位线电压，在所述第二感测操作期间将所述位线预充电到与所述第二读取电平相对应的第二位线电压，并且在所述第三感测操作期间将作为除了与所述第一存储器单元和所述第二存储器单元相对应的第一位线之外的位线的第二位线预充电到与所述主读取电平相对应的第三位线电压。
10.根据权利要求9所述的存储器装置，其中，所述第一位线电压大于所述第三位线电压，并且所述第二位线电压小于所述第三位线电压。
11.根据权利要求5所述的存储器装置，其中，所述电压生成电路在所述第一感测操作、所述第二感测操作和所述第三感测操作期间向所述选定字线施加主读取电压，并且
其中，所述页缓冲器组在所述第一感测操作期间使用第一参考电流来感测所述位线持续第一感测时间，在所述第二感测操作期间使用第二参考电流来感测所述位线持续第二感测时间，并且在所述第三感测操作期间使用第三参考电流来感测作为除了与所述第一存储器单元或所述第二存储器单元相对应的第一位线之外的位线的第二位线持续第三感测时间。
12.根据权利要求11所述的存储器装置，其中，所述第一感测时间比所述第三感测时间长，并且所述第二感测时间比所述第三感测时间短。
13.一种存储器装置，该存储器装置包括：
页，所述页包括共同联接到一条字线的多个存储器单元；
外围电路，所述外围电路被配置为对所述页执行读取操作；以及
控制逻辑，所述控制逻辑被配置为控制所述外围电路执行所述读取操作，
其中，在所述读取操作期间，所述控制逻辑控制所述外围电路执行：
第一感测操作，在所述第一感测操作中，感测所述多个存储器单元中的阈值电压电平高于或等于比主读取电平高的第一读取电平的第一存储器单元；
第二感测操作，在所述第二感测操作中，感测所述多个存储器单元中的阈值电压电平低于或等于比所述主读取电平低的第二读取电平的第二存储器单元；以及
第三感测操作，在所述第三感测操作中，在对所述第一存储器单元和所述第二存储器单元执行掩蔽处理的状态下感测所述多个存储器单元。
14.根据权利要求13所述的存储器装置，其中，所述外围电路改变在所述第一感测操作、所述第二感测操作和所述第三感测操作期间要施加至所述字线的读取电压。
15.根据权利要求13所述的存储器装置，其中，所述外围电路改变在所述第一感测操作、所述第二感测操作和所述第三感测操作期间用于对分别与所述多个存储器单元联接的多条位线进行预充电的预充电电平。
16.根据权利要求13所述的存储器装置，其中，所述外围电路改变在所述第一感测操作、所述第二感测操作和所述第三感测操作期间的感测时间。
17.一种操作存储器装置的方法，该方法包括以下步骤：
执行第一感测操作，在所述第一感测操作中，感测多个存储器单元中的阈值电压电平高于或等于比主读取电平高的第一读取电平的第一存储器单元；
执行第二感测操作，在所述第二感测操作中，感测所述多个存储器单元中的阈值电压电平低于或等于比所述主读取电平低的第二读取电平的第二存储器单元；
对所述第一存储器单元和所述第二存储器单元执行掩蔽处理；以及
执行第三感测操作，在所述第三感测操作中，感测所述多个存储器单元的阈值电压电平是高于还是低于所述主读取电平。
18.根据权利要求17所述的方法，其中，通过执行所述掩蔽处理，在所述第三感测操作期间将接地电压施加到与所述第一存储器单元或所述第二存储器单元联接的位线。
19.根据权利要求17所述的方法，其中，在所述第一感测操作、所述第二感测操作和所述第三感测操作期间被施加到字线的读取电压在所述第一感测操作、所述第二感测操作和所述第三感测操作之间变化。
20.根据权利要求17所述的方法，其中，在所述第一感测操作、所述第二感测操作和所述第三感测操作期间用于对分别与所述多个存储器单元联接的多条位线进行预充电的预充电电平在所述第一感测操作、所述第二感测操作和所述第三感测操作之间变化。
21.根据权利要求17所述的方法，其中，感测时间在所述第一感测操作、所述第二感测操作和所述第三感测操作之间变化。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210105734A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210155432A (ko) * 2020-06-15 2021-12-23 삼성전자주식회사 불휘발성 메모리 장치, 및 그것의 동작 방법
US11568945B2 (en) * 2021-06-09 2023-01-31 Sandisk Technologies Llc Fast sensing scheme with amplified sensing and clock modulation

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070153604A1 (en) * 2005-12-29 2007-07-05 Shou-Chang Tsao Method for power-saving multi-pass sensing in non-volatile memory
CN101180682A (zh) * 2005-03-16 2008-05-14 桑迪士克股份有限公司 具有节省功率的读取和编程检验操作的非易失性存储器和方法
US20090080265A1 (en) * 2007-09-26 2009-03-26 Nima Mokhlesi Multiple bit line voltages based on distance
CN101711415A (zh) * 2007-06-07 2010-05-19 桑迪士克公司 具有位线封锁控制的非易失存储器和用于改进的感测的方法
CN103119655A (zh) * 2010-07-13 2013-05-22 桑迪士克技术有限公司 对非易失性存储器的快速随机访问
US20130343124A1 (en) * 2012-06-21 2013-12-26 Kabushiki Kaisha Toshiba Semiconductor memory device and operation method for same
US20140347921A1 (en) * 2013-05-21 2014-11-27 SK Hynix Inc. Semiconductor memory device and method of operating the same
CN106205697A (zh) * 2014-12-15 2016-12-07 爱思开海力士有限公司 半导体存储器件及其操作方法
CN108091365A (zh) * 2016-11-22 2018-05-29 三星电子株式会社 非易失性存储装置
US20190180823A1 (en) * 2017-12-12 2019-06-13 Western Digital Technologies, Inc. Non-volatile memory and sensing method with lockout control

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101586046B1 (ko) * 2009-05-26 2016-01-18 삼성전자주식회사 저장 장치 및 그것의 읽기 방법
KR20140028571A (ko) 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9530515B2 (en) 2013-03-13 2016-12-27 Sandisk Technologies Llc Determining read voltages for reading memory
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
US10199106B2 (en) * 2014-09-30 2019-02-05 Carnegie Mellon University Reducing errors caused by inter-cell interference in a memory device
US10186325B2 (en) 2017-03-07 2019-01-22 Intel Corporation Method and apparatus for shielded read to reduce parasitic capacitive coupling
KR102496272B1 (ko) 2017-09-27 2023-02-03 삼성전자주식회사 비휘발성 메모리 장치, 및 이의 동작 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101180682A (zh) * 2005-03-16 2008-05-14 桑迪士克股份有限公司 具有节省功率的读取和编程检验操作的非易失性存储器和方法
US20070153604A1 (en) * 2005-12-29 2007-07-05 Shou-Chang Tsao Method for power-saving multi-pass sensing in non-volatile memory
CN101711415A (zh) * 2007-06-07 2010-05-19 桑迪士克公司 具有位线封锁控制的非易失存储器和用于改进的感测的方法
US20090080265A1 (en) * 2007-09-26 2009-03-26 Nima Mokhlesi Multiple bit line voltages based on distance
CN103119655A (zh) * 2010-07-13 2013-05-22 桑迪士克技术有限公司 对非易失性存储器的快速随机访问
US20130343124A1 (en) * 2012-06-21 2013-12-26 Kabushiki Kaisha Toshiba Semiconductor memory device and operation method for same
US20140347921A1 (en) * 2013-05-21 2014-11-27 SK Hynix Inc. Semiconductor memory device and method of operating the same
CN106205697A (zh) * 2014-12-15 2016-12-07 爱思开海力士有限公司 半导体存储器件及其操作方法
CN108091365A (zh) * 2016-11-22 2018-05-29 三星电子株式会社 非易失性存储装置
US20190180823A1 (en) * 2017-12-12 2019-06-13 Western Digital Technologies, Inc. Non-volatile memory and sensing method with lockout control

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