CN106205697A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

提供了一种半导体存储器件及其操作方法。所述器件包括存储器单元阵列，其包括有多个布置为多个列的存储器单元；外围电路，配置为当执行编程操作时对多个存储器单元中的所选择的存储器单元进行编程；以及控制逻辑，配置为在编程操作期间控制外围电路。所述控制逻辑控制外围电路使得在编程操作期间故障位屏蔽操作以及最高有效位(MSB)数据编程操作被同时执行。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求在2014年12月15日提交的韩国专利申请No.10-2014-0180711的优先权，其整体内容通过引用合并于此。
技术领域
本公开的各种实施方式涉及一种电子器件，并且特别地涉及一种半导体存储器件及其操作方法。
背景技术
半导体器件，特别是半导体存储器件被归类为易失性存储器件和非易失性存储器件。
非易失性存储器件具有相对较低的写入和读取速度。然而，非易失性存储器件即使在没有电源供给的情况下也保有所存储的数据。因此，非易失性存储器件无论是否对其供电都可以用来存储数据。非易失性存储器件包括只读存储器(ROM)、掩模型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电擦除可编程ROM(EEPROM)、闪存存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)以及铁电型RAM(FRAM)等。闪存存储器包括NOR类型闪存存储器和NAND类型闪存存储器。
闪存存储器具有RAM的不需要数据编程、擦除操作的优势以及ROM的即使没有电源供给也可以保有存储的数据的优势。因此，闪存存储器作为例如数字相机、个人数字助理(PDA)以及MP3播放器的便携式电子器件的存储介质而被广泛使用。
发明内容
本公开的实施方式指向一种半导体存储器件及其操作方法，所述半导体存储器件具有当对其执行编程操作时降低的操作时间。
本公开的一个方面包括一种半导体存储器件，其包括具有多个存储器单元的存储器单元阵列；当执行编程操作时对来自多个存储器单元中的存储器单元进行编程的外围电路；以及在编程操作期间控制外围电路的控制逻辑，并且所述控制逻辑控制外围电路使得在编程操作期间故障位屏蔽操作以及最高有效位(MSB)数据编程操作被同时执行。
本公开的另一个方面包括一种操作半导体存储器件的方法，包括对多个存储器单元中的所选择的存储器单元执行最低有效位(LSB)数据编程操作，对其中被执行了LSB数据编程操作的所选择的存储器单元执行故障位屏蔽操作，并且在执行故障位屏蔽操作的同时执行MSB数据编程操作。
附图说明
在参照附图所描述的详细的示意性实施方式中，本公开的上述以及其他的特征和优势对于本领域的技术人员来说将变得明显。
图1描述了根据本公开一个实施方式的半导体存储器件的框图；
图2描述了根据本公开一个实施方式的控制逻辑的详细框图；
图3描述了根据本公开一个实施方式的半导体存储器件的操作方法的流程图；
图4描述了用于根据本公开一个实施方式的半导体存储器件的操作方法的信号波形；
图5描述了包括图1的半导体存储器件的存储系统的框图；
图6描述了图5的存储系统的应用示例的框图；
图7描述了包括参照图6描述的存储系统的计算系统的框图。
具体实施方式
参照附图将更为全面地对本公开的各种实施方式进行描述。然而，这些新颖的理念可以实施为不同的形式并且不应当被解释为限于所列举的实施方式。相反，提供这些实施方式以使得本公开彻底而完整并且将创新性的理念传达给本领域的技术人员。
贯穿本说明书，当提到一个组件“连接”到另一个组件，其包括该组件“直接”连接到另一个组件或是通过其他的中间组件而间接连接到另一个组件。贯穿本说明书，当特定部分“包括”特定部分时，除非特别限定否则其包含了另一组件可进一步被包括而不是排除任何其他的组件。
图1描述了根据本公开一个实施方式的半导体存储器件的框图；
参照图1，半导体存储器件100包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140以及电压产生器150。
存储器单元阵列110包括多个存储块BLK1到BLKz，z为正整数。多个存储块BLK1到BLKz通过字线WL连接到地址解码器120。多个存储块BLK1到BLKz通过位线BL1到BLm连接到读取/写入电路130，m为正整数。多个存储块BLK1到BLKz中的每一个包括多个存储器单元。
在一个实施方式中，多个存储器单元为非易失性存储器单元。在存储块BLK所包括的多个存储器单元中，连接到相同字线的存储器单元群组被称为一个页。因此，存储器单元阵列110中的多个存储块BLK1到BLKz中的每一个包括多个页。
进一步，存储器单元阵列110中的多个存储块BLK1到BLKz中的每一个包括多个单元存储串(cell string)。串行连接到相同位线的存储器单元群组被称为存储串。
地址解码器120、读取/写入电路130以及电压产生器150作为驱动存储器单元阵列110的外围电路来操作。
地址解码器120通过字线WL连接到存储器单元阵列110。地址解码器120配置为响应于控制逻辑140的控制而操作。地址解码器120通过半导体存储器件100中的输入/输出缓冲器(未示出)接收地址ADDR。
当执行编程操作时，地址解码器120将由电压产生器150产生的编程电压Vpgm施加到所选择的存储块的所选择的字线。当执行编程验证操作时，地址解码器120将由电压产生器150产生的编程验证电压Vverify施加到所选择的存储块的所选择的字线。此外，当在编程操作期间执行用于编程最高有效位(MSB)的操作(即MSB数据编程操作)之前执行对编程在存储器单元中的最低有效位(LSB)数据进行读取的读取操作时，地址解码器120将由电压产生器150产生的读取电压Vread施加到所选择的存储块的所选择的字线。
进一步，当在编程操作期间执行在LSB数据编程操作完成之后执行的故障位屏蔽操作时，地址解码器120从控制逻辑140接收故障位屏蔽使能信号Fail Bit MaskingEnable以及与其中产生了故障位的存储器单元阵列110的列相对应的列地址ColumnAddressing。响应于故障位屏蔽使能信号Fail Bit Masking Enable以及列地址ColumnAddressing，地址解码器120将对应于列地址Column Addressing的页缓冲器去激活或是将该页缓冲器设置在编程禁止模式。
编程操作在半导体存储器件100上以页为单位得以执行。地址ADDR包括块地址、行地址以及列地址。地址解码器120根据块地址和行地址选择一个存储块以及一个字线。列地址被地址解码器120解码，并且解码后的列地址提供给读取/写入电路130。
读取/写入电路130包括多个页缓冲器PB1到PBm。所述多个页缓冲器PB1到PBm分别通过位线BL1到BLm连接到存储器单元阵列110。当执行编程操作，多个页缓冲器PB1到PBm中的每一个临时存储LSB数据或MSB数据并且接着根据所存储的数据调整相对应的位线的电势电平。进一步，当执行验证操作时，多个页缓冲器PB1到PBm中的每一个感测相对应的位线的电势电平。
此外，读取/写入电路130利用列扫描方法探测关于LSB数据编程操作的故障位FailBit并且在LSB数据编程操作完成后将该故障位Fail Bit传输到控制逻辑140。
读取/写入电路130响应于控制逻辑140的控制进行操作。读取/写入电路130响应于自控制逻辑140输出的页缓冲器控制信号PB_control来执行编程操作、验证操作、故障位检查操作以及诸如此类。可以利用列扫描方法来执行故障位检查操作从而产生故障位Fail Bit。
在一个实施方式中，读取/写入电路130可以包括页缓冲器(或页寄存器)、列选择电路等。
控制逻辑140连接到地址解码器120、读取/写入电路130以及电压产生器150。控制逻辑140通过半导体存储器件100中的输入/输出缓冲器(未示出)接收命令CMD以及控制信号CTRL。控制逻辑140配置为响应于命令CMD以及控制信号CTRL而控制半导体存储器件100的整体操作。进一步，控制逻辑140控制地址解码器120、读取/写入电路130以及电压产生器150，使得：在编程操作中，当对存储器单元阵列110的LSB数据编程操作完成后执行故障位屏蔽操作的同时执行MSB数据编程操作的一些过程。
控制逻辑140从读取/写入电路130接收故障位Fail Bit并且将对应于故障位Fail Bit的列地址Column Addressing输出到地址解码器120。进一步，当执行故障位屏蔽操作时控制逻辑140输出故障位屏蔽使能信号Fail Bit Masking Enable。
响应于输出自控制逻辑140的电压产生器控制信号VG_control，电压产生器150在编程操作期间当执行编程电压施加操作时产生编程电压Vpgm并且当执行验证操作时产生验证电压Vverify。进一步，在LSB数据编程操作完成之后并且MSB数据编程操作执行之前，电压产生器150产生用于读取存储在存储器单元中的LSB数据的读取电压Vread。
图2描述了根据本公开一个实施方式的图1所示控制逻辑的详细框图。
参照图2，控制逻辑140包括控制器141、页缓冲器控制器142、屏蔽使能信号产生器143以及故障位地址信号产生器144。
控制器141响应于通过输入/输出缓冲器(未示出)输入的命令CMD以及控制信号CTRL来产生电压产生器控制信号VG_control，并且当响应于命令CMD以及控制信号CTRL而在执行整体操作中的每一个时控制页缓冲器控制器142以及屏蔽使能信号产生器143以便控制地址解码器120以及读取/写入电路130。
当执行编程操作或是验证操作时，页缓冲器控制器142输出页缓冲器控制信号PB_control用以控制读取/写入电路130。进一步，当利用列扫描方法执行故障位检查操作时，页缓冲器控制器142可以从读取/写入电路130接收故障位Fail Bit，并且将关于故障位Fail Bit的信息输出到故障位地址信号产生器144。
当在编程操作期间LSB数据编程操作完成时，屏蔽使能信号产生器143根据控制器141的控制而产生并且输出故障位屏蔽使能信号Fail Bit Masking Enabl。
故障位地址信号产生器144响应于故障位屏蔽使能信号Fail Bit Masking Enable而被激活并且基于从页缓冲器控制器142接收到的故障位信息输出对应于故障位Fail Bit的列地址Column Addressing。
图3描述了根据本公开一个实施方式的图1和图2中所示半导体存储器件的操作方法的流程图。
图4描述了用于根据本公开一个实施方式的图3中所示的半导体存储器件的操作方法的信号波形。
以下将参照图1到图4对根据本公开一个实施方式的半导体存储器件的操作方法进行描述。
1)输入LSB数据(S210)
当从半导体存储器件的外部输入编程命令CMD时，控制逻辑140输出用于执行编程操作的控制信号。读取/写入电路130响应于页缓冲器控制信号PB_control而临时存储编程数据的LSB数据并且根据所临时存储的LSB数据调整位线BL1到BLm的电势电平。
2)施加编程电压(S220)
当执行编程电压施加操作时，地址解码器120响应于地址ADDR而从多个存储块BLK1到BLKz中选择一个存储块并且将由电压产生器150产生的编程电压Vpgm施加到所选择的存储块的所选择的字线。
3)执行验证操作(S230)
当编程电压施加操作(S220)完成后，由电压产生器150产生的验证电压Vverify施加到所选择的存储块的所选择的字线，并且接着多个页缓冲器PB1到PBm分别感测到位线BL1到BLm的电势电平从而对存储在所选择的存储块中的LSB数据执行编程验证操作。
4)增大编程电压(S240)
当对于LSB数据的编程验证操作(S230)的结果被确定为失败，编程电压Vpgm的电平增大一个步进电压(step voltage)并被重置，接着再次执行从上面描述的施加编程电压(S220)开始的操作。
5)执行故障位屏蔽操作(S250)
当对于LSB数据的编程验证操作(S230)的结果被确定为合格时，控制逻辑140控制外围电路从而执行故障位屏蔽操作。
在故障位屏蔽操作中，读取/写入电路130被控制为利用列扫描方法来探测故障位Fail Bit，并且如果故障位Fail Bit被探测到并且被传输到控制逻辑140，则控制逻辑140将对应于故障位Fail Bit的列地址Column Addressing输出到地址解码器120。当执行接下来的MSB数据编程操作时，地址解码器120控制读取/写入电路130通过基于列地址Column Addressing屏蔽针对与列地址Column Addressing相对应的页缓冲器的编程操作来去激活该页缓冲器或是将该页缓冲器设置在编程禁止模式。
6)读取LSB数据(S260)
当执行故障位屏蔽操作(S250)时，包括在读取/写入电路130中的多个页缓冲器PB1到PBm读取并且临时存储LSB数据。如图4所示，当执行故障位屏蔽操作(S250)时可以对LSB数据执行读取操作。
7)输入MSB数据(S270)
当对LSB的读取操作(S260)完成时，编程数据的MSB数据从半导体存储器件的外部输入并且被临时存储在读取/写入电路130中。通过合并临时存储的LSB数据和输入的MSB数据来产生编程数据并将其临时存储。这样，位线BL1到BLm的电势电平就根据所产生的编程数据来被调整。
8)施加编程电压(S280)
当执行编程电压施加操作时，由电压产生器150产生的编程电压Vpgm被施加到所选择的存储块的所选择的字线以将MSB数据存储在所选择的存储块中。
9)执行验证操作(S290)
当编程电压施加操作(S280)完成后，由电压产生器150产生的验证电压Vverify被施加到所选择的存储块的所选择的字线，并接着多个页缓冲器PB1到PBm感测相对应的位线BL1到BLm的电势电平从而对存储在所选择的存储块中的MSB数据执行编程验证操作。
在执行故障位屏蔽操作(S250)的同时，可以执行对MSB数据的编程电压施加操作(S280)和编程验证操作(S290)，如图4所示。因此，半导体存储器件的编程操作时间可以减少。
在本公开的实施方式中，对MSB数据的编程电压施加操作(S280)和编程验证操作(S290)被示出为在故障位屏蔽操作(S250)期间执行一次。然而，这些操作可以执行为两次或是更多次的预定数目的次数。
10)增大编程电压(S300)
当对于MSB数据的编程验证操作(S290)的结果被确定为失败时，编程电压Vpgm的电平增大一个步进电压并被重置。
11)施加编程电压(S310)
重置为增大的电平的编程电压Vpgm被施加到所选择的字线。
12)执行验证操作(S320)
当编程电压施加操作(S310)完成后，由电压产生器150产生的验证电压Vverify被施加到所选择的存储块的所选择的字线，并接着多个页缓冲器PB1到PBm感测相对应的位线BL1到BLm的电势电平从而对MSB数据执行编程验证操作。
另一方面，如果对于MSB数据的编程验证操作(S290)的结果被确定为合格，则编程操作完成。当该结果被确定为失败时，再次执行从增大编程电压电平(S300)开始的操作。
图5为示出了包括图1的半导体存储器件的存储系统的框图。
参照图5，存储系统1000包括半导体存储器件100和控制器1100。
半导体存储器件100可以按照与参照图1所描述的方式相同的方式来配置并操作。因此，出于描述简要，对其的描述在此略过。
控制器1100连接到主机Host以及半导体存储器件100。控制器1100配置为响应于来自主机Host的请求而访问半导体存储器件100。例如，控制器1100配置为控制半导体存储器件100的读取、写入、擦除以及后台操作。控制器1100配置为在半导体存储器件100和主机Host之间提供接口。控制器1100配置为驱动固件从而控制半导体存储器件100。
控制器1100包括随机存储存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及错误修正块1150。RAM 1110用作下列至少一种：处理单元1120的可操作存储器、半导体存储器件100和主机Host之间的缓存存储器以及半导体存储器件100和主机Host之间的缓冲存储器。处理单元1120控制控制器1100的全部操作。此外，控制器1100可以在执行写入操作，即编程操作时临时存储提供自主机Host的编程数据。
主机接口1130包括用于在主机Host和控制器1100之间交换数据的协议。在一个实施方式中，控制器1100配置为通过下列各种协议中的至少一种来与主机Host进行通信，例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-表达(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小接口(SCSI)协议、增强小硬盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等。
存储器接口1140与半导体存储器件100对接。在一个实施方式中，存储器接口1140包括NAND接口或是NOR接口。
错误修正块1150配置为探测从半导体存储器件100所接收的数据中的错误并利用错误修正代码(ECC)对其进行修正。处理单元1120根据错误修正块1150的错误探测结果来调整所读取的电压的电平并且控制半导体存储器件100基于所调整的读取电压来再次执行读取操作。在一个实施方式中，错误修正块1150可以实施在控制器1100中。
控制器1100以及半导体存储器件100可以集成到单一的半导体器件中。在一个实施方式中，控制器1100以及半导体存储器件100可以集成到一个半导体器件中并配置为存储器卡。例如，控制器1100以及半导体存储器件100可以集成到一个半导体器件中并且配置为存储器卡，例如个人计算机(PC)卡(例如，个人计算机存储器卡国际协会(PCMCIA)卡)、压缩闪存(CF)卡、智能介质(SM)卡(SMC)、存储棒、MMC(例如，尺寸降低的MMC(RS-MMC)或MMCmicro)、安全数字(SD)卡(例如，miniSD、microSD或高容量SD(SDHC))、或通用闪存储存器件(UFS)等。
控制器1100和半导体存储器件100可以集成到固态驱动(SSD)中。SSD包括配置用于将数据存储在半导体存储器件中的储存器件。当存储系统1000用作SSD时，连接到存储系统1000的主机Host的操作速率可以显著地提高。
在一个实施方式中，存储系统1000可以被提供作为电子器件的各种元件中的至少一种，所述电子器件诸如为：计算机、超便携个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络书写板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航器件、黑匣子、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于无线传输并接收信息的器件、配置家庭网络的各种电子器件中的至少一种、用于配置计算机网络的各种电子器件中的至少一种、用于配置远程通讯网络的各种电子器件中的至少一种、RFID器件、或者用于配置计算系统的各种电子器件中的至少一种等。
在一个实施方式中，半导体存储器件100或存储系统1000可以以各种封装形式来安装。例如，半导体存储器件100或存储系统1000可以通过下列各种方法来封装，并且可以被安装，例如封装堆叠(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、格纹盒中管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、双侧引脚小外形封装集成电路(SOIC)、收缩小外形封装(SSOP)、薄型小尺寸封装(TSOP)、薄型四方扁平封装(TQFP)、封装内系统(SIP)、多芯片封装(MCP)、晶圆级制备封装(WFP)、或晶圆级处理的堆叠式封装(WSP)等。
图6为示出了图5所示的存储系统的应用例子的框图。
参照图6，存储系统2000包括半导体存储器件2100以及控制器2200。半导体存储器件2100包括多个半导体存储器芯片。多个半导体存储器芯片被划分为多个群组。
在图6中，多个群组被示出分别通过第一到第k信道CH1到CHk与控制器2200进行通信。每个半导体存储器芯片都可以以与上面参照图1所描述的半导体存储器件100基本相同的方式来配置和操作。
在另一个实施方式中，多个群组可以配置为通过单一共用信道与控制器2200进行通信。控制器2200可以配置为与参照图5所描述的控制器1100相似，并且配置为通过多个信道CH1到CHk控制半导体存储器件2100的多个半导体存储器芯片。
图7为示出了包括如参照图6所描述的存储系统的计算系统的框图。
参照图7，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以通过总线3500电气连接到中央处理单元3100、RAM 3200、用户接口3300以及电源3400。通过用户接口3300提供或由中央处理单元3100处理的数据可以存储在存储系统2000中。
在图7中，半导体存储器件2100可以通过控制器2200连接到系统总线3500。然而，半导体存储器件2100可以被配置为直接连接到系统总线3500。在这个实施方式中，控制器2200可以省略，因此可以由中央处理单元3100和RAM 3200执行控制器2200的功能。
在图7中，提供参照图6所描述的存储系统2000。然而，存储系统2000可以用参照图5所描述的存储系统1000来代替。在一个实施方式中，计算系统3000可以包括上面参照图5和图6所分别描述的存储系统1000和2000。
根据本公开的一个实施方式，由于当在LSB数据编程操作执行后执行故障位屏蔽操作时LSB数据读取操作以及MSB数据编程操作的一些过程被同时执行，半导体存储器件的编程操作时间可以降低。
在附图和说明书中，公开了本公开的示例性的实施方式，并且虽然采用了特定的术语，其仅用于普遍而描述性的意义并非限制的目的。至于本公开的范围，其在下面的权利要求中列出。因此，对于本领域的技术人员来说可以理解的是可以在形式和细节上做出各种改变而不会背离本发明的精神或是范围。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储器单元阵列，包括多个存储器单元；
外围电路，配置为当执行编程操作时对自所述存储器单元中选择的存储器单元进行编程；以及
控制逻辑，配置为在编程操作期间控制外围电路，
其中，所述控制逻辑控制所述外围电路使得在编程操作期间故障位屏蔽操作以及最高有效位MSB数据编程操作被同时执行。
技术方案2.根据技术方案1所述的器件，其中，所述控制逻辑控制外围电路使得：在MSB数据编程操作中，在执行故障位屏蔽操作的同时编程电压施加操作和验证操作被执行数次。
技术方案3.根据技术方案1所述的器件，其中存储器单元被布置为多列，并且其中所述外围电路包括：
读取/写入电路，包括分别耦接到所述存储器单元阵列的多个列的多个页缓冲器，并且配置为当执行故障位屏蔽操作时执行故障位检查操作从而探测故障位并且将所探测到的故障位输出到所述控制逻辑；以及
地址解码器，配置为：当执行故障位屏蔽操作时将与产生了故障位的列的列地址相对应的页缓冲器去激活，或是将该页缓冲器设置在编程禁止模式。
技术方案4.根据技术方案3所述的器件，其中，当执行故障位检查操作时，所述读取/写入电路利用列扫描方法探测产生了故障位的列。
技术方案5.根据技术方案1所述的器件，其中控制逻辑包括：
屏蔽使能信号产生器，配置为当执行故障位屏蔽操作时输出故障位屏蔽使能信号；
页缓冲器控制器，配置为：当执行故障位屏蔽操作时，接收故障位并且输出关于所接收到的故障位的故障位信息；以及
故障位地址信号产生器，配置为根据故障位屏蔽使能信号和故障位信息来输出产生了故障位的列的列地址。
技术方案6.根据技术方案1所述的器件，其中，控制逻辑控制外围电路使得故障位屏蔽操作和MSB数据编程操作同时执行，以及
其中，控制逻辑控制外围电路使得在MSB数据编程操作之前执行最低有效位LSB数据读取操作。
技术方案7.根据技术方案6所述的器件，其中，当故障位屏蔽操作被执行时，LSB数据读取操作被执行。
技术方案8.一种操作半导体存储器件的方法，所述方法包括：
对多个存储器单元中的所选择的存储器单元执行最低有效位LSB数据编程操作；
对被执行了LSB数据编程操作的所选择的存储器单元执行故障位屏蔽操作；以及
在执行故障位屏蔽操作的同时执行MSB数据编程操作。
技术方案9.根据技术方案8所述的方法，其中，关于在LSB数据编程操作期间产生了故障位的列，所述故障位屏蔽操作被执行以禁止MSB数据编程操作。
技术方案10.根据技术方案8所述的方法，其中，在执行故障位屏蔽操作的同时，在MSB数据编程操作之前执行LSB数据读取操作。
技术方案11.根据技术方案8所述的方法，其中，MSB数据编程操作的一些包括预定次数的编程电压施加操作和预定次数的验证操作。
技术方案12.根据技术方案9所述的方法，其中，执行故障位屏蔽操作包括利用列扫描方法探测产生了故障位的列。

Claims (10)

1.一种半导体存储器件，包括：
存储器单元阵列，包括多个存储器单元；
外围电路，配置为当执行编程操作时对自所述存储器单元中选择的存储器单元进行编程；以及
控制逻辑，配置为在编程操作期间控制外围电路，
其中，所述控制逻辑控制所述外围电路使得在编程操作期间故障位屏蔽操作以及最高有效位MSB数据编程操作被同时执行。
2.根据权利要求1所述的器件，其中，所述控制逻辑控制外围电路使得：在MSB数据编程操作中，在执行故障位屏蔽操作的同时编程电压施加操作和验证操作被执行数次。
3.根据权利要求1所述的器件，其中存储器单元被布置为多列，并且其中所述外围电路包括：
读取/写入电路，包括分别耦接到所述存储器单元阵列的多个列的多个页缓冲器，并且配置为当执行故障位屏蔽操作时执行故障位检查操作从而探测故障位并且将所探测到的故障位输出到所述控制逻辑；以及
地址解码器，配置为：当执行故障位屏蔽操作时将与产生了故障位的列的列地址相对应的页缓冲器去激活，或是将该页缓冲器设置在编程禁止模式。
4.根据权利要求3所述的器件，其中，当执行故障位检查操作时，所述读取/写入电路利用列扫描方法探测产生了故障位的列。
5.根据权利要求1所述的器件，其中控制逻辑包括：
屏蔽使能信号产生器，配置为当执行故障位屏蔽操作时输出故障位屏蔽使能信号；
页缓冲器控制器，配置为：当执行故障位屏蔽操作时，接收故障位并且输出关于所接收到的故障位的故障位信息；以及
故障位地址信号产生器，配置为根据故障位屏蔽使能信号和故障位信息来输出产生了故障位的列的列地址。
6.根据权利要求1所述的器件，其中，控制逻辑控制外围电路使得故障位屏蔽操作和MSB数据编程操作同时执行，以及
其中，控制逻辑控制外围电路使得在MSB数据编程操作之前执行最低有效位LSB数据读取操作。
7.根据权利要求6所述的器件，其中，当故障位屏蔽操作被执行时，LSB数据读取操作被执行。
8.一种操作半导体存储器件的方法，所述方法包括：
对多个存储器单元中的所选择的存储器单元执行最低有效位LSB数据编程操作；
对被执行了LSB数据编程操作的所选择的存储器单元执行故障位屏蔽操作；以及
在执行故障位屏蔽操作的同时执行MSB数据编程操作。
9.根据权利要求8所述的方法，其中，关于在LSB数据编程操作期间产生了故障位的列，所述故障位屏蔽操作被执行以禁止MSB数据编程操作。
10.根据权利要求8所述的方法，其中，在执行故障位屏蔽操作的同时，在MSB数据编程操作之前执行LSB数据读取操作。
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