JP2000149584A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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Abstract
(57)【要約】
【課題】 本発明は、強誘電体キャパシタを備えた強誘
電体記憶装置に関し、一つの強誘電体キャパシタに３値
以上のデータを記憶し、記憶したデータを読み出すこと
ができる強誘電体記憶装置を提供することを目的とす
る。 【解決手段】 強誘電体キャパシタ３を有するメモリセ
ル１と、３値以上のディジタル値を入力し、入力したデ
ィジタル値に対応する書込アナログ電圧を、強誘電体キ
ャパシタ３の電極に与え、強誘電体キャパシタ３に残留
分極を生じさせるDA変換手段２１と、強誘電体キャパシ
タ３の残留分極の値に応じて得られる読出アナログ電圧
を入力し、読出アナログ電圧を、元のディジタル値に復
元するAD変換手段２３とを備えたことを特徴とする。
電体記憶装置に関し、一つの強誘電体キャパシタに３値
以上のデータを記憶し、記憶したデータを読み出すこと
ができる強誘電体記憶装置を提供することを目的とす
る。 【解決手段】 強誘電体キャパシタ３を有するメモリセ
ル１と、３値以上のディジタル値を入力し、入力したデ
ィジタル値に対応する書込アナログ電圧を、強誘電体キ
ャパシタ３の電極に与え、強誘電体キャパシタ３に残留
分極を生じさせるDA変換手段２１と、強誘電体キャパシ
タ３の残留分極の値に応じて得られる読出アナログ電圧
を入力し、読出アナログ電圧を、元のディジタル値に復
元するAD変換手段２３とを備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを備えた強誘電体記憶装置に係り、特に、一つの強誘
電体キャパシタに３値以上のデータを記憶する強誘電体
記憶装置に関する。
タを備えた強誘電体記憶装置に係り、特に、一つの強誘
電体キャパシタに３値以上のデータを記憶する強誘電体
記憶装置に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置は、書き込んだ
データを保持するために電力が必要なDRAM（Dynamic Ra
ndom Access Memory）等の揮発性の半導体記憶装置と、
書き込んだデータを保持するために電力が不要なフラッ
シュメモリ・EEPROM（Electrical Erasable Programmab
le Read Only Memory）等の不揮発性の半導体記憶装置
とに大別されている。また、半導体記憶装置の性能は、
記憶容量・アクセス速度・消費電力で表されることが多
い。
データを保持するために電力が必要なDRAM（Dynamic Ra
ndom Access Memory）等の揮発性の半導体記憶装置と、
書き込んだデータを保持するために電力が不要なフラッ
シュメモリ・EEPROM（Electrical Erasable Programmab
le Read Only Memory）等の不揮発性の半導体記憶装置
とに大別されている。また、半導体記憶装置の性能は、
記憶容量・アクセス速度・消費電力で表されることが多
い。
【０００３】DRAMは、大容量・高速の半導体記憶装置と
して、主に、各種コンピュータの主記憶用として使用さ
れている。しかし、DRAMは揮発性であるため、記憶した
データを保持するためにリフレッシュ動作が必要であ
り、消費電力が大きい。フラッシュメモリ・EEPROMは、
大容量・低消費電力・不揮発性の半導体記憶装置とし
て、主に、ファイルシステム、メモリカード、ポータブ
ル機器等に使用されている。しかし、フラッシュメモリ
・EEPROMは、データの書き込みに要する時間が著しく長
い。
して、主に、各種コンピュータの主記憶用として使用さ
れている。しかし、DRAMは揮発性であるため、記憶した
データを保持するためにリフレッシュ動作が必要であ
り、消費電力が大きい。フラッシュメモリ・EEPROMは、
大容量・低消費電力・不揮発性の半導体記憶装置とし
て、主に、ファイルシステム、メモリカード、ポータブ
ル機器等に使用されている。しかし、フラッシュメモリ
・EEPROMは、データの書き込みに要する時間が著しく長
い。
【０００４】一方、近時、DRAMおよびフラッシュメモリ
・EEPROMの長所を兼ね備えた半導体記憶装置として、メ
モリセルに強誘電体キャパシタを備えた強誘電体記憶装
置が開発されている。強誘電体記憶装置は、強誘電体キ
ャパシタへの印加電圧をゼロにしても残留分極が残るこ
とを利用して２値データの記憶を行うことができる。
・EEPROMの長所を兼ね備えた半導体記憶装置として、メ
モリセルに強誘電体キャパシタを備えた強誘電体記憶装
置が開発されている。強誘電体記憶装置は、強誘電体キ
ャパシタへの印加電圧をゼロにしても残留分極が残るこ
とを利用して２値データの記憶を行うことができる。
【０００５】図１０は、この種の強誘電体記憶装置のメ
モリセルの構成を示している。図において、メモリセル
１は、強誘電体キャパシタ３および転送ゲートであるト
ランジスタ５により構成されている。トランジスタ５
は、NMOS（N-channel Metal Oxide Semiconductor）に
より形成されている。
モリセルの構成を示している。図において、メモリセル
１は、強誘電体キャパシタ３および転送ゲートであるト
ランジスタ５により構成されている。トランジスタ５
は、NMOS（N-channel Metal Oxide Semiconductor）に
より形成されている。
【０００６】強誘電体キャパシタ３の一方の電極３ａに
は、この電極３ａに電圧を与えるプレート線PLが接続さ
れている。強誘電体キャパシタ３の他方の電極３ｂに
は、トランジスタ５の一方の転送電極５ａが接続されて
いる。トランジスタ５の他方の転送電極５ｂには、デー
タの伝送路であるビット線BLが接続されている。トラン
ジスタ５のゲート電極５ｃには、このNMOSトランジスタ
５のオン・オフを制御するワード線WLが接続されてい
る。
は、この電極３ａに電圧を与えるプレート線PLが接続さ
れている。強誘電体キャパシタ３の他方の電極３ｂに
は、トランジスタ５の一方の転送電極５ａが接続されて
いる。トランジスタ５の他方の転送電極５ｂには、デー
タの伝送路であるビット線BLが接続されている。トラン
ジスタ５のゲート電極５ｃには、このNMOSトランジスタ
５のオン・オフを制御するワード線WLが接続されてい
る。
【０００７】図１１は、強誘電体キャパシタ３の両電極
３ａ、３ｂ間に印加する印加電圧Ｅと、強誘電体キャパ
シタ３の分極電荷密度Ｐとの関係（点ａ・点ｂ・点ｃ・
点ｄで形成されるヒステリシスループ）を示している。
ここで、印加電圧Ｅは、プレート線PLの電圧VPLを基準
にしたビット線BLの電圧VBL（電圧VBL−電圧VPL）であ
る。
３ａ、３ｂ間に印加する印加電圧Ｅと、強誘電体キャパ
シタ３の分極電荷密度Ｐとの関係（点ａ・点ｂ・点ｃ・
点ｄで形成されるヒステリシスループ）を示している。
ここで、印加電圧Ｅは、プレート線PLの電圧VPLを基準
にしたビット線BLの電圧VBL（電圧VBL−電圧VPL）であ
る。
【０００８】以下、メモリセル１へのデータの書き込み
動作について説明する。先ず、上述したメモリセル１に
データ「１」を書き込む場合には、図１２に示すよう
に、プレート線PLを0V、ワード線WLを高レベルにして、
この状態でビット線BLを0V→VCC→0Vに変化させる。こ
こで、0Vは接地電圧であり、VCCは電源電圧である。
動作について説明する。先ず、上述したメモリセル１に
データ「１」を書き込む場合には、図１２に示すよう
に、プレート線PLを0V、ワード線WLを高レベルにして、
この状態でビット線BLを0V→VCC→0Vに変化させる。こ
こで、0Vは接地電圧であり、VCCは電源電圧である。
【０００９】ワード線WLに与える高レベルは、VCCにト
ランジスタ５の閾値以上の電圧を加えた電圧に設定され
ており、ビット線BLに印加されるVCCは、確実に強誘電
体キャパシタ３の電極３ｂに伝えられる。この結果、図
１３に示すように、強誘電体キャパシタ３の分極電荷
は、点ｅ→点ｂ→点ｃに変化する。なお、書き込み動作
前の強誘電体キャパシタ３の残留分極が点ｅでない場合
にも、書き込み動作により、分極電荷は、常に点ｂ→点
ｃに変化する。この結果、データ「１」を書き込んだと
きの強誘電体キャパシタ３の残留分極は正の分極Pr（点
ｃ）になる。この状態がデータ「１」の記憶状態であ
る。
ランジスタ５の閾値以上の電圧を加えた電圧に設定され
ており、ビット線BLに印加されるVCCは、確実に強誘電
体キャパシタ３の電極３ｂに伝えられる。この結果、図
１３に示すように、強誘電体キャパシタ３の分極電荷
は、点ｅ→点ｂ→点ｃに変化する。なお、書き込み動作
前の強誘電体キャパシタ３の残留分極が点ｅでない場合
にも、書き込み動作により、分極電荷は、常に点ｂ→点
ｃに変化する。この結果、データ「１」を書き込んだと
きの強誘電体キャパシタ３の残留分極は正の分極Pr（点
ｃ）になる。この状態がデータ「１」の記憶状態であ
る。
【００１０】一方、メモリセル１にデータ「０」を書き
込む場合には、図１４に示すように、プレート線PLをVC
C、ワード線WLを高レベルにして、ビット線BLをVCC→0V
→VCCに変化させる。この結果、図１５に示すように、
強誘電体キャパシタ３の分極電荷は、点ｆ→点ｄ→点ａ
に変化する。なお、書き込み動作前の強誘電体キャパシ
タ３の残留分極が点ｆでない場合にも、書き込み動作に
より、分極電荷は、常に点ｄ→点ａに変化する。この結
果、データ「０」を書き込んだときの強誘電体キャパシ
タ３の残留分極は負の分極−Pr（点ａ）になる。この状
態がデータ「０」の記憶状態である。
込む場合には、図１４に示すように、プレート線PLをVC
C、ワード線WLを高レベルにして、ビット線BLをVCC→0V
→VCCに変化させる。この結果、図１５に示すように、
強誘電体キャパシタ３の分極電荷は、点ｆ→点ｄ→点ａ
に変化する。なお、書き込み動作前の強誘電体キャパシ
タ３の残留分極が点ｆでない場合にも、書き込み動作に
より、分極電荷は、常に点ｄ→点ａに変化する。この結
果、データ「０」を書き込んだときの強誘電体キャパシ
タ３の残留分極は負の分極−Pr（点ａ）になる。この状
態がデータ「０」の記憶状態である。
【００１１】図１６は、メモリセル１に書き込んだデー
タの読み出し動作におけるワード線WL、プレート線PLの
動作タイミング、および、ビット線BLの変化を示してい
る。データの読み出しは、ワード線WLを高レベルにした
状態で、プレート線PLを0V→VCC→0Vに変化させること
で行われる。ビット線BLは、データの読み出し前に0Vに
され、データの読み出し時には、フローティングにされ
ている。
タの読み出し動作におけるワード線WL、プレート線PLの
動作タイミング、および、ビット線BLの変化を示してい
る。データの読み出しは、ワード線WLを高レベルにした
状態で、プレート線PLを0V→VCC→0Vに変化させること
で行われる。ビット線BLは、データの読み出し前に0Vに
され、データの読み出し時には、フローティングにされ
ている。
【００１２】図１７は、データを読み出す際の強誘電体
キャパシタ３の分極電荷の変化を示している。メモリセ
ル１にデータ「１」が書き込まれている場合には、読み
出し動作により、強誘電体キャパシタ３の分極電荷は、
点ｃから点ｄに変化する。分極電荷の変化で生じた電荷
ΔQ1は、ビット線BLの電圧と強誘電体キャパシタ３の電
極３ｂの電圧とが等しくなるように分配される。この結
果、図１６に示したように、ビット線BLの電圧は電圧V1
まで上昇する。
キャパシタ３の分極電荷の変化を示している。メモリセ
ル１にデータ「１」が書き込まれている場合には、読み
出し動作により、強誘電体キャパシタ３の分極電荷は、
点ｃから点ｄに変化する。分極電荷の変化で生じた電荷
ΔQ1は、ビット線BLの電圧と強誘電体キャパシタ３の電
極３ｂの電圧とが等しくなるように分配される。この結
果、図１６に示したように、ビット線BLの電圧は電圧V1
まで上昇する。
【００１３】一方、メモリセル１にデータ「０」が書き
込まれている場合には、読み出し動作により、図１７に
示すように、強誘電体キャパシタ３の分極電荷は、点ａ
から点ｄに変化する。分極電荷の変化で生じた電荷ΔQ2
は、ビット線BLの電圧と強誘電体キャパシタ３の電極３
ｂの電圧とが等しくなるように分配される。この結果、
図１６に示したように、ビット線BLの電圧は電圧V0まで
上昇する。
込まれている場合には、読み出し動作により、図１７に
示すように、強誘電体キャパシタ３の分極電荷は、点ａ
から点ｄに変化する。分極電荷の変化で生じた電荷ΔQ2
は、ビット線BLの電圧と強誘電体キャパシタ３の電極３
ｂの電圧とが等しくなるように分配される。この結果、
図１６に示したように、ビット線BLの電圧は電圧V0まで
上昇する。
【００１４】この後、図示しないセンスアンプにより、
ビット線BLの電圧は、V1からVCCに、または、V0から0V
に増幅される。そして、メモリセル１に記憶されていた
データ「１」またはデータ「０」が読み出される。な
お、読み出し完了後、プレート電圧PLを0Vにした時点
で、強誘電体キャパシタ３の分極電荷は−Pr（点ａ）に
変化する。このため、書き込まれたデータが「１」の場
合には、記憶データが反転してしまうことになり、再書
き込みが必要になる。
ビット線BLの電圧は、V1からVCCに、または、V0から0V
に増幅される。そして、メモリセル１に記憶されていた
データ「１」またはデータ「０」が読み出される。な
お、読み出し完了後、プレート電圧PLを0Vにした時点
で、強誘電体キャパシタ３の分極電荷は−Pr（点ａ）に
変化する。このため、書き込まれたデータが「１」の場
合には、記憶データが反転してしまうことになり、再書
き込みが必要になる。
【００１５】データの再書き込みは、センスアンプによ
りビット線BLを増幅した際に行われる。増幅時にはプレ
ート電圧PLが0Vである。読み出したデータが「１」の場
合には、センスアンプにより増幅したビット線BLの電圧
はVCCになるため、強誘電体キャパシタ３の分極電荷は
点ｂに変化し、図１３に示した場合と同様に、データ
「１」が書き込まれる。
りビット線BLを増幅した際に行われる。増幅時にはプレ
ート電圧PLが0Vである。読み出したデータが「１」の場
合には、センスアンプにより増幅したビット線BLの電圧
はVCCになるため、強誘電体キャパシタ３の分極電荷は
点ｂに変化し、図１３に示した場合と同様に、データ
「１」が書き込まれる。
【００１６】また、読み出したデータが「０」の場合に
は、読み出しの前後で、強誘電体キャパシタ３の残留分
極は、点ａのまま変化せず、メモリセル１は、データ
「０」を記憶した状態を保持する。以上、２値データ
「１」、「０」の書き込み動作、読み出し動作について
述べたが、一般に、強誘電体キャパシタ３の残留分極
は、書き込み時のプレート線PLの電圧を基準にしたビッ
ト線BLの電圧に応じて変化する。
は、読み出しの前後で、強誘電体キャパシタ３の残留分
極は、点ａのまま変化せず、メモリセル１は、データ
「０」を記憶した状態を保持する。以上、２値データ
「１」、「０」の書き込み動作、読み出し動作について
述べたが、一般に、強誘電体キャパシタ３の残留分極
は、書き込み時のプレート線PLの電圧を基準にしたビッ
ト線BLの電圧に応じて変化する。
【００１７】このため、図１８に示すように、例えば、
強誘電体キャパシタ３の残留分極が、点ａであるとき
に、ビット線BLの電圧（VBL−VPL）をV2にした場合に
は、強誘電体キャパシタ３の残留分極はP1になる。同様
に、強誘電体キャパシタ３の残留分極が、点ａであると
きに、ビット線BLの電圧（VBL−VPL）をV3にした場合に
は、強誘電体キャパシタ３の残留分極はP2になる。
強誘電体キャパシタ３の残留分極が、点ａであるとき
に、ビット線BLの電圧（VBL−VPL）をV2にした場合に
は、強誘電体キャパシタ３の残留分極はP1になる。同様
に、強誘電体キャパシタ３の残留分極が、点ａであると
きに、ビット線BLの電圧（VBL−VPL）をV3にした場合に
は、強誘電体キャパシタ３の残留分極はP2になる。
【００１８】すなわち、ビット線BLに複数種の電圧を印
加することにより、強誘電体キャパシタ３の残留分極の
状態は複数の値に変化する。このため、強誘電体キャパ
シタ３の残留分極を利用して３値以上の多値を記憶する
検討が、多方面でなされている。
加することにより、強誘電体キャパシタ３の残留分極の
状態は複数の値に変化する。このため、強誘電体キャパ
シタ３の残留分極を利用して３値以上の多値を記憶する
検討が、多方面でなされている。
【００１９】
【発明が解決しようとする課題】しかしながら、強誘電
体キャパシタ３に３値以上のデータを記憶させ、強誘電
体記憶装置を実現しようとした場合には、２値データの
記憶時には生じなかった以下の問題が発生する。
体キャパシタ３に３値以上のデータを記憶させ、強誘電
体記憶装置を実現しようとした場合には、２値データの
記憶時には生じなかった以下の問題が発生する。
【００２０】第一の問題は、強誘電体キャパシタ３の残
留分極が、印加する電圧だけでなく、過去の履歴にも依
存することによる。例えば、図１９に示すように、ある
論理値に対応する電圧V3を強誘電体キャパシタ３に印加
し、この論理値をメモリセル１に書き込んだ後に、再度
この論理値を書き込むために、電圧V3を強誘電体キャパ
シタ３に印加する。
留分極が、印加する電圧だけでなく、過去の履歴にも依
存することによる。例えば、図１９に示すように、ある
論理値に対応する電圧V3を強誘電体キャパシタ３に印加
し、この論理値をメモリセル１に書き込んだ後に、再度
この論理値を書き込むために、電圧V3を強誘電体キャパ
シタ３に印加する。
【００２１】このとき、強誘電体キャパシタ３の分極電
荷は、点ａ→点ｇ→点ｈ→点ｊ→点ｋに変化する。した
がって、同じ論理値を書き込むために、強誘電体キャパ
シタ３に同じ電圧を印加した場合にも、強誘電体キャパ
シタ３の残留分極は、複数の値（P3、P4）に変化してし
まう。この結果、書き込んだ論理値を正しく復元するこ
とができないという問題があった。
荷は、点ａ→点ｇ→点ｈ→点ｊ→点ｋに変化する。した
がって、同じ論理値を書き込むために、強誘電体キャパ
シタ３に同じ電圧を印加した場合にも、強誘電体キャパ
シタ３の残留分極は、複数の値（P3、P4）に変化してし
まう。この結果、書き込んだ論理値を正しく復元するこ
とができないという問題があった。
【００２２】第二の問題は、データの書き込み時にビッ
ト線BLに電圧を印加したときの分極電荷と、書き込み後
の残留分極とが一致しないことによる。例えば、図１１
に示したヒステリシスループでは、書き込み時にビット
線BLにVCCを印加したときの分極電荷は点ｂに変化して
いるが、書き込み後の残留分極は点ｃに変化するため、
分極電荷より残留分極の方が小さくなる。
ト線BLに電圧を印加したときの分極電荷と、書き込み後
の残留分極とが一致しないことによる。例えば、図１１
に示したヒステリシスループでは、書き込み時にビット
線BLにVCCを印加したときの分極電荷は点ｂに変化して
いるが、書き込み後の残留分極は点ｃに変化するため、
分極電荷より残留分極の方が小さくなる。
【００２３】したがって、データの読み出し時に、ビッ
ト線BLから得られる電圧は、書き込んだ電圧より常に小
さくなり、読み出した電圧と書き込んだ電圧とを単に比
較しただけでは、データを正しく読み出すことはできな
いという問題があった。さらに、データの再書き込みが
必要な場合にも、読み出した電圧を、そのまま再書き込
みすると、異なった残留分極に変化してしまう。なお、
２値データの場合には、読み出した電圧をセンスアンプ
により増幅できるため、このような問題は生じなかっ
た。
ト線BLから得られる電圧は、書き込んだ電圧より常に小
さくなり、読み出した電圧と書き込んだ電圧とを単に比
較しただけでは、データを正しく読み出すことはできな
いという問題があった。さらに、データの再書き込みが
必要な場合にも、読み出した電圧を、そのまま再書き込
みすると、異なった残留分極に変化してしまう。なお、
２値データの場合には、読み出した電圧をセンスアンプ
により増幅できるため、このような問題は生じなかっ
た。
【００２４】第三の問題は、データの書き込み時に、メ
モリセル１内の寄生容量に電荷が充電されることによ
る。図２０に示すように、メモリセル１内には、強誘電
体キャパシタ３の電極３ｂとトランジスタ５の転送電極
５ａとの間に寄生容量Cpが付加されている。この寄生容
量Cpには、データの書き込み時にビット線BLに印加する
電圧に応じて電荷が充電される。
モリセル１内の寄生容量に電荷が充電されることによ
る。図２０に示すように、メモリセル１内には、強誘電
体キャパシタ３の電極３ｂとトランジスタ５の転送電極
５ａとの間に寄生容量Cpが付加されている。この寄生容
量Cpには、データの書き込み時にビット線BLに印加する
電圧に応じて電荷が充電される。
【００２５】したがって、図２１に示すように、書き込
み終了直後の残留分極は、本来の残留分極Prに寄生容量
Cpの電荷が付加されたP5になる。また、寄生容量Cpに充
電された電荷は、時間とともに放電されるため、書き込
み後の残留分極P5は、時間とともに残留分極Prに変化す
る。この結果、書き込み後からの経過時間により、読み
出すデータが変化してしまうという問題があった。な
お、２値データの場合には、図１７に示した電荷ΔQ1と
ΔQ2とにより、データを読み出しているため、寄生容量
Cpに充電される電荷は、誤差として扱うことができた。
み終了直後の残留分極は、本来の残留分極Prに寄生容量
Cpの電荷が付加されたP5になる。また、寄生容量Cpに充
電された電荷は、時間とともに放電されるため、書き込
み後の残留分極P5は、時間とともに残留分極Prに変化す
る。この結果、書き込み後からの経過時間により、読み
出すデータが変化してしまうという問題があった。な
お、２値データの場合には、図１７に示した電荷ΔQ1と
ΔQ2とにより、データを読み出しているため、寄生容量
Cpに充電される電荷は、誤差として扱うことができた。
【００２６】以上の問題により、３値以上のデータを一
つの強誘電体キャパシタ３に記憶させ、記憶したデータ
を正しく読み出すためには、解決すべき課題が多かっ
た。本発明は、かかる従来の問題点を解決するためにな
されたもので、一つの強誘電体キャパシタに３値以上の
データを記憶し、記憶したデータを読み出すことができ
る強誘電体記憶装置を提供することを目的とする。
つの強誘電体キャパシタ３に記憶させ、記憶したデータ
を正しく読み出すためには、解決すべき課題が多かっ
た。本発明は、かかる従来の問題点を解決するためにな
されたもので、一つの強誘電体キャパシタに３値以上の
データを記憶し、記憶したデータを読み出すことができ
る強誘電体記憶装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】図１は、請求項１〜請求
項１１に記載の発明の原理構成図である。請求項１の強
誘電体記憶装置は、強誘電体キャパシタ３を有するメモ
リセル１と、３値以上のディジタル値を入力し、入力し
た前記ディジタル値に対応する書込アナログ電圧を、前
記強誘電体キャパシタ３の電極に与え、該強誘電体キャ
パシタ３に残留分極を生じさせるDA変換手段２１と、前
記強誘電体キャパシタ３の残留分極の値に応じて得られ
る読出アナログ電圧を入力し、該読出アナログ電圧を、
元のディジタル値に復元するAD変換手段２３とを備えた
ことを特徴とする。
項１１に記載の発明の原理構成図である。請求項１の強
誘電体記憶装置は、強誘電体キャパシタ３を有するメモ
リセル１と、３値以上のディジタル値を入力し、入力し
た前記ディジタル値に対応する書込アナログ電圧を、前
記強誘電体キャパシタ３の電極に与え、該強誘電体キャ
パシタ３に残留分極を生じさせるDA変換手段２１と、前
記強誘電体キャパシタ３の残留分極の値に応じて得られ
る読出アナログ電圧を入力し、該読出アナログ電圧を、
元のディジタル値に復元するAD変換手段２３とを備えた
ことを特徴とする。
【００２８】請求項２の強誘電体記憶装置は、請求項１
記載の強誘電体記憶装置において、前記AD変換手段２３
は、強誘電体キャパシタ３６を有する複数の参照メモリ
セル３５と、前記各参照メモリセル３５の前記強誘電体
キャパシタ３６の電極に、それぞれ前記書込アナログ電
圧と異なる値の参照書込アナログ電圧を与え、該強誘電
体キャパシタ３６に残留分極を生じさせるDA変換部３１
と、前記各参照メモリセル３５の前記強誘電体キャパシ
タ３６の残留分極の値に応じて得られる参照読出アナロ
グ電圧と、前記メモリセル１の前記強誘電体キャパシタ
３の残留分極の値に応じて得られる前記読出アナログ電
圧とを比較する比較部３７と、前記比較部３７の比較結
果に基づいて、元のディジタル値を復元する復元部３９
とを備えたことを特徴とする。
記載の強誘電体記憶装置において、前記AD変換手段２３
は、強誘電体キャパシタ３６を有する複数の参照メモリ
セル３５と、前記各参照メモリセル３５の前記強誘電体
キャパシタ３６の電極に、それぞれ前記書込アナログ電
圧と異なる値の参照書込アナログ電圧を与え、該強誘電
体キャパシタ３６に残留分極を生じさせるDA変換部３１
と、前記各参照メモリセル３５の前記強誘電体キャパシ
タ３６の残留分極の値に応じて得られる参照読出アナロ
グ電圧と、前記メモリセル１の前記強誘電体キャパシタ
３の残留分極の値に応じて得られる前記読出アナログ電
圧とを比較する比較部３７と、前記比較部３７の比較結
果に基づいて、元のディジタル値を復元する復元部３９
とを備えたことを特徴とする。
【００２９】請求項３の強誘電体記憶装置は、請求項２
記載の強誘電体記憶装置において、前記DA変換部３１
は、前記各参照書込アナログ電圧を、それぞれ前記各書
込アナログ電圧の中間に設定したことを特徴とする。請
求項４の強誘電体記憶装置は、請求項２または請求項３
記載の強誘電体記憶装置において、前記メモリセル１
と、前記参照メモリセル３５とは、同一の大きさ、か
つ、同一の形状に形成されていることを特徴とする。
記載の強誘電体記憶装置において、前記DA変換部３１
は、前記各参照書込アナログ電圧を、それぞれ前記各書
込アナログ電圧の中間に設定したことを特徴とする。請
求項４の強誘電体記憶装置は、請求項２または請求項３
記載の強誘電体記憶装置において、前記メモリセル１
と、前記参照メモリセル３５とは、同一の大きさ、か
つ、同一の形状に形成されていることを特徴とする。
【００３０】請求項５の強誘電体記憶装置は、請求項２
ないし請求項４のいずれか１項記載の強誘電体記憶装置
において、前記DA変換手段２１と前記メモリセル１とは
ビット線で接続され、前記AD変換手段２３の前記DA変換
部３１と前記各参照メモリセル３５とは、それぞれ参照
ビット線で接続され、前記ビット線の容量と前記各参照
ビット線の容量とを同一にしたことを特徴とする。
ないし請求項４のいずれか１項記載の強誘電体記憶装置
において、前記DA変換手段２１と前記メモリセル１とは
ビット線で接続され、前記AD変換手段２３の前記DA変換
部３１と前記各参照メモリセル３５とは、それぞれ参照
ビット線で接続され、前記ビット線の容量と前記各参照
ビット線の容量とを同一にしたことを特徴とする。
【００３１】請求項６の強誘電体記憶装置は、請求項２
ないし請求項５のいずか１項記載の強誘電体記憶装置に
おいて、前記復元部３９は、前記比較部３７による比較
結果に基づいて元のディジタル信号を復元できないとき
に、異常情報を出力することを特徴とする。請求項７の
強誘電体記憶装置は、請求項１ないし請求項６のいずれ
か１項記載の強誘電体記憶装置において、前記強誘電体
キャパシタ３、３６の残留分極の値を所定の値にする分
極初期化手段２５、４１を備えたことを特徴とする。
ないし請求項５のいずか１項記載の強誘電体記憶装置に
おいて、前記復元部３９は、前記比較部３７による比較
結果に基づいて元のディジタル信号を復元できないとき
に、異常情報を出力することを特徴とする。請求項７の
強誘電体記憶装置は、請求項１ないし請求項６のいずれ
か１項記載の強誘電体記憶装置において、前記強誘電体
キャパシタ３、３６の残留分極の値を所定の値にする分
極初期化手段２５、４１を備えたことを特徴とする。
【００３２】請求項８の強誘電体記憶装置は、請求項７
記載の強誘電体記憶装置において、前記分極初期化手段
２５、４１は、書き込み動作の前に前記強誘電体キャパ
シタ３、３６の残留分極の値を所定の値にすることを特
徴とする。請求項９の強誘電体記憶装置は、請求項１な
いし請求項８のいずれか１項記載の強誘電体記憶装置に
おいて、前記強誘電体キャパシタ３、３６の寄生容量に
充電された電荷を放電する放電手段２５、４１を備えた
ことを特徴とする。
記載の強誘電体記憶装置において、前記分極初期化手段
２５、４１は、書き込み動作の前に前記強誘電体キャパ
シタ３、３６の残留分極の値を所定の値にすることを特
徴とする。請求項９の強誘電体記憶装置は、請求項１な
いし請求項８のいずれか１項記載の強誘電体記憶装置に
おいて、前記強誘電体キャパシタ３、３６の寄生容量に
充電された電荷を放電する放電手段２５、４１を備えた
ことを特徴とする。
【００３３】請求項１０の強誘電体記憶装置は、請求項
９記載の強誘電体記憶装置において、前記放電手段２
５、４１は、書き込み動作の後、または、読み出し動作
の前に前記強誘電体キャパシタ３、３６の前記寄生容量
に充電された電荷を放電することを特徴とする。請求項
１１の強誘電体記憶装置は、請求項１ないし請求項１０
のいずか１項記載の強誘電体記憶装置において、前記メ
モリセル１へのデータの再書き込みは、復元された元の
ディジタル値を前記DA変換手段２１に入力して行われる
ことを特徴とする。
９記載の強誘電体記憶装置において、前記放電手段２
５、４１は、書き込み動作の後、または、読み出し動作
の前に前記強誘電体キャパシタ３、３６の前記寄生容量
に充電された電荷を放電することを特徴とする。請求項
１１の強誘電体記憶装置は、請求項１ないし請求項１０
のいずか１項記載の強誘電体記憶装置において、前記メ
モリセル１へのデータの再書き込みは、復元された元の
ディジタル値を前記DA変換手段２１に入力して行われる
ことを特徴とする。
【００３４】請求項１の強誘電体記憶装置では、DA変換
手段２１は、書き込みデータであるディジタル値を入力
し、このディジタル値に対応する書込アナログ電圧を強
誘電体キャパシタ３の電極に与える。この結果、強誘電
体キャパシタ３には、書込アナログ電圧に応じた残留分
極が生じる。残留分極の値は、書込アナログ電圧に応じ
て複数の値に設定可能である。このため、３値以上の書
き込みデータが強誘電体キャパシタ３に記憶される。
手段２１は、書き込みデータであるディジタル値を入力
し、このディジタル値に対応する書込アナログ電圧を強
誘電体キャパシタ３の電極に与える。この結果、強誘電
体キャパシタ３には、書込アナログ電圧に応じた残留分
極が生じる。残留分極の値は、書込アナログ電圧に応じ
て複数の値に設定可能である。このため、３値以上の書
き込みデータが強誘電体キャパシタ３に記憶される。
【００３５】AD変換手段２３は、強誘電体キャパシタ３
の残留分極の値に応じて得られる読出アナログ電圧を入
力し、この読出アナログ電圧を、元のディジタル値に復
元する。すなわち、AD変換手段２３により、書き込まれ
たデータ（残留分極の値）の読み出しが行われる。した
がって、一つの強誘電体キャパシタ３に３値以上のデー
タを記憶し、記憶したデータを読み出すことができる。
の残留分極の値に応じて得られる読出アナログ電圧を入
力し、この読出アナログ電圧を、元のディジタル値に復
元する。すなわち、AD変換手段２３により、書き込まれ
たデータ（残留分極の値）の読み出しが行われる。した
がって、一つの強誘電体キャパシタ３に３値以上のデー
タを記憶し、記憶したデータを読み出すことができる。
【００３６】請求項２の強誘電体記憶装置では、AD変換
手段２３に、複数の参照メモリセル３５、DA変換部３
１、比較部３７、復元部３９が備えられる。DA変換部３
１は、各参照メモリセル３５における強誘電体キャパシ
タ３６の電極に、メモリセル１への書込アナログ電圧と
異なる値の参照書込アナログ電圧を与える。この結果、
強誘電体キャパシタ３６には、参照書込アナログ電圧に
応じた残留分極が生じる。
手段２３に、複数の参照メモリセル３５、DA変換部３
１、比較部３７、復元部３９が備えられる。DA変換部３
１は、各参照メモリセル３５における強誘電体キャパシ
タ３６の電極に、メモリセル１への書込アナログ電圧と
異なる値の参照書込アナログ電圧を与える。この結果、
強誘電体キャパシタ３６には、参照書込アナログ電圧に
応じた残留分極が生じる。
【００３７】比較部３７は、各参照メモリセル３５の強
誘電体キャパシタ３６の残留分極の値に応じて得られる
各参照読出アナログ電圧と、メモリセル１の強誘電体キ
ャパシタ３の残留分極の値に応じて得られる読出アナロ
グ電圧とを比較する。復元部３９は、比較部３７による
比較結果に基づいて、元のディジタル値を復元する。
誘電体キャパシタ３６の残留分極の値に応じて得られる
各参照読出アナログ電圧と、メモリセル１の強誘電体キ
ャパシタ３の残留分極の値に応じて得られる読出アナロ
グ電圧とを比較する。復元部３９は、比較部３７による
比較結果に基づいて、元のディジタル値を復元する。
【００３８】請求項３の強誘電体記憶装置では、DA変換
部３１は、各参照書込アナログ電圧を、それぞれディジ
タル値に対応する各書込アナログ電圧の中間に設定す
る。このため、データの読み出し時に、読出アナログ電
圧と参照読出アナログ電圧との電圧差が大きくされ、読
出アナログ電圧と参照読出アナログ電圧とを容易に比較
することができる。
部３１は、各参照書込アナログ電圧を、それぞれディジ
タル値に対応する各書込アナログ電圧の中間に設定す
る。このため、データの読み出し時に、読出アナログ電
圧と参照読出アナログ電圧との電圧差が大きくされ、読
出アナログ電圧と参照読出アナログ電圧とを容易に比較
することができる。
【００３９】請求項４の強誘電体記憶装置では、メモリ
セル１と参照メモリセル３５とが、同一の大きさ、形状
に形成されるため、メモリセル１と参照メモリセル３５
の特性が同一になる。この結果、データの書き込み時に
は、メモリセル１および参照メモリセル３５の強誘電体
キャパシタ３、３６に、書込アナログ電圧および参照書
込アナログ電圧に対応した所定の残留分極が設定され
る。
セル１と参照メモリセル３５とが、同一の大きさ、形状
に形成されるため、メモリセル１と参照メモリセル３５
の特性が同一になる。この結果、データの書き込み時に
は、メモリセル１および参照メモリセル３５の強誘電体
キャパシタ３、３６に、書込アナログ電圧および参照書
込アナログ電圧に対応した所定の残留分極が設定され
る。
【００４０】また、データの読み出し時には、読出アナ
ログ電圧と各参照読出アナログ電圧とを精度良く比較す
ることができる。請求項５の強誘電体記憶装置では、DA
変換手段２１とメモリセル１とを接続するビット線の容
量と、DA変換部３１と各参照メモリセル３５とをそれぞ
れ接続する参照ビット線の容量とが同一にされている。
このため、データの読み出し時に、それぞれの強誘電体
キャパシタ３、３６の残留分極の値を正しく反映した読
出アナログ電圧および参照読出アナログ電圧が得られ、
読出アナログ電圧と各参照読出アナログ電圧とを精度良
く比較することができる。
ログ電圧と各参照読出アナログ電圧とを精度良く比較す
ることができる。請求項５の強誘電体記憶装置では、DA
変換手段２１とメモリセル１とを接続するビット線の容
量と、DA変換部３１と各参照メモリセル３５とをそれぞ
れ接続する参照ビット線の容量とが同一にされている。
このため、データの読み出し時に、それぞれの強誘電体
キャパシタ３、３６の残留分極の値を正しく反映した読
出アナログ電圧および参照読出アナログ電圧が得られ、
読出アナログ電圧と各参照読出アナログ電圧とを精度良
く比較することができる。
【００４１】請求項６の強誘電体記憶装置では、復元部
３９は、比較部３７による比較結果に基づいて、元のデ
ィジタル信号を復元できないときに、異常情報を出力す
るため、強誘電体キャパシタ３６の劣化・故障等による
回路の異常が検出される。請求項７の強誘電体記憶装置
では、分極初期化手段２５、４１は、強誘電体キャパシ
タ３、３６の残留分極の値を所定の値に設定する。この
ため、初期あるいは前回の残留分極の影響をなくすこと
ができる。
３９は、比較部３７による比較結果に基づいて、元のデ
ィジタル信号を復元できないときに、異常情報を出力す
るため、強誘電体キャパシタ３６の劣化・故障等による
回路の異常が検出される。請求項７の強誘電体記憶装置
では、分極初期化手段２５、４１は、強誘電体キャパシ
タ３、３６の残留分極の値を所定の値に設定する。この
ため、初期あるいは前回の残留分極の影響をなくすこと
ができる。
【００４２】請求項８の強誘電体記憶装置では、分極初
期化手段２５、４１は、書き込み動作の前に強誘電体キ
ャパシタ３、３６の残留分極の値を所定の値にする。こ
のため、書き込み動作時に、強誘電体キャパシタ３、３
６に同一の書込アナログ電圧、参照書込アナログ電圧を
与えた場合には、残留分極の値は、常に同一の値にな
る。この結果、書き込みデータに対応する強誘電体キャ
パシタ３、３６の残留分極の値が、常に同一の値にされ
る。
期化手段２５、４１は、書き込み動作の前に強誘電体キ
ャパシタ３、３６の残留分極の値を所定の値にする。こ
のため、書き込み動作時に、強誘電体キャパシタ３、３
６に同一の書込アナログ電圧、参照書込アナログ電圧を
与えた場合には、残留分極の値は、常に同一の値にな
る。この結果、書き込みデータに対応する強誘電体キャ
パシタ３、３６の残留分極の値が、常に同一の値にされ
る。
【００４３】請求項９の強誘電体記憶装置では、放電手
段２５、４１は、強誘電体キャパシタ３、３６の寄生容
量に充電された電荷を放電する。このため、読み出し時
に寄生容量の影響を受けることなく、正しいデータを読
み出すことが可能になる。請求項１０の強誘電体記憶装
置では、放電手段２５、４１は、書き込み動作の後、ま
たは、読み出し動作の前に、寄生容量に充電された電荷
を放電する。このため、書き込み時に強誘電体キャパシ
タ３、３６の寄生容量に充電された電荷が、読み出し動
作の前に放電される。したがって、強誘電体キャパシタ
３、３６の残留分極に応じた電荷のみを、読出アナログ
電圧、参照読出アナログ電圧として得ることができる。
段２５、４１は、強誘電体キャパシタ３、３６の寄生容
量に充電された電荷を放電する。このため、読み出し時
に寄生容量の影響を受けることなく、正しいデータを読
み出すことが可能になる。請求項１０の強誘電体記憶装
置では、放電手段２５、４１は、書き込み動作の後、ま
たは、読み出し動作の前に、寄生容量に充電された電荷
を放電する。このため、書き込み時に強誘電体キャパシ
タ３、３６の寄生容量に充電された電荷が、読み出し動
作の前に放電される。したがって、強誘電体キャパシタ
３、３６の残留分極に応じた電荷のみを、読出アナログ
電圧、参照読出アナログ電圧として得ることができる。
【００４４】請求項１１の強誘電体記憶装置では、メモ
リセル１へのデータの再書き込みが、復元された元のデ
ィジタル値をDA変換手段２１に入力することで行われ
る。再書き込みを、読み出した読出アナログ電圧でな
く、復元した元のディジタル値をDA変換手段２１に入力
して得られる書込アナログ電圧で行うことで、元のディ
ジタル値に対応する強誘電体キャパシタ３の残留分極の
値が正しく設定される。
リセル１へのデータの再書き込みが、復元された元のデ
ィジタル値をDA変換手段２１に入力することで行われ
る。再書き込みを、読み出した読出アナログ電圧でな
く、復元した元のディジタル値をDA変換手段２１に入力
して得られる書込アナログ電圧で行うことで、元のディ
ジタル値に対応する強誘電体キャパシタ３の残留分極の
値が正しく設定される。
【００４５】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。図２は、本発明の強誘電体記憶
装置の第１の実施形態（請求項１ないし請求項５、請求
項７ないし請求項１１に対応する）を示している。図に
おいて、この実施形態の強誘電体記憶装置は、外部信号
の入出力を制御する入出力インターフェース部１００、
入力した外部信号から各種制御信号を生成し、装置全体
を制御する信号制御部２００（分極初期化手段、放電手
段に対応する）、入力データDinおよび出力データDout
を制御するデータ制御部３００、および、データを記憶
するメモリセル部４００により構成されている。
用いて詳細に説明する。図２は、本発明の強誘電体記憶
装置の第１の実施形態（請求項１ないし請求項５、請求
項７ないし請求項１１に対応する）を示している。図に
おいて、この実施形態の強誘電体記憶装置は、外部信号
の入出力を制御する入出力インターフェース部１００、
入力した外部信号から各種制御信号を生成し、装置全体
を制御する信号制御部２００（分極初期化手段、放電手
段に対応する）、入力データDinおよび出力データDout
を制御するデータ制御部３００、および、データを記憶
するメモリセル部４００により構成されている。
【００４６】入出力インターフェース部１００には、外
部信号であるクロック信号CLK、チップイネーブル信号
／CE、ライトイネーブル信号／WE、アドレス信号AD、デ
ータ信号DQが供給されている。データ信号DQは入出力信
号であり、データ信号DQ以外の信号は入力信号である。
また、図においてアドレス信号AD、データ信号DQ等の太
い矢印で示した信号は、複数本からなるバス信号であ
る。
部信号であるクロック信号CLK、チップイネーブル信号
／CE、ライトイネーブル信号／WE、アドレス信号AD、デ
ータ信号DQが供給されている。データ信号DQは入出力信
号であり、データ信号DQ以外の信号は入力信号である。
また、図においてアドレス信号AD、データ信号DQ等の太
い矢印で示した信号は、複数本からなるバス信号であ
る。
【００４７】入出力インターフェース部１００は、クロ
ック信号CLK、チップイネーブル信号／CE、ライトイネ
ーブル信号／WE、アドレス信号AD、データ信号DQを、図
示しない入力バッファで受けて、内部信号である内部ク
ロック信号CLKin、内部チップイネーブル信号CEin、内
部ライトイネーブル信号WEin、内部アドレス信号ADinを
信号制御部２００に出力している。なお、本明細書にお
いて、／CE、／WE等の「／」の表現は、負論理すなわち
低レベル時にアクティブとなる信号を意味している。
ック信号CLK、チップイネーブル信号／CE、ライトイネ
ーブル信号／WE、アドレス信号AD、データ信号DQを、図
示しない入力バッファで受けて、内部信号である内部ク
ロック信号CLKin、内部チップイネーブル信号CEin、内
部ライトイネーブル信号WEin、内部アドレス信号ADinを
信号制御部２００に出力している。なお、本明細書にお
いて、／CE、／WE等の「／」の表現は、負論理すなわち
低レベル時にアクティブとなる信号を意味している。
【００４８】また、入出力インターフェース部１００
は、書き込みデータである入力データDinをデータ制御
部３００に出力し、データ制御部３００から読み出しデ
ータである出力データDoutを入力している。入力データ
Dinおよび出力データDoutは、図示しない入力バッファ
および出力バッファによりデータ信号DQに接続されてい
る。信号制御部２００は、入出力インターフェース部１
００から入力した信号により、セレクト信号SEL、DAイ
ネーブル信号DAE、イニシャライズ信号INT（分極初期化
手段、放電手段に対応する）、ラッチ信号CK、参照ワー
ド線WLr電位、参照プレート線PLr電位を生成し、生成し
た信号をデータ制御部３００に出力している。
は、書き込みデータである入力データDinをデータ制御
部３００に出力し、データ制御部３００から読み出しデ
ータである出力データDoutを入力している。入力データ
Dinおよび出力データDoutは、図示しない入力バッファ
および出力バッファによりデータ信号DQに接続されてい
る。信号制御部２００は、入出力インターフェース部１
００から入力した信号により、セレクト信号SEL、DAイ
ネーブル信号DAE、イニシャライズ信号INT（分極初期化
手段、放電手段に対応する）、ラッチ信号CK、参照ワー
ド線WLr電位、参照プレート線PLr電位を生成し、生成し
た信号をデータ制御部３００に出力している。
【００４９】また、信号制御部２００は、内部クロック
信号CLKin、内部チップイネーブル信号CEin、内部ライ
トイネーブル信号WEin、内部アドレス信号ADinを用い
て、ワード線WL電位、プレート線PL電位を生成し、生成
した信号をメモリセル部４００に出力している。データ
制御部３００とメモリセル部４００との間には、ビット
線BLが接続されている。
信号CLKin、内部チップイネーブル信号CEin、内部ライ
トイネーブル信号WEin、内部アドレス信号ADinを用い
て、ワード線WL電位、プレート線PL電位を生成し、生成
した信号をメモリセル部４００に出力している。データ
制御部３００とメモリセル部４００との間には、ビット
線BLが接続されている。
【００５０】図３は、外部信号、内部信号および信号制
御部２００によって生成される各制御信号のタイミング
図を示している。本実施形態の強誘電体記憶装置は、外
部から入力されるクロック信号CLKに同期して、内部の
制御が行われている。また、データの書き込み動作は、
第１サイクルC1〜第３サイクルC3の３クロックサイクル
からなる書き込みサイクルで行われ、データの読み出し
動作は、第４サイクルC4〜第７サイクルC7の４クロック
サイクルからなる読み出しサイクルで行われる。
御部２００によって生成される各制御信号のタイミング
図を示している。本実施形態の強誘電体記憶装置は、外
部から入力されるクロック信号CLKに同期して、内部の
制御が行われている。また、データの書き込み動作は、
第１サイクルC1〜第３サイクルC3の３クロックサイクル
からなる書き込みサイクルで行われ、データの読み出し
動作は、第４サイクルC4〜第７サイクルC7の４クロック
サイクルからなる読み出しサイクルで行われる。
【００５１】各外部信号の入力タイミングは、タイミン
グ規格として規定されており、外部信号はこの規格にし
たがって入力されている。なお、信号制御部２００は、
図に示したタイミングで各制御信号の出力を行う論理回
路を備えている。以下、各サイクルでの制御部２００の
動作を説明する。第１サイクルC1では、制御部２００
は、イニシャライズ信号INT、ワード線WL、参照ワード
線WLr、プレート線PL、参照プレート線PLrを高レベルに
し、その他の信号を低レベルにする。第２サイクルC2で
は、制御部２００は、DAイネーブル信号DAE、ワード線W
L、参照ワード線WLrを高レベルにし、その他の信号を低
レベルにする。第３サイクルC3では、制御部２００は、
イニシャライズ信号INT、ワード線WL、参照ワード線WLr
を高レベルにし、その他の信号を低レベルにする。
グ規格として規定されており、外部信号はこの規格にし
たがって入力されている。なお、信号制御部２００は、
図に示したタイミングで各制御信号の出力を行う論理回
路を備えている。以下、各サイクルでの制御部２００の
動作を説明する。第１サイクルC1では、制御部２００
は、イニシャライズ信号INT、ワード線WL、参照ワード
線WLr、プレート線PL、参照プレート線PLrを高レベルに
し、その他の信号を低レベルにする。第２サイクルC2で
は、制御部２００は、DAイネーブル信号DAE、ワード線W
L、参照ワード線WLrを高レベルにし、その他の信号を低
レベルにする。第３サイクルC3では、制御部２００は、
イニシャライズ信号INT、ワード線WL、参照ワード線WLr
を高レベルにし、その他の信号を低レベルにする。
【００５２】また、第４サイクルC4では、制御部２００
は、ワード線WL、参照ワード線WLr、プレート線PL、参
照プレート線PLrを高レベルにし、その他の信号を低レ
ベルにする。第５サイクルC5では、制御部２００は、イ
ニシャライズ信号INT、ラッチ信号CK、ワード線WL、参
照ワード線WLr、プレート線PL、参照プレート線PLrを高
レベルにし、その他の信号を低レベルにする。第６サイ
クルC6では、制御部２００は、セレクト信号SEL、ワー
ド線WL、参照ワード線WLrを高レベルにし、その他の信
号を低レベルにする。第７サイクルC7では、制御部２０
０は、セレクト信号SEL、DAイネーブル信号DAE、イニシ
ャライズ信号INT、ワード線WL、参照ワード線WLrを高レ
ベルにし、その他の信号を低レベルにする。
は、ワード線WL、参照ワード線WLr、プレート線PL、参
照プレート線PLrを高レベルにし、その他の信号を低レ
ベルにする。第５サイクルC5では、制御部２００は、イ
ニシャライズ信号INT、ラッチ信号CK、ワード線WL、参
照ワード線WLr、プレート線PL、参照プレート線PLrを高
レベルにし、その他の信号を低レベルにする。第６サイ
クルC6では、制御部２００は、セレクト信号SEL、ワー
ド線WL、参照ワード線WLrを高レベルにし、その他の信
号を低レベルにする。第７サイクルC7では、制御部２０
０は、セレクト信号SEL、DAイネーブル信号DAE、イニシ
ャライズ信号INT、ワード線WL、参照ワード線WLrを高レ
ベルにし、その他の信号を低レベルにする。
【００５３】図４は、データ制御部３００およびメモリ
セル部４００の回路構成の概要を示している。なお、メ
モリセル部４００は、一点鎖線で囲んだ部分である。ま
た、図４では、説明を簡単にするため、２ビットの入力
データDin1、Din2により４値を記憶する最小構成を示し
ている。図において、データ制御部３００は、DAコンバ
ータ２１（DA変換手段に対応する）、AD変換回路２３
（AD変換手段に対応する）、NMOS２５（分極初期化手
段、放電手段に対応する）、選択スイッチ２７ａ、２７
ｂおよび制御スイッチ２９により構成されている。
セル部４００の回路構成の概要を示している。なお、メ
モリセル部４００は、一点鎖線で囲んだ部分である。ま
た、図４では、説明を簡単にするため、２ビットの入力
データDin1、Din2により４値を記憶する最小構成を示し
ている。図において、データ制御部３００は、DAコンバ
ータ２１（DA変換手段に対応する）、AD変換回路２３
（AD変換手段に対応する）、NMOS２５（分極初期化手
段、放電手段に対応する）、選択スイッチ２７ａ、２７
ｂおよび制御スイッチ２９により構成されている。
【００５４】DAコンバータ２１は、２ビットデータを入
力可能な入力端子２１ａ、２１ｂを有しており、入力端
子２１ａ、２１ｂから入力したディジタル値に比例する
４値の書込アナログ電圧を出力する機能を有している。
DAコンバータ２１は、リファレンス電圧Ref(+)、Ref(-)
を所定の値に設定することで、最大出力電圧値および最
小出力電圧値を変えることができる。
力可能な入力端子２１ａ、２１ｂを有しており、入力端
子２１ａ、２１ｂから入力したディジタル値に比例する
４値の書込アナログ電圧を出力する機能を有している。
DAコンバータ２１は、リファレンス電圧Ref(+)、Ref(-)
を所定の値に設定することで、最大出力電圧値および最
小出力電圧値を変えることができる。
【００５５】入力端子２１ａは、選択スイッチ２７ａを
介して、入力データDin2または出力データDout2のどち
らか一方に接続されている。入力端子２１ｂは、選択ス
イッチ２７ｂを介して、入力データDin1または出力デー
タDout1のどちらか一方に接続されている。選択スイッ
チ２７ａ、２７ｂのオン・オフ制御は、選択信号SELに
より行われる。選択スイッチ２７ａ、２７ｂは、選択信
号SELが低レベルのときに、入力端子２１ａ、２１ｂと
入力データDin1、Din2とをそれぞれ接続し、選択信号SE
Lが高レベルのときに、入力端子２１ａ、２１ｂと出力
データDout1、Dout2とをそれぞれ接続する。
介して、入力データDin2または出力データDout2のどち
らか一方に接続されている。入力端子２１ｂは、選択ス
イッチ２７ｂを介して、入力データDin1または出力デー
タDout1のどちらか一方に接続されている。選択スイッ
チ２７ａ、２７ｂのオン・オフ制御は、選択信号SELに
より行われる。選択スイッチ２７ａ、２７ｂは、選択信
号SELが低レベルのときに、入力端子２１ａ、２１ｂと
入力データDin1、Din2とをそれぞれ接続し、選択信号SE
Lが高レベルのときに、入力端子２１ａ、２１ｂと出力
データDout1、Dout2とをそれぞれ接続する。
【００５６】また、DAコンバータ２１の出力端子２１ｃ
は、制御スイッチ２９を介してビット線BLに接続されて
いる。制御スイッチ２９のオン・オフ制御は、DAイネー
ブル信号DAEにより行われる。制御スイッチ２９は、DA
イネーブル信号DAEが低レベルのときに、出力端子２１
ｃとビット線BLとを切り離し、DAイネーブル信号DAEが
高レベルのときに、出力端子２１ｃとビット線BLとを接
続する。
は、制御スイッチ２９を介してビット線BLに接続されて
いる。制御スイッチ２９のオン・オフ制御は、DAイネー
ブル信号DAEにより行われる。制御スイッチ２９は、DA
イネーブル信号DAEが低レベルのときに、出力端子２１
ｃとビット線BLとを切り離し、DAイネーブル信号DAEが
高レベルのときに、出力端子２１ｃとビット線BLとを接
続する。
【００５７】なお、選択スイッチ２７ａ、２７ｂおよび
制御スイッチ２９は、例えば、NMOSとPMOSとのソース電
極とドレイン電極を相互に接続し、各ゲート電極に相補
な信号を接続したCMOSスイッチにより構成されている。
また、ビット線BLには、NMOS２５のドレイン電極が接続
されている。NMOS２５のソース電極は0V（接地電圧）に
されている。NMOS２５のゲート電極には、イニシャライ
ズ信号INTが接続されている。
制御スイッチ２９は、例えば、NMOSとPMOSとのソース電
極とドレイン電極を相互に接続し、各ゲート電極に相補
な信号を接続したCMOSスイッチにより構成されている。
また、ビット線BLには、NMOS２５のドレイン電極が接続
されている。NMOS２５のソース電極は0V（接地電圧）に
されている。NMOS２５のゲート電極には、イニシャライ
ズ信号INTが接続されている。
【００５８】一方、AD変換回路２３は、ビット線BL、イ
ニシャライズ信号INT、DAイネーブル信号DAEを入力し、
出力データDout1、Dout2を出力している。メモリセル部
４００には、縦横に複数のメモリセル１が配列されてい
る。メモリセル１は、図１０に示した従来のメモリセル
１と同一の構成をしており、強誘電体キャパシタ３およ
びNMOSからなるトランジスタ５により構成されている。
ニシャライズ信号INT、DAイネーブル信号DAEを入力し、
出力データDout1、Dout2を出力している。メモリセル部
４００には、縦横に複数のメモリセル１が配列されてい
る。メモリセル１は、図１０に示した従来のメモリセル
１と同一の構成をしており、強誘電体キャパシタ３およ
びNMOSからなるトランジスタ５により構成されている。
【００５９】ここでは、説明を簡単にするため、二つの
メモリセル１のみ示している。各メモリセル１には、ワ
ード線WL（WL1、WL2）、プレート線PL（PL1、PL2）、ビ
ット線BLがそれぞれ接続されている。また、メモリセル
１には、強誘電体キャパシタ３とトランジスタ５との間
に寄生容量Cpが付加されている。図５は、AD変換回路２
３の回路構成を示している。AD変換回路２３は、三つの
DAコンバータ３１-1、３１-2、３１-3を備えたDA変換部
３１、三つの制御スイッチ３３、三つの参照メモリセル
３５-1、３５-2、３５-3、三つのコンパレータ３７-1、
３７-2、３７-3、三つのフリップフロップ回路３８-1、
３８-2、３８-3を備えた比較部３７、エンコーダ３９
（復元部に対応する）および三つのNMOS４１（分極初期
化手段、放電手段に対応する）により構成されている。
なお、エンコーダ３９以外の回路を、入力するディジタ
ル値（４値）より一つ少ない構成にすることで、後述す
る読み出し動作が可能になる。
メモリセル１のみ示している。各メモリセル１には、ワ
ード線WL（WL1、WL2）、プレート線PL（PL1、PL2）、ビ
ット線BLがそれぞれ接続されている。また、メモリセル
１には、強誘電体キャパシタ３とトランジスタ５との間
に寄生容量Cpが付加されている。図５は、AD変換回路２
３の回路構成を示している。AD変換回路２３は、三つの
DAコンバータ３１-1、３１-2、３１-3を備えたDA変換部
３１、三つの制御スイッチ３３、三つの参照メモリセル
３５-1、３５-2、３５-3、三つのコンパレータ３７-1、
３７-2、３７-3、三つのフリップフロップ回路３８-1、
３８-2、３８-3を備えた比較部３７、エンコーダ３９
（復元部に対応する）および三つのNMOS４１（分極初期
化手段、放電手段に対応する）により構成されている。
なお、エンコーダ３９以外の回路を、入力するディジタ
ル値（４値）より一つ少ない構成にすることで、後述す
る読み出し動作が可能になる。
【００６０】各DAコンバータ３１-1、３１-2、３１-3
は、２ビットからなる入力端子３１ａ、３１ｂを有して
おり、入力端子３１ａ、３１ｂから入力したディジタル
値に比例する四つの参照書込アナログ電圧を出力する機
能を有している。各DAコンバータ３１-1、３１-2、３１
-3は、上述したデータ制御部３００のDAコンバータ２１
に比べ、1／2LSBだけオフセットを持たせて構成されて
いる。また、各DAコンバータ３１-1、３１-2、３１-3
は、リファレンス電圧Ref(+)、Ref(-)を所定の値に設定
することで、最大出力電圧値および最小出力電圧値を変
えることができる。
は、２ビットからなる入力端子３１ａ、３１ｂを有して
おり、入力端子３１ａ、３１ｂから入力したディジタル
値に比例する四つの参照書込アナログ電圧を出力する機
能を有している。各DAコンバータ３１-1、３１-2、３１
-3は、上述したデータ制御部３００のDAコンバータ２１
に比べ、1／2LSBだけオフセットを持たせて構成されて
いる。また、各DAコンバータ３１-1、３１-2、３１-3
は、リファレンス電圧Ref(+)、Ref(-)を所定の値に設定
することで、最大出力電圧値および最小出力電圧値を変
えることができる。
【００６１】DAコンバータ３１-1の入力端子３１ａ、３
１ｂには、ともに0Vが入力されている。DAコンバータ３
１-2の入力端子３１ａ、３１ｂには、それぞれ0V、VCC
が入力されている。DAコンバータ３１-3の入力端子３１
ａ、３１ｂには、それぞれVCC、0Vが入力されている。
したがって、DAコンバータ３１-1の出力端子３１ｃは、
ディジタル値「０」に対応する参照書込アナログ電圧を
出力し、DAコンバータ３１-2の出力端子３１ｃは、ディ
ジタル値「１」に対応する参照書込アナログ電圧を出力
し、DAコンバータ３１-3の出力端子３１ｃは、ディジタ
ル値「２」に対応する参照書込アナログ電圧を出力す
る。
１ｂには、ともに0Vが入力されている。DAコンバータ３
１-2の入力端子３１ａ、３１ｂには、それぞれ0V、VCC
が入力されている。DAコンバータ３１-3の入力端子３１
ａ、３１ｂには、それぞれVCC、0Vが入力されている。
したがって、DAコンバータ３１-1の出力端子３１ｃは、
ディジタル値「０」に対応する参照書込アナログ電圧を
出力し、DAコンバータ３１-2の出力端子３１ｃは、ディ
ジタル値「１」に対応する参照書込アナログ電圧を出力
し、DAコンバータ３１-3の出力端子３１ｃは、ディジタ
ル値「２」に対応する参照書込アナログ電圧を出力す
る。
【００６２】また、上述した1／2LSBのオフセットによ
り、各DAコンバータ３１-1、３１-2、３１-3が出力する
参照書込アナログ電圧は、各ディジタル値に対応してDA
コンバータ２１が出力する書込アナログ電圧より、1／2
LSBだけ大きくされている。この結果、DAコンバータ３
１-1の出力する参照書込アナログ電圧は、DAコンバータ
２１がディジタル値「０」、「１」に対応してそれぞれ
出力する書込アナログ電圧値の中間になる。DAコンバー
タ３１-2の出力する参照書込アナログ電圧は、DAコンバ
ータ２１がディジタル値「１」、「２」に対応してそれ
ぞれ出力する書込アナログ電圧値の中間になる。DAコン
バータ３１-3の出力する参照書込アナログ電圧は、DAコ
ンバータ２１がディジタル値「２」、「３」に対応して
それぞれ出力する書込アナログ電圧値の中間になる。
り、各DAコンバータ３１-1、３１-2、３１-3が出力する
参照書込アナログ電圧は、各ディジタル値に対応してDA
コンバータ２１が出力する書込アナログ電圧より、1／2
LSBだけ大きくされている。この結果、DAコンバータ３
１-1の出力する参照書込アナログ電圧は、DAコンバータ
２１がディジタル値「０」、「１」に対応してそれぞれ
出力する書込アナログ電圧値の中間になる。DAコンバー
タ３１-2の出力する参照書込アナログ電圧は、DAコンバ
ータ２１がディジタル値「１」、「２」に対応してそれ
ぞれ出力する書込アナログ電圧値の中間になる。DAコン
バータ３１-3の出力する参照書込アナログ電圧は、DAコ
ンバータ２１がディジタル値「２」、「３」に対応して
それぞれ出力する書込アナログ電圧値の中間になる。
【００６３】また、各DAコンバータ３１-1、３１-2、３
１-3の出力端子３１ｃは、制御スイッチ３３を介して参
照ビット線BLr1、BLr2、BLr3にそれぞれ接続されてい
る。各制御スイッチ３３のオン・オフ制御は、DAイネー
ブル信号DAEにより行われる。各制御スイッチ３３は、D
Aイネーブル信号DAEが低レベルのときに、各出力端子３
１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞれ切り
離し、DAイネーブル信号DAEが高レベルのときに、出力
端子３１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞ
れ接続する。
１-3の出力端子３１ｃは、制御スイッチ３３を介して参
照ビット線BLr1、BLr2、BLr3にそれぞれ接続されてい
る。各制御スイッチ３３のオン・オフ制御は、DAイネー
ブル信号DAEにより行われる。各制御スイッチ３３は、D
Aイネーブル信号DAEが低レベルのときに、各出力端子３
１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞれ切り
離し、DAイネーブル信号DAEが高レベルのときに、出力
端子３１ｃと参照ビット線BLr1、BLr2、BLr3とをそれぞ
れ接続する。
【００６４】各制御スイッチ３３は、上述した制御スイ
ッチ２９と同様に、CMOSスイッチ等により構成されてい
る。また、各参照ビット線BLr1、BLr2、BLr3には、それ
ぞれNMOS４１のドレイン電極が接続されている。NMOS４
１のソース電極は接地（＝0V）されている。NMOS４１の
ゲート電極には、イニシャライズ信号INTが接続されて
いる。
ッチ２９と同様に、CMOSスイッチ等により構成されてい
る。また、各参照ビット線BLr1、BLr2、BLr3には、それ
ぞれNMOS４１のドレイン電極が接続されている。NMOS４
１のソース電極は接地（＝0V）されている。NMOS４１の
ゲート電極には、イニシャライズ信号INTが接続されて
いる。
【００６５】参照メモリセル３５-1、３５-2、３５-3
は、大きさ、形状とも上述したメモリセル１と同一のも
のが使用されている。このため、参照メモリセル３５-
1、３５-2、３５-3内の強誘電体キャパシタ３６とメモ
リセル１内の強誘電体キャパシタ３との特性は同一にさ
れている。また、各参照メモリセル３５-1、３５-2、３
５-3の強誘電体キャパシタ３６とトランジスタ５との間
には、メモリセル１と同様に、寄生容量Cpが付加されて
いる。
は、大きさ、形状とも上述したメモリセル１と同一のも
のが使用されている。このため、参照メモリセル３５-
1、３５-2、３５-3内の強誘電体キャパシタ３６とメモ
リセル１内の強誘電体キャパシタ３との特性は同一にさ
れている。また、各参照メモリセル３５-1、３５-2、３
５-3の強誘電体キャパシタ３６とトランジスタ５との間
には、メモリセル１と同様に、寄生容量Cpが付加されて
いる。
【００６６】各参照メモリセル３５-1、３５-2、３５-3
には、参照ビット線BLr1、BLr2、BLr3、参照ワード線WL
r、参照プレート線PLrがそれぞれ接続されている。各参
照ビット線BLr1、BLr2、BLr3の負荷容量値は、ビット線
BLの負荷容量値と同一にされている。例えば、参照ビッ
ト線BLr1、BLr2、BLr3およびビット線BLは、同一の配線
層では、配線長および配線幅が同一にされている。
には、参照ビット線BLr1、BLr2、BLr3、参照ワード線WL
r、参照プレート線PLrがそれぞれ接続されている。各参
照ビット線BLr1、BLr2、BLr3の負荷容量値は、ビット線
BLの負荷容量値と同一にされている。例えば、参照ビッ
ト線BLr1、BLr2、BLr3およびビット線BLは、同一の配線
層では、配線長および配線幅が同一にされている。
【００６７】参照ビット線BLr1、BLr2、BLr3とビット線
BLとの負荷容量値を同一にすることで、データの読み出
し時に、参照ビット線BLr1、BLr2、BLr3の電圧と、ビッ
ト線BLの電圧との比較を精度良く行うことができる。
BLとの負荷容量値を同一にすることで、データの読み出
し時に、参照ビット線BLr1、BLr2、BLr3の電圧と、ビッ
ト線BLの電圧との比較を精度良く行うことができる。
【００６８】また、コンパレータ３７-1、３７-2、３７
-3の「−」入力には、参照ビット線BLr1、BLr2、BLr3が
それぞれ入力されている。コンパレータ３７-1、３７-
2、３７-3の「＋」入力には、ビット線BLが入力されて
いる。このため、ビット線BLの電圧が、各参照ビット線
BLr1、BLr2、BLr3の電圧より大きいときに、コンパレー
タ３７-1、３７-2、３７-3は高レベルを出力する。
-3の「−」入力には、参照ビット線BLr1、BLr2、BLr3が
それぞれ入力されている。コンパレータ３７-1、３７-
2、３７-3の「＋」入力には、ビット線BLが入力されて
いる。このため、ビット線BLの電圧が、各参照ビット線
BLr1、BLr2、BLr3の電圧より大きいときに、コンパレー
タ３７-1、３７-2、３７-3は高レベルを出力する。
【００６９】コンパレータ３７-1、３７-2、３７-3の出
力は、フリップフロップ回路３８-1、３８-2、３８-3の
入力に接続されている。フリップフロップ回路３８-1、
３８-2、３８-3のクロック入力には、ラッチ信号CKが接
続されている。そして、フリップフロップ回路３８-1、
３８-2、３８-3は、ラッチ信号CKの立ち上がりで、コン
パレータ３７-1、３７-2、３７-3の出力値を取り込む。
力は、フリップフロップ回路３８-1、３８-2、３８-3の
入力に接続されている。フリップフロップ回路３８-1、
３８-2、３８-3のクロック入力には、ラッチ信号CKが接
続されている。そして、フリップフロップ回路３８-1、
３８-2、３８-3は、ラッチ信号CKの立ち上がりで、コン
パレータ３７-1、３７-2、３７-3の出力値を取り込む。
【００７０】フリップフロップ回路３８-1、３８-2、３
８-3の出力は、エンコーダ３９の入力L1、L2、L3にそれ
ぞれ接続されている。エンコーダ３９の出力Q1、Q2は、
それぞれ出力データDout1、Dout2に接続されている。エ
ンコーダ３９は、表１に示す真理値表にしたがい、入力
L1、L2、L3に入力した信号をエンコードし、エンコード
結果を出力データDout1、Dout2として出力する。このた
め、書き込んだディジタル値が、エンコーダ３９により
復元される。
８-3の出力は、エンコーダ３９の入力L1、L2、L3にそれ
ぞれ接続されている。エンコーダ３９の出力Q1、Q2は、
それぞれ出力データDout1、Dout2に接続されている。エ
ンコーダ３９は、表１に示す真理値表にしたがい、入力
L1、L2、L3に入力した信号をエンコードし、エンコード
結果を出力データDout1、Dout2として出力する。このた
め、書き込んだディジタル値が、エンコーダ３９により
復元される。
【表１】 以下、上述した強誘電体記憶装置におけるデータの書き
込み動作について説明する。先ず、書き込み動作の前
に、メモリセル１および参照メモリセル３５-1、３５-
2、３５-3における強誘電体キャパシタ３、３６の残留
分極の初期化が行われる。メモリセル１の初期化は、イ
ニシャライズ信号INTを高レベルにしてビット線BLを0V
にし、さらに、プレート線PLをVCC（電源電圧）にし、
ワード線WLを高レベルにすることで行われる。参照メモ
リセル３５-1、３５-2、３５-3の初期化は、イニシャラ
イズ信号INTを高レベルにして各参照ビット線BLr1、BLr
2、BLr3を0Vにし、さらに、参照プレート線PLrをVCC
（電源電圧）にし、参照ワード線WLrを高レベルにする
ことで行われる。
込み動作について説明する。先ず、書き込み動作の前
に、メモリセル１および参照メモリセル３５-1、３５-
2、３５-3における強誘電体キャパシタ３、３６の残留
分極の初期化が行われる。メモリセル１の初期化は、イ
ニシャライズ信号INTを高レベルにしてビット線BLを0V
にし、さらに、プレート線PLをVCC（電源電圧）にし、
ワード線WLを高レベルにすることで行われる。参照メモ
リセル３５-1、３５-2、３５-3の初期化は、イニシャラ
イズ信号INTを高レベルにして各参照ビット線BLr1、BLr
2、BLr3を0Vにし、さらに、参照プレート線PLrをVCC
（電源電圧）にし、参照ワード線WLrを高レベルにする
ことで行われる。
【００７１】残留分極の初期化により、図６に示すよう
に、強誘電体キャパシタ３、３６の分極電荷は、点ｄに
変化し、初期化の終了とともに点ａに変化する。この結
果、書き込み開始時には、メモリセル１および参照メモ
リセル３５-1、３５-2、３５-3の強誘電体キャパシタ
３、３６の残留分極は常に点ａになり、初期あるいは前
回の残留分極の影響をなくすことができる。
に、強誘電体キャパシタ３、３６の分極電荷は、点ｄに
変化し、初期化の終了とともに点ａに変化する。この結
果、書き込み開始時には、メモリセル１および参照メモ
リセル３５-1、３５-2、３５-3の強誘電体キャパシタ
３、３６の残留分極は常に点ａになり、初期あるいは前
回の残留分極の影響をなくすことができる。
【００７２】次に、DAコンバータ２１は、入力データDi
n1、Din2を入力し、入力したディジタル値「０」、
「１」、「２」、「３」に対応する書込アナログ電圧W
0、W1、W2、W3のいずれかをビット線BLに出力する。こ
こで、プレート線PLの電圧は0Vにされているため、ビッ
ト線BLに出力される電圧値が、強誘電体キャパシタ３の
両電極間に印可される電圧になる。この際、DAイネーブ
ル信号DAEは、高レベルにされ、ワード線WLは高レベル
にされている。
n1、Din2を入力し、入力したディジタル値「０」、
「１」、「２」、「３」に対応する書込アナログ電圧W
0、W1、W2、W3のいずれかをビット線BLに出力する。こ
こで、プレート線PLの電圧は0Vにされているため、ビッ
ト線BLに出力される電圧値が、強誘電体キャパシタ３の
両電極間に印可される電圧になる。この際、DAイネーブ
ル信号DAEは、高レベルにされ、ワード線WLは高レベル
にされている。
【００７３】また、DAコンバータ３１-1、３１-2、３１
-3の各出力端子３１ｃは、上述したように、DAコンバー
タ２１が出力する各書込アナログ電圧W0、W1、W2、W3の
中間の電圧である参照書込アナログ電圧電圧Wr1、Wr2、
Wr3をそれぞれ出力する。DAコンバータ２１およびDAコ
ンバータ３１-1、３１-2、３１-3のリファレンス電圧Re
f(+)、Ref(-)は、所定の値に設定されており、最大出力
電圧がVCCより小さくされ、最小出力電圧が0Vより大き
くされている。すなわち、DAコンバータ２１およびDAコ
ンバータ３１-1、３１-2、３１-3は、図中の書込使用領
域の範囲内の電圧を出力する。
-3の各出力端子３１ｃは、上述したように、DAコンバー
タ２１が出力する各書込アナログ電圧W0、W1、W2、W3の
中間の電圧である参照書込アナログ電圧電圧Wr1、Wr2、
Wr3をそれぞれ出力する。DAコンバータ２１およびDAコ
ンバータ３１-1、３１-2、３１-3のリファレンス電圧Re
f(+)、Ref(-)は、所定の値に設定されており、最大出力
電圧がVCCより小さくされ、最小出力電圧が0Vより大き
くされている。すなわち、DAコンバータ２１およびDAコ
ンバータ３１-1、３１-2、３１-3は、図中の書込使用領
域の範囲内の電圧を出力する。
【００７４】このように、リファレンス電圧Ref(+)、Re
f(-)を設定することにより、残留分極の差が小さくなる
ヒステリシスループの傾斜の緩やかな部分Ｇ1、Ｇ2を使
用しなくても良くなるため、後述する読み出し時のデー
タの比較を確実に行うことができる。なお、ワード線WL
および参照ワード線WLrに与える高レベルは、VCCにトラ
ンジスタ５の閾値以上の電圧を加えた電圧に設定されて
おり、ビット線BLおよび参照ビット線BLr1、BLr2、BLr3
に印加される電圧は、確実に強誘電体キャパシタ３、３
６に伝えられる。
f(-)を設定することにより、残留分極の差が小さくなる
ヒステリシスループの傾斜の緩やかな部分Ｇ1、Ｇ2を使
用しなくても良くなるため、後述する読み出し時のデー
タの比較を確実に行うことができる。なお、ワード線WL
および参照ワード線WLrに与える高レベルは、VCCにトラ
ンジスタ５の閾値以上の電圧を加えた電圧に設定されて
おり、ビット線BLおよび参照ビット線BLr1、BLr2、BLr3
に印加される電圧は、確実に強誘電体キャパシタ３、３
６に伝えられる。
【００７５】DAコンバータ２１によるデータの書き込み
により、メモリセル１の強誘電体キャパシタ３の残留分
極は、入力したディジタル値「０」、「１」、「２」、
「３」に対応して、それぞれPw0、Pw1、Pw2、Pw3にな
る。DAコンバータ３１-1、３１-2、３１-3によるデータ
の書き込みにより、参照メモリセル３５-1、３５-2、３
５-3の強誘電体キャパシタ３６の残留分極は、それぞ
れ、Pr1、Pr2、Pr3になる。ここで、残留分極の大きさ
は、Pw3＞Pr3＞Pw2＞Pr2＞Pw1＞Pr1＞Pw0である。
により、メモリセル１の強誘電体キャパシタ３の残留分
極は、入力したディジタル値「０」、「１」、「２」、
「３」に対応して、それぞれPw0、Pw1、Pw2、Pw3にな
る。DAコンバータ３１-1、３１-2、３１-3によるデータ
の書き込みにより、参照メモリセル３５-1、３５-2、３
５-3の強誘電体キャパシタ３６の残留分極は、それぞ
れ、Pr1、Pr2、Pr3になる。ここで、残留分極の大きさ
は、Pw3＞Pr3＞Pw2＞Pr2＞Pw1＞Pr1＞Pw0である。
【００７６】すなわち、入力するディジタル値（４値）
より一つ少ない三つのDAコンバータ３１-1、３１-2、３
１-3および三つの参照メモリセル３５-1、３５-2、３５
-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中間の値で
ある残留分極Pr1、Pr2、Pr3が生じる。次に、データの
書き込みにより、メモリセル１および参照メモリセル３
５-1、３５-2、３５-3の寄生容量Cpに充電された電荷の
放電を行う。放電は、イニシャライズ信号INTを高レベ
ルにしてビット線BLを0Vにし、さらに、プレート線PLを
0Vにし、ワード線WLを高レベルにすることで行われる。
そして、書き込み動作が完了する。
より一つ少ない三つのDAコンバータ３１-1、３１-2、３
１-3および三つの参照メモリセル３５-1、３５-2、３５
-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中間の値で
ある残留分極Pr1、Pr2、Pr3が生じる。次に、データの
書き込みにより、メモリセル１および参照メモリセル３
５-1、３５-2、３５-3の寄生容量Cpに充電された電荷の
放電を行う。放電は、イニシャライズ信号INTを高レベ
ルにしてビット線BLを0Vにし、さらに、プレート線PLを
0Vにし、ワード線WLを高レベルにすることで行われる。
そして、書き込み動作が完了する。
【００７７】次に、上述した強誘電体記憶装置における
データの読み出し動作について説明する。読み出し動作
は、ワード線WLを高レベルにした状態で、プレート線PL
をVCCにすることで行われる。このとき、図７に示すよ
うに、メモリセル１では、強誘電体キャパシタ３の残留
分極Pw0、Pw1、Pw2、Pw3に応じて、それぞれ電荷ΔQw
0、ΔQw1、ΔQw2、ΔQw3が生じる。生じた電荷は、ビッ
ト線BLの電圧と強誘電体キャパシタ３の電圧とが等しく
なるように分配される。この結果、残留分極Pw0、Pw1、
Pw2、Pw3の量に応じてビット線BLの電圧が上昇する。
データの読み出し動作について説明する。読み出し動作
は、ワード線WLを高レベルにした状態で、プレート線PL
をVCCにすることで行われる。このとき、図７に示すよ
うに、メモリセル１では、強誘電体キャパシタ３の残留
分極Pw0、Pw1、Pw2、Pw3に応じて、それぞれ電荷ΔQw
0、ΔQw1、ΔQw2、ΔQw3が生じる。生じた電荷は、ビッ
ト線BLの電圧と強誘電体キャパシタ３の電圧とが等しく
なるように分配される。この結果、残留分極Pw0、Pw1、
Pw2、Pw3の量に応じてビット線BLの電圧が上昇する。
【００７８】また、参照メモリセル３５-1、３５-2、３
５-3では、各強誘電体キャパシタ３６の残留分極Pr1、P
r2、Pr3に応じて、それぞれ電荷ΔQr1、ΔQr2、ΔQr3が
生じる。生じた電荷ΔQr1、ΔQr2、ΔQr3は、参照ビッ
ト線BLr1、BLr2、BLr3の電圧と各強誘電体キャパシタ３
６の電圧とが等しくなるようにそれぞれ分配される。こ
の結果、残留分極Pr1、Pr2、Pr3の量に応じて各参照ビ
ット線BLr1、BLr2、BLr3が所定の電圧まで上昇する。
５-3では、各強誘電体キャパシタ３６の残留分極Pr1、P
r2、Pr3に応じて、それぞれ電荷ΔQr1、ΔQr2、ΔQr3が
生じる。生じた電荷ΔQr1、ΔQr2、ΔQr3は、参照ビッ
ト線BLr1、BLr2、BLr3の電圧と各強誘電体キャパシタ３
６の電圧とが等しくなるようにそれぞれ分配される。こ
の結果、残留分極Pr1、Pr2、Pr3の量に応じて各参照ビ
ット線BLr1、BLr2、BLr3が所定の電圧まで上昇する。
【００７９】この後、ビット線BLの電圧と、各参照ビッ
ト線BLr1、BLr2、BLr3の電圧とが、比較部３７で比較さ
れる。例えば、ディジタル値「２」が書き込まれている
場合には、残留分極はPw2になっており、読み出し時に
強誘電体キャパシタ３には電荷ΔQw2が生じる。ΔQr3(B
Lr3)＞ΔQw2(BL)＞ΔQr2(BLr2)であるから、ビット線BL
の電圧は、参照ビット線BLr2の電圧より高く、参照ビッ
ト線BLr3の電圧より低くなる。このため、コンパレータ
３７-1、３７-2の出力は高レベルになり、コンパレータ
３７-3の出力は低レベルになる。
ト線BLr1、BLr2、BLr3の電圧とが、比較部３７で比較さ
れる。例えば、ディジタル値「２」が書き込まれている
場合には、残留分極はPw2になっており、読み出し時に
強誘電体キャパシタ３には電荷ΔQw2が生じる。ΔQr3(B
Lr3)＞ΔQw2(BL)＞ΔQr2(BLr2)であるから、ビット線BL
の電圧は、参照ビット線BLr2の電圧より高く、参照ビッ
ト線BLr3の電圧より低くなる。このため、コンパレータ
３７-1、３７-2の出力は高レベルになり、コンパレータ
３７-3の出力は低レベルになる。
【００８０】すなわち、入力するディジタル値（４値）
より一つ少ない三つのコンパレータ３７-1、３７-2、３
７-3により、各ビット線BLに生じる電荷ΔQw0、ΔQw1、
ΔQw2、ΔQw3のいずれかに対応する電圧と、参照ビット
線BLr1、BLr2、BLr3に生じる電圧との比較が容易に行わ
れる。コンパレータ３７-1、３７-2、３７-3は、比較結
果をエンコーダ３９に出力する。エンコーダ３９は、表
１に示した真理値表にしたがって出力データDout1を高
レベルにし、出力データDout2を低レベルにする。すな
わち、書き込んだディジタル値「２」の読み出し動作が
完了する。
より一つ少ない三つのコンパレータ３７-1、３７-2、３
７-3により、各ビット線BLに生じる電荷ΔQw0、ΔQw1、
ΔQw2、ΔQw3のいずれかに対応する電圧と、参照ビット
線BLr1、BLr2、BLr3に生じる電圧との比較が容易に行わ
れる。コンパレータ３７-1、３７-2、３７-3は、比較結
果をエンコーダ３９に出力する。エンコーダ３９は、表
１に示した真理値表にしたがって出力データDout1を高
レベルにし、出力データDout2を低レベルにする。すな
わち、書き込んだディジタル値「２」の読み出し動作が
完了する。
【００８１】データの読み出しにより、強誘電体キャパ
シタ３、３６の分極電荷は、点ｄ付近を経て点ａ付近ま
で変化する。分極電荷が正しく点ｄおよび点ａにならな
いのは、データの読み出し時には、ビット線BLおよび参
照ビット線BLr1、BLr2、BLr3が所定の電圧まで上昇する
ため、プレート線PLおよび参照プレート線PLrを基準に
したビット線BLおよび参照ビット線BLr1、BLr2、BLr3の
電圧（VBL−VPL）が、正確には−VCCにならないことに
よる。
シタ３、３６の分極電荷は、点ｄ付近を経て点ａ付近ま
で変化する。分極電荷が正しく点ｄおよび点ａにならな
いのは、データの読み出し時には、ビット線BLおよび参
照ビット線BLr1、BLr2、BLr3が所定の電圧まで上昇する
ため、プレート線PLおよび参照プレート線PLrを基準に
したビット線BLおよび参照ビット線BLr1、BLr2、BLr3の
電圧（VBL−VPL）が、正確には−VCCにならないことに
よる。
【００８２】この結果、強誘電体キャパシタ３、３６の
残留分極はほぼ−Prになる。また、残留分極がほぼ−Pr
になることで、書き込んだデータは破壊されてしまうた
め、この後に、再書き込み動作が行う必要がある。な
お、強誘電体キャパシタ３、３６の残留分極を正しく−
Prにするため、再書き込みの前に、メモリセル１および
参照メモリセル３５-1、３５-2、３５-3の残留分極の初
期化が行われる。
残留分極はほぼ−Prになる。また、残留分極がほぼ−Pr
になることで、書き込んだデータは破壊されてしまうた
め、この後に、再書き込み動作が行う必要がある。な
お、強誘電体キャパシタ３、３６の残留分極を正しく−
Prにするため、再書き込みの前に、メモリセル１および
参照メモリセル３５-1、３５-2、３５-3の残留分極の初
期化が行われる。
【００８３】再書き込み動作では、エンコーダ３９が復
元したディジタル値をDA変換器２１に入力することで行
う。すなわち、先ず、選択信号SELを高レベルにし、選
択スイッチ２７ａ、２７ｂが切り換えられる。次に、DA
イネーブル信号DAEを高レベルにし、ワード線WLを高レ
ベルにし、プレート線PLを0Vにする。この状態で、DA変
換器２１およびDA変換器３１-1、３１-2、３１-3から、
書込アナログ電圧W0、W1、W2、W3および参照書込アナロ
グ電圧Wr1、Wr2、Wr3が出力され、再書き込みが行われ
る。
元したディジタル値をDA変換器２１に入力することで行
う。すなわち、先ず、選択信号SELを高レベルにし、選
択スイッチ２７ａ、２７ｂが切り換えられる。次に、DA
イネーブル信号DAEを高レベルにし、ワード線WLを高レ
ベルにし、プレート線PLを0Vにする。この状態で、DA変
換器２１およびDA変換器３１-1、３１-2、３１-3から、
書込アナログ電圧W0、W1、W2、W3および参照書込アナロ
グ電圧Wr1、Wr2、Wr3が出力され、再書き込みが行われ
る。
【００８４】再書き込みの後に、メモリセル１および参
照メモリセル３５-1、３５-2、３５-3の寄生容量Cpに充
電された電荷の放電を行う。そして、読み出し動作が完
了する。図８は、上述した書き込み動作および読み出し
動作のタイミング図を示している。書き込み動作では、
先ず、書き込みサイクルの第１サイクルC1で、強誘電体
キャパシタ３、３６の残留分極の初期化が行われる。第
２サイクルC2では、メモリセル１へのデータの書き込
み、および、各参照メモリセル３５-1、３５-2、３５-3
への所定の値の書き込みが行われる。第３サイクルC3で
は、寄生容量Cpに充電された電荷の放電が行われ、書き
込み動作が完了する。
照メモリセル３５-1、３５-2、３５-3の寄生容量Cpに充
電された電荷の放電を行う。そして、読み出し動作が完
了する。図８は、上述した書き込み動作および読み出し
動作のタイミング図を示している。書き込み動作では、
先ず、書き込みサイクルの第１サイクルC1で、強誘電体
キャパシタ３、３６の残留分極の初期化が行われる。第
２サイクルC2では、メモリセル１へのデータの書き込
み、および、各参照メモリセル３５-1、３５-2、３５-3
への所定の値の書き込みが行われる。第３サイクルC3で
は、寄生容量Cpに充電された電荷の放電が行われ、書き
込み動作が完了する。
【００８５】一方、読み出し動作では、先ず、読み出し
サイクルの第４サイクルC4で、書き込んだデータのメモ
リセル１からの読み出し、および、各参照メモリセル３
５-1、３５-2、３５-3からの所定のデータの読み出しが
行われる。第５サイクルC5では、残留分極の初期化が行
われる。第６サイクルC6では、メモリセル１へのディジ
タル値の再書き込み、および、各参照メモリセル３５-
1、３５-2、３５-3への所定のディジタル値の再書き込
みが行われる。ここで、メモリセル１への再書き込み
は、エンコーダ３９により復元されたディジタル値を用
いて行う。そして第７サイクルC7では、寄生容量Cpに充
電された電荷の放電が行われ、読み出し動作が完了す
る。
サイクルの第４サイクルC4で、書き込んだデータのメモ
リセル１からの読み出し、および、各参照メモリセル３
５-1、３５-2、３５-3からの所定のデータの読み出しが
行われる。第５サイクルC5では、残留分極の初期化が行
われる。第６サイクルC6では、メモリセル１へのディジ
タル値の再書き込み、および、各参照メモリセル３５-
1、３５-2、３５-3への所定のディジタル値の再書き込
みが行われる。ここで、メモリセル１への再書き込み
は、エンコーダ３９により復元されたディジタル値を用
いて行う。そして第７サイクルC7では、寄生容量Cpに充
電された電荷の放電が行われ、読み出し動作が完了す
る。
【００８６】以上のように構成された強誘電体記憶装置
では、DAコンバータ２１で変換した４値のディジタル値
に対応する書込アナログ電圧W0、W1、W2、W3を、メモリ
セル１の強誘電体キャパシタ３に与えて残留分極Pw0、P
w1、Pw2、Pw3を生じさせ、これ等残留分極Pw0、Pw1、Pw
2、Pw3から得られる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3に
応じて変化するビット線BLの電圧を、AD変換回路２３に
より検出して、元のディジタル値に復元したので、一つ
の強誘電体キャパシタ３に４値のディジタル値を記憶
し、記憶したデータを読み出すことができる。
では、DAコンバータ２１で変換した４値のディジタル値
に対応する書込アナログ電圧W0、W1、W2、W3を、メモリ
セル１の強誘電体キャパシタ３に与えて残留分極Pw0、P
w1、Pw2、Pw3を生じさせ、これ等残留分極Pw0、Pw1、Pw
2、Pw3から得られる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3に
応じて変化するビット線BLの電圧を、AD変換回路２３に
より検出して、元のディジタル値に復元したので、一つ
の強誘電体キャパシタ３に４値のディジタル値を記憶
し、記憶したデータを読み出すことができる。
【００８７】また、AD変換回路２３に、参照メモリセル
３５-1、３５-2、３５-3を備えたので、各参照メモリセ
ル３５-1、３５-2、３５-3の残留分極Pr1、Pr2、Pr3か
ら得られる参照読出アナログ電圧と、メモリセル１の残
留分極Pw0、Pw1、Pw2、Pw3から得られる読出アナログ電
圧とを比較することで、元のディジタル値を確実に復元
することができる。
３５-1、３５-2、３５-3を備えたので、各参照メモリセ
ル３５-1、３５-2、３５-3の残留分極Pr1、Pr2、Pr3か
ら得られる参照読出アナログ電圧と、メモリセル１の残
留分極Pw0、Pw1、Pw2、Pw3から得られる読出アナログ電
圧とを比較することで、元のディジタル値を確実に復元
することができる。
【００８８】そして、AD変換回路２３に、DAコンバータ
３１-1、３１-2、３１-3、コンパレータ３７-1、３７-
2、３７-3、エンコーダ３９を備えたので、DAコンバー
タ３１-1、３１-2、３１-3により、書込アナログ電圧W
0、W1、W2、W3と異なる値の参照書込アナログ電圧Wr1、
Wr2、Wr3を参照メモリセル３５-1、３５-2、３５-3に書
き込み、コンパレータ３７-1、３７-2、３７-3により、
各参照メモリセル３５-1、３５-2、３５-3から得られる
参照読出アナログ電圧と、メモリセル１から得られる読
出アナログ電圧とを比較し、エンコーダ３９により、元
のディジタル値に復元することができる。
３１-1、３１-2、３１-3、コンパレータ３７-1、３７-
2、３７-3、エンコーダ３９を備えたので、DAコンバー
タ３１-1、３１-2、３１-3により、書込アナログ電圧W
0、W1、W2、W3と異なる値の参照書込アナログ電圧Wr1、
Wr2、Wr3を参照メモリセル３５-1、３５-2、３５-3に書
き込み、コンパレータ３７-1、３７-2、３７-3により、
各参照メモリセル３５-1、３５-2、３５-3から得られる
参照読出アナログ電圧と、メモリセル１から得られる読
出アナログ電圧とを比較し、エンコーダ３９により、元
のディジタル値に復元することができる。
【００８９】したがって、入力するディジタル値（４
値）より一つ少ない三つのDAコンバータ３１-1、３１-
2、３１-3および三つの参照メモリセル３５-1、３５-
2、３５-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中
間の値である残留分極Pr1、Pr2、Pr3を生じさせること
ができ、入力するディジタル値（４値）より一つ少ない
三つのコンパレータ３７-1、３７-2、３７-3により、ビ
ット線BLに生じる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3のい
ずれかに対応する読出アナログ電圧と、参照ビット線BL
r1、BLr2、BLr3に生じる参照読出アナログ電圧との比較
を行うことができる。
値）より一つ少ない三つのDAコンバータ３１-1、３１-
2、３１-3および三つの参照メモリセル３５-1、３５-
2、３５-3により、各残留分極Pw0、Pw1、Pw2、Pw3の中
間の値である残留分極Pr1、Pr2、Pr3を生じさせること
ができ、入力するディジタル値（４値）より一つ少ない
三つのコンパレータ３７-1、３７-2、３７-3により、ビ
ット線BLに生じる電荷ΔQw0、ΔQw1、ΔQw2、ΔQw3のい
ずれかに対応する読出アナログ電圧と、参照ビット線BL
r1、BLr2、BLr3に生じる参照読出アナログ電圧との比較
を行うことができる。
【００９０】さらに、DA変換部３１の各ADコンバータ３
１-1、３１-2、３１-3から出力する参照書込アナログ電
圧Wr1、Wr2、Wr3を、メモリセル１に書き込む各書込ア
ナログ電圧W0、W1、W2、W3の中間に設定したので、デー
タの読み出し時に、参照読出アナログ電圧と読出アナロ
グ電圧との電圧差を大きくすることができ、参照読出ア
ナログ電圧と読出アナログ電圧との比較を確実に行うこ
とができる。
１-1、３１-2、３１-3から出力する参照書込アナログ電
圧Wr1、Wr2、Wr3を、メモリセル１に書き込む各書込ア
ナログ電圧W0、W1、W2、W3の中間に設定したので、デー
タの読み出し時に、参照読出アナログ電圧と読出アナロ
グ電圧との電圧差を大きくすることができ、参照読出ア
ナログ電圧と読出アナログ電圧との比較を確実に行うこ
とができる。
【００９１】また、メモリセル１と参照メモリセル３５
-1、３５-2、３５-3とを同一の大きさ、形状にしたの
で、メモリセル１および参照メモリセル３５-1、３５-
2、３５-3における強誘電体キャパシタ３、３６の特性
を同一にすることができる。このため、データの書き込
み時には、メモリセル１と参照メモリセル３５-1、３５
-2、３５-3の強誘電体キャパシタ３、３６に、書込アナ
ログ電圧W0、W1、W2、W3および参照書込アナログ電圧Wr
1、Wr2、Wr3に対応して、所定の残留分極の値を設定す
ることができ、データの読み出し時には、各参照読出ア
ナログ電圧と読出アナログ電圧とを精度良く比較するこ
とができる。
-1、３５-2、３５-3とを同一の大きさ、形状にしたの
で、メモリセル１および参照メモリセル３５-1、３５-
2、３５-3における強誘電体キャパシタ３、３６の特性
を同一にすることができる。このため、データの書き込
み時には、メモリセル１と参照メモリセル３５-1、３５
-2、３５-3の強誘電体キャパシタ３、３６に、書込アナ
ログ電圧W0、W1、W2、W3および参照書込アナログ電圧Wr
1、Wr2、Wr3に対応して、所定の残留分極の値を設定す
ることができ、データの読み出し時には、各参照読出ア
ナログ電圧と読出アナログ電圧とを精度良く比較するこ
とができる。
【００９２】そして、ビット線BLの負荷容量値と、各参
照ビット線BLr1、BLr2、BLr3の負荷容量値とを同一にし
たので、それぞれの強誘電体キャパシタ３、３６の残留
分極の値を正しく反映した読出アナログ電圧と参照読出
アナログ電圧とを得ることができ、読出アナログ電圧と
参照読出アナログ電圧との比較を精度良く行うことがで
きる。
照ビット線BLr1、BLr2、BLr3の負荷容量値とを同一にし
たので、それぞれの強誘電体キャパシタ３、３６の残留
分極の値を正しく反映した読出アナログ電圧と参照読出
アナログ電圧とを得ることができ、読出アナログ電圧と
参照読出アナログ電圧との比較を精度良く行うことがで
きる。
【００９３】さらに、ビット線BL、参照ビット線BLr1、
BLr2、BLr3を、NMOS４、２５を介して接地電圧（0V）に
接続し、ビット線BL、参照ビット線BLr1、BLr2、BLr3の
電圧を、イニシャライズ信号INTにより0Vにできるよう
にしたので、ワード線WL、参照ワード線WLrを高レベ
ル、プレート線PL、参照プレート線PLrをVCCにすること
で、強誘電体キャパシタ３、３６の残留分極を所定の値
（−Pr）に初期化することができる。
BLr2、BLr3を、NMOS４、２５を介して接地電圧（0V）に
接続し、ビット線BL、参照ビット線BLr1、BLr2、BLr3の
電圧を、イニシャライズ信号INTにより0Vにできるよう
にしたので、ワード線WL、参照ワード線WLrを高レベ
ル、プレート線PL、参照プレート線PLrをVCCにすること
で、強誘電体キャパシタ３、３６の残留分極を所定の値
（−Pr）に初期化することができる。
【００９４】このため、書き込み動作の前に強誘電体キ
ャパシタ３、３６の残留分極の値を、常に同一の値にす
ることができ、初期あるいは前回の残留分極の影響をな
くすことができる。また、ビット線BL、参照ビット線BL
r1、BLr2、BLr3の電圧を、イニシャライズ信号INTによ
り0Vにできるようにしたので、ワード線WL、参照ワード
線WLrを高レベル、プレート線PL、参照プレート線PLrを
0Vにすることで、強誘電体キャパシタ３、３６の寄生容
量Cpに充電された電荷を放電することができ、データの
読み出し時に寄生容量Cpの影響を受けることなく、正し
いデータを読み出すことができる。
ャパシタ３、３６の残留分極の値を、常に同一の値にす
ることができ、初期あるいは前回の残留分極の影響をな
くすことができる。また、ビット線BL、参照ビット線BL
r1、BLr2、BLr3の電圧を、イニシャライズ信号INTによ
り0Vにできるようにしたので、ワード線WL、参照ワード
線WLrを高レベル、プレート線PL、参照プレート線PLrを
0Vにすることで、強誘電体キャパシタ３、３６の寄生容
量Cpに充電された電荷を放電することができ、データの
読み出し時に寄生容量Cpの影響を受けることなく、正し
いデータを読み出すことができる。
【００９５】このため、書き込み動作の後、または、読
み出し動作の前に、寄生容量Cpに充電された電荷を放電
することにより、書き込み時に寄生容量Cpに充電された
電荷を、読み出し動作の前に放電することができる。こ
の結果、強誘電体キャパシタ３、３６の残留分極に対応
する電荷のみを、読出アナログ電圧、参照読出アナログ
電圧として得ることができる。
み出し動作の前に、寄生容量Cpに充電された電荷を放電
することにより、書き込み時に寄生容量Cpに充電された
電荷を、読み出し動作の前に放電することができる。こ
の結果、強誘電体キャパシタ３、３６の残留分極に対応
する電荷のみを、読出アナログ電圧、参照読出アナログ
電圧として得ることができる。
【００９６】そして、エンコーダ３９により復元したデ
ィジタル値である出力データDout1、Dout2を、選択スイ
ッチ２７ｂ、２７ａを介してDAコンバータ２１の入力端
子２１ｂ、２１ａに接続したので、メモリセル１へのデ
ータの再書き込みを、読み出した読出アナログ電圧でな
く、復元した元のディジタル値により確実に行うことが
できる。
ィジタル値である出力データDout1、Dout2を、選択スイ
ッチ２７ｂ、２７ａを介してDAコンバータ２１の入力端
子２１ｂ、２１ａに接続したので、メモリセル１へのデ
ータの再書き込みを、読み出した読出アナログ電圧でな
く、復元した元のディジタル値により確実に行うことが
できる。
【００９７】図９は、本発明の強誘電体記憶装置の第２
の実施形態（請求項６に対応する）におけるエンコーダ
４３（復元部に対応する）を示している。エンコーダ４
３以外の構成は、上述した第１の実施形態と同一であ
る。この実施形態では、エンコーダ４３は、異常情報を
出力するError信号を備えている。エンコーダ４３は、
表２に示す真理値表にしたがい、入力L1、L2、L3に応じ
た出力を出力データDout1、Dout2およびError信号を出
力する。
の実施形態（請求項６に対応する）におけるエンコーダ
４３（復元部に対応する）を示している。エンコーダ４
３以外の構成は、上述した第１の実施形態と同一であ
る。この実施形態では、エンコーダ４３は、異常情報を
出力するError信号を備えている。エンコーダ４３は、
表２に示す真理値表にしたがい、入力L1、L2、L3に応じ
た出力を出力データDout1、Dout2およびError信号を出
力する。
【表２】 すなわち、エンコーダ４３は、入力L1、L2、L3が、入力
したディジタル値に対応したものでないときに、Error
信号を高レベルにする。例えば、参照メモリセルが劣化
または故障し、入力L1、L2、L3が、入力したディジタル
値に対応したものでなくなった場合に、Error信号が高
レベルになる。このため、別の回路等でError信号を監
視することにより、回路の異常を検出することができ
る。
したディジタル値に対応したものでないときに、Error
信号を高レベルにする。例えば、参照メモリセルが劣化
または故障し、入力L1、L2、L3が、入力したディジタル
値に対応したものでなくなった場合に、Error信号が高
レベルになる。このため、別の回路等でError信号を監
視することにより、回路の異常を検出することができ
る。
【００９８】なお、上述した第１の実施形態では、２ビ
ットの入力データによって、一つのメモリセル１に４値
を記憶する構成について述べたが、本発明はかかる実施
形態に限定されるものではなく、例えば、３ビットの入
力データによって、一つのメモリセル１に８値を記憶す
る構成にしても良く、二つのメモリセル１に４値ずつを
記憶する構成にしても良い。
ットの入力データによって、一つのメモリセル１に４値
を記憶する構成について述べたが、本発明はかかる実施
形態に限定されるものではなく、例えば、３ビットの入
力データによって、一つのメモリセル１に８値を記憶す
る構成にしても良く、二つのメモリセル１に４値ずつを
記憶する構成にしても良い。
【００９９】また、上述した第１の実施形態では、寄生
容量Cpに充電された電荷の放電を、書き込み動作の終了
時に行った例について述べたが、本発明はかかる実施形
態に限定されるものではなく、例えば、読み出し動作の
開始時に行っても良い。
容量Cpに充電された電荷の放電を、書き込み動作の終了
時に行った例について述べたが、本発明はかかる実施形
態に限定されるものではなく、例えば、読み出し動作の
開始時に行っても良い。
【０１００】
【発明の効果】請求項１の強誘電体記憶装置では、DA変
換手段により、書き込みデータであるディジタル値を、
このディジタル値に対応する書込アナログ電圧に変換
し、この書込アナログ電圧をメモリセルの強誘電体キャ
パシタの電極に与えたので、強誘電体キャパシタに、書
込アナログ電圧に応じた残留分極を生じさせることがで
きる。
換手段により、書き込みデータであるディジタル値を、
このディジタル値に対応する書込アナログ電圧に変換
し、この書込アナログ電圧をメモリセルの強誘電体キャ
パシタの電極に与えたので、強誘電体キャパシタに、書
込アナログ電圧に応じた残留分極を生じさせることがで
きる。
【０１０１】また、AD変換手段により、強誘電体キャパ
シタの残留分極の値に応じて得られる読出アナログ電圧
を入力したので、この読出アナログ電圧から元のディジ
タル値を復元することができる。したがって、一つの強
誘電体キャパシタに３値以上のデータを記憶し、記憶し
たデータを読み出すことができる。
シタの残留分極の値に応じて得られる読出アナログ電圧
を入力したので、この読出アナログ電圧から元のディジ
タル値を復元することができる。したがって、一つの強
誘電体キャパシタに３値以上のデータを記憶し、記憶し
たデータを読み出すことができる。
【０１０２】請求項２の強誘電体記憶装置では、AD変換
手段に、強誘電体キャパシタを有する複数の参照メモリ
セルと、これ等参照メモリセルに書込アナログ電圧と異
なる値の参照書込アナログ電圧を与えるDA変換部と、各
参照メモリセルから得られる参照読出アナログ電圧と、
メモリセルから得られる読出アナログ電圧とを比較する
比較部と、比較結果に基づいて元のディジタル値を復元
する復元部とを備えたので、DA変換手段により書き込ま
れたディジタル値を、確実に、元のディジタル値に復元
することができる。
手段に、強誘電体キャパシタを有する複数の参照メモリ
セルと、これ等参照メモリセルに書込アナログ電圧と異
なる値の参照書込アナログ電圧を与えるDA変換部と、各
参照メモリセルから得られる参照読出アナログ電圧と、
メモリセルから得られる読出アナログ電圧とを比較する
比較部と、比較結果に基づいて元のディジタル値を復元
する復元部とを備えたので、DA変換手段により書き込ま
れたディジタル値を、確実に、元のディジタル値に復元
することができる。
【０１０３】請求項３の強誘電体記憶装置では、DA変換
部から出力する参照書込アナログ電圧を、メモリセルに
書き込む各書込アナログ電圧の中間に設定したので、デ
ータの読み出し時に、読出アナログ電圧と参照読出アナ
ログ電圧との電圧差を大きくすることができ、読出アナ
ログ電圧と参照読出アナログ電圧との比較を確実に行う
ことができる。
部から出力する参照書込アナログ電圧を、メモリセルに
書き込む各書込アナログ電圧の中間に設定したので、デ
ータの読み出し時に、読出アナログ電圧と参照読出アナ
ログ電圧との電圧差を大きくすることができ、読出アナ
ログ電圧と参照読出アナログ電圧との比較を確実に行う
ことができる。
【０１０４】請求項４の強誘電体記憶装置では、メモリ
セルと参照メモリセルとを、同一の大きさ、形状に形成
したので、メモリセルと参照メモリセルの特性を同一に
することができる。このため、データの書き込み時に
は、メモリセルおよび参照メモリセルの強誘電体キャパ
シタに、書込アナログ電圧および参照書込アナログ電圧
に対応した所定の残留分極を設定することができ、デー
タの読み出し時には、各読出アナログ電圧と参照読出ア
ナログ電圧とを精度良く比較することができる。
セルと参照メモリセルとを、同一の大きさ、形状に形成
したので、メモリセルと参照メモリセルの特性を同一に
することができる。このため、データの書き込み時に
は、メモリセルおよび参照メモリセルの強誘電体キャパ
シタに、書込アナログ電圧および参照書込アナログ電圧
に対応した所定の残留分極を設定することができ、デー
タの読み出し時には、各読出アナログ電圧と参照読出ア
ナログ電圧とを精度良く比較することができる。
【０１０５】請求項５の強誘電体記憶装置では、DA変換
手段とメモリセルとを接続するビット線の容量と、DA変
換部と各参照メモリセルとをそれぞれ接続する参照ビッ
ト線の容量とを同一にしたので、データの読み出し時
に、それぞれの強誘電体キャパシタの残留分極の値を正
しく反映した読出アナログ電圧および参照読出アナログ
電圧を得ることができ、読出アナログ電圧と参照読出ア
ナログ電圧とを精度良く比較することができる。
手段とメモリセルとを接続するビット線の容量と、DA変
換部と各参照メモリセルとをそれぞれ接続する参照ビッ
ト線の容量とを同一にしたので、データの読み出し時
に、それぞれの強誘電体キャパシタの残留分極の値を正
しく反映した読出アナログ電圧および参照読出アナログ
電圧を得ることができ、読出アナログ電圧と参照読出ア
ナログ電圧とを精度良く比較することができる。
【０１０６】請求項６の強誘電体記憶装置では、復元部
により、比較部による比較結果に基づいて、元のディジ
タル信号を復元できないときに、異常情報を出力したの
で、強誘電体キャパシタの劣化・故障等による回路の異
常を検出することができる。請求項７の強誘電体記憶装
置では、強誘電体キャパシタの残留分極の値を所定の値
に設定する分極初期化手段を備えたので、初期あるいは
前回の残留分極の影響をなくすことができる。
により、比較部による比較結果に基づいて、元のディジ
タル信号を復元できないときに、異常情報を出力したの
で、強誘電体キャパシタの劣化・故障等による回路の異
常を検出することができる。請求項７の強誘電体記憶装
置では、強誘電体キャパシタの残留分極の値を所定の値
に設定する分極初期化手段を備えたので、初期あるいは
前回の残留分極の影響をなくすことができる。
【０１０７】請求項８の強誘電体記憶装置では、分極初
期化手段により、書き込み動作の前に強誘電体キャパシ
タの残留分極の値を所定の値にしたので、書き込み動作
時に、強誘電体キャパシタに同一の書込アナログ電圧
（参照書込アナログ電圧）を与えた場合には、残留分極
の値を、常に同一の値にすることができる。すなわち、
書き込みデータに対応する強誘電体キャパシタの残留分
極の値を、常に同一の値にすることができる。
期化手段により、書き込み動作の前に強誘電体キャパシ
タの残留分極の値を所定の値にしたので、書き込み動作
時に、強誘電体キャパシタに同一の書込アナログ電圧
（参照書込アナログ電圧）を与えた場合には、残留分極
の値を、常に同一の値にすることができる。すなわち、
書き込みデータに対応する強誘電体キャパシタの残留分
極の値を、常に同一の値にすることができる。
【０１０８】請求項９の強誘電体記憶装置では、放電手
段により、強誘電体キャパシタの寄生容量に充電された
電荷を放電したので、データの読み出し時に寄生容量の
影響を受けることなく、正しいデータを読み出すことが
できる。
段により、強誘電体キャパシタの寄生容量に充電された
電荷を放電したので、データの読み出し時に寄生容量の
影響を受けることなく、正しいデータを読み出すことが
できる。
【０１０９】請求項１０の強誘電体記憶装置では、放電
手段により、書き込み動作の後、または、読み出し動作
の前に、寄生容量に充電された電荷を放電したので、書
き込み時に強誘電体キャパシタの寄生容量に充電された
電荷を、読み出し動作の前に放電することができる。こ
の結果、強誘電体キャパシタの残留分極に応じた電荷の
みを、読出アナログ電圧（参照読出アナログ電圧）とし
て得ることができる。
手段により、書き込み動作の後、または、読み出し動作
の前に、寄生容量に充電された電荷を放電したので、書
き込み時に強誘電体キャパシタの寄生容量に充電された
電荷を、読み出し動作の前に放電することができる。こ
の結果、強誘電体キャパシタの残留分極に応じた電荷の
みを、読出アナログ電圧（参照読出アナログ電圧）とし
て得ることができる。
【０１１０】請求項１１の強誘電体記憶装置では、メモ
リセルへのデータの再書き込みを、読み出した読出アナ
ログ電圧でなく、復元した元のディジタル値をDA変換手
段に入力して得られる書込アナログ電圧により行ったの
で、再書き込みを確実に行うことができる。
リセルへのデータの再書き込みを、読み出した読出アナ
ログ電圧でなく、復元した元のディジタル値をDA変換手
段に入力して得られる書込アナログ電圧により行ったの
で、再書き込みを確実に行うことができる。
【図１】請求項１〜請求項１１に記載の発明の原理構成
図である。
図である。
【図２】本発明の強誘電体記憶装置の第１の実施形態を
示す全体構成図である。
示す全体構成図である。
【図３】外部信号、内部信号および各制御信号のタイミ
ング図である。
ング図である。
【図４】データ制御部およびメモリセル部の回路構成図
である。
である。
【図５】AD変換部の回路構成図である。
【図６】強誘電体キャパシタへの書き込み動作を示す説
明図である。
明図である。
【図７】強誘電体キャパシタからの読み出し動作を示す
説明図である。
説明図である。
【図８】書き込み動作および読み出し動作を示すタイミ
ング図である。
ング図である。
【図９】本発明の強誘電体記憶装置の第２の実施形態に
おけるエンコーダを示す図である。
おけるエンコーダを示す図である。
【図１０】従来の強誘電体記憶装置のメモリセルを示す
構成図である。
構成図である。
【図１１】強誘電体キャパシタに印加する印加電圧と、
強誘電体キャパシタの分極電荷密度との関係を示す説明
図である。
強誘電体キャパシタの分極電荷密度との関係を示す説明
図である。
【図１２】メモリセルにデータ「１」を書き込む状態を
示す説明図である。
示す説明図である。
【図１３】メモリセルにデータ「１」を書き込むときの
強誘電体キャパシタの分極電荷の変化を示す説明図であ
る。
強誘電体キャパシタの分極電荷の変化を示す説明図であ
る。
【図１４】メモリセルにデータ「０」を書き込む状態を
示す説明図である。
示す説明図である。
【図１５】メモリセルにデータ「０」を書き込むときの
強誘電体キャパシタの分極電荷の変化を示す説明図であ
る。
強誘電体キャパシタの分極電荷の変化を示す説明図であ
る。
【図１６】メモリセルに書き込んだデータの読み出し動
作を示すタイミング図である。
作を示すタイミング図である。
【図１７】メモリセルに書き込んだデータを読み出すと
きの強誘電体キャパシタの分極電荷の変化を示す説明図
である。
きの強誘電体キャパシタの分極電荷の変化を示す説明図
である。
【図１８】強誘電体キャパシタに与える電圧に応じた残
留分極の変化を示す説明図である。
留分極の変化を示す説明図である。
【図１９】強誘電体キャパシタの残留分極が、過去の履
歴に依存する例を示す説明図である。
歴に依存する例を示す説明図である。
【図２０】メモリセル内の寄生容量を示す回路図であ
る。
る。
【図２１】本来の残留分極に寄生容量の電荷が付加され
た状態を示す説明図である。
た状態を示す説明図である。
１ メモリセル ３ 強誘電体キャパシタ ３ｂ 電極 ５ トランジスタ ２１ DAコンバータ（DA変換手段） ２１ａ、２１ｂ 入力端子 ２１ｃ 出力端子 ２３ AD変換回路（AD変換手段） ２５ NMOS（分極初期化手段、放電手段） ２７ａ、２７ｂ 選択スイッチ ２９ 制御スイッチ ３１ DA変換部 ３１ａ、３１ｂ 入力端子 ３１ｃ 出力端子 ３１-1、３１-2、３１-3 DAコンバータ ３３ 制御スイッチ ３５-1、３５-2、３５-3 参照メモリセル ３６ 強誘電体キャパシタ ３７ 比較部 ３７-1、３７-2、３７-3 コンパレータ ３８-1、３８-2、３８-3 フリップフロップ回路 ３９ エンコーダ（復元部） ４１ NMOS（分極初期化手段、放電手段） ４３ エンコーダ（復元部） １００ 入出力インターフェース部 ２００ 信号制御部（分極初期化手段、放電手段） ３００ データ制御部 ４００ メモリセル部 BL ビット線 BLr1、BLr2、BLr3 参照ビット線 INT イニシャライズ信号（分極初期化手段、放電手段） PL（PL1、PL2） プレート線（分極初期化手段） PLr 参照プレート線（分極初期化手段） WL（WL1、WL2） ワード線（分極初期化手段、放電手
段） WLr 参照ワード線（分極初期化手段、放電手段）
段） WLr 参照ワード線（分極初期化手段、放電手段）
Claims (11)
- 【請求項１】 強誘電体キャパシタを有するメモリセル
と、 ３値以上のディジタル値を入力し、入力した前記ディジ
タル値に対応する書込アナログ電圧を、前記強誘電体キ
ャパシタの電極に与え、該強誘電体キャパシタに残留分
極を生じさせるDA変換手段と、 前記強誘電体キャパシタの残留分極の値に応じて得られ
る読出アナログ電圧を入力し、該読出アナログ電圧を、
元のディジタル値に復元するAD変換手段とを備えたこと
を特徴とする強誘電体記憶装置。 - 【請求項２】 請求項１記載の強誘電体記憶装置におい
て、 前記AD変換手段は、 強誘電体キャパシタを有する複数の参照メモリセルと、 前記各参照メモリセルの前記強誘電体キャパシタの電極
に、それぞれ前記書込アナログ電圧と異なる値の参照書
込アナログ電圧を与え、該強誘電体キャパシタに残留分
極を生じさせるDA変換部と、 前記各参照メモリセルの前記強誘電体キャパシタの残留
分極の値に応じて得られる参照読出アナログ電圧と、前
記メモリセルの前記強誘電体キャパシタの残留分極の値
に応じて得られる前記読出アナログ電圧とを比較する比
較部と、 前記比較部の比較結果に基づいて、元のディジタル値を
復元する復元部とを備えたことを特徴とする強誘電体記
憶装置。 - 【請求項３】 請求項２記載の強誘電体記憶装置におい
て、 前記DA変換部は、前記各参照書込アナログ電圧を、それ
ぞれ前記各書込アナログ電圧の中間に設定したことを特
徴とする強誘電体記憶装置。 - 【請求項４】 請求項２または請求項３記載の強誘電体
記憶装置において、 前記メモリセルと、前記参照メモリセルとは、同一の大
きさ、かつ、同一の形状に形成されていることを特徴と
する強誘電体記憶装置。 - 【請求項５】 請求項２ないし請求項４のいずれか１項
記載の強誘電体記憶装置において、 前記DA変換手段と前記メモリセルとはビット線で接続さ
れ、前記AD変換手段の前記DA変換部と前記各参照メモリ
セルとは、それぞれ参照ビット線で接続され、前記ビッ
ト線の容量と前記各参照ビット線の容量とを同一にした
ことを特徴とする強誘電体記憶装置。 - 【請求項６】 請求項２ないし請求項５のいずか１項記
載の強誘電体記憶装置において、 前記復元部は、前記比較部による比較結果に基づいて元
のディジタル信号を復元できないときに、異常情報を出
力することを特徴とする強誘電体記憶装置。 - 【請求項７】 請求項１ないし請求項６のいずれか１項
記載の強誘電体記憶装置において、 前記強誘電体キャパシタの残留分極の値を所定の値にす
る分極初期化手段を備えたことを特徴とする強誘電体記
憶装置。 - 【請求項８】 請求項７記載の強誘電体記憶装置におい
て、 前記分極初期化手段は、書き込み動作の前に前記強誘電
体キャパシタの残留分極の値を所定の値にすることを特
徴とする強誘電体記憶装置。 - 【請求項９】 請求項１ないし請求項８のいずれか１項
記載の強誘電体記憶装置において、 前記強誘電体キャパシタの寄生容量に充電された電荷を
放電する放電手段を備えたことを特徴とする強誘電体記
憶装置。 - 【請求項１０】 請求項９記載の強誘電体記憶装置にお
いて、 前記放電手段は、書き込み動作の後、または、読み出し
動作の前に前記強誘電体キャパシタの前記寄生容量に充
電された電荷を放電することを特徴とする強誘電体記憶
装置。 - 【請求項１１】 請求項１ないし請求項１０のいずか１
項記載の強誘電体記憶装置において、 前記メモリセルへのデータの再書き込みは、復元された
元のディジタル値を前記DA変換手段に入力して行われる
ことを特徴とする強誘電体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32057598A JP3875416B2 (ja) | 1998-11-11 | 1998-11-11 | 強誘電体記憶装置 |
| DE69925797T DE69925797T2 (de) | 1998-11-11 | 1999-04-29 | Ferroelektrische Speicheranordnung |
| EP99108375A EP1001429B1 (en) | 1998-11-11 | 1999-04-29 | Ferroelectric memory device |
| TW088107227A TW425548B (en) | 1998-11-11 | 1999-05-04 | Ferroelectric memory devcie |
| US09/310,922 US6084795A (en) | 1998-11-11 | 1999-05-13 | Ferroelectric memory device |
| KR1019990018240A KR100336720B1 (ko) | 1998-11-11 | 1999-05-20 | 강유전체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32057598A JP3875416B2 (ja) | 1998-11-11 | 1998-11-11 | 強誘電体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000149584A true JP2000149584A (ja) | 2000-05-30 |
| JP3875416B2 JP3875416B2 (ja) | 2007-01-31 |
Family
ID=18122970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32057598A Expired - Fee Related JP3875416B2 (ja) | 1998-11-11 | 1998-11-11 | 強誘電体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6084795A (ja) |
| EP (1) | EP1001429B1 (ja) |
| JP (1) | JP3875416B2 (ja) |
| KR (1) | KR100336720B1 (ja) |
| DE (1) | DE69925797T2 (ja) |
| TW (1) | TW425548B (ja) |
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