KR100520584B1 - 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치 - Google Patents

불휘발성 강유전체 메모리를 이용한 데이타 제어 장치 Download PDF

Info

Publication number
KR100520584B1
KR100520584B1 KR10-2003-0071010A KR20030071010A KR100520584B1 KR 100520584 B1 KR100520584 B1 KR 100520584B1 KR 20030071010 A KR20030071010 A KR 20030071010A KR 100520584 B1 KR100520584 B1 KR 100520584B1
Authority
KR
South Korea
Prior art keywords
data
unit
bit line
analog
nonvolatile ferroelectric
Prior art date
Application number
KR10-2003-0071010A
Other languages
English (en)
Other versions
KR20050035589A (ko
Inventor
강희복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0071010A priority Critical patent/KR100520584B1/ko
Priority to US10/742,394 priority patent/US7012828B2/en
Publication of KR20050035589A publication Critical patent/KR20050035589A/ko
Application granted granted Critical
Publication of KR100520584B1 publication Critical patent/KR100520584B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치에 관한 것으로써, 특히 하나의 메모리 셀에 서로 다른 타입의 무선 데이타를 저장하여 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 불휘발성 강유전체 캐패시터를 포함하는 한개의 단위 셀에 서로 다른 타입의 데이타 즉, 영상 데이타, 음성 데이타, 기타 데이타를 아날로그 신호로 코드화하여 저장하고, 셀 어레이 블럭에 저장된 아날로그 데이타를 센싱하여 디지탈 신호로 변환하여 출력함으로써 이와 관련된 주변의 시스템 구성을 줄이고 성능을 향상시킬 수 있도록 한다.

Description

불휘발성 강유전체 메모리를 이용한 데이타 제어 장치{Data controlling device using non-volatile ferroelectric memory}
본 발명은 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치에 관한 것으로써, 특히 하나의 강유전체 메모리 셀에 서로 다른 타입의 멀티 비트 무선 데이타를 저장하고 센싱할 수 있도록 하는 기술을 개시한다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다.
한편, 영상 데이타, 음성 데이타 등을 무선으로 전송하기 위한 무선 시스템이 일반화됨과 동시에, 무선 시스템의 전력 소모 및 성능 개선을 위한 시스템 구성이 요구되고 있다.
이러한 종래의 시스템은 전력 소모 및 성능 개선을 위한 장치의 구현시 데이타를 저장 및 센싱하기 위한 휘발성 메모리, 비휘발성 메모리 등의 복수개의 메모리가 기본적으로 필요하다. 이에 따라, 관련된 메모리를 제어하기 위한 주변의 시스템 구성이 복잡하게 되어 면적이 증가하게 될 뿐만 아니라 시스템 성능이 떨어지게 되는 문제점이 있다.
따라서, 상술된 FeRAM을 이용하여 음성 데이타, 영상 데이타, 기타 데이타 등의 멀티 비트 데이타를 하나의 단위 셀에 저장하고 이를 센싱하여 셀 사이즈의 유효성을 증가시키고 전체적인 시스템의 면적을 줄일 수 있도록 하는 본 발명의 필요성이 대두되었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 무선 데이타를 송수신하기 위한 복수개의 메모리를 한개의 불휘발성 강유전체 메모리로 단일화시키고, 하나의 단위 셀에 서로 다른 타입의 멀티 데이타를 저장하고 이를 센싱할 수 있도록 하여 전체적인 시스템의 면적을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치는, 서로 다른 타입의 무선 데이타를 디지탈/아날로그 변환하여 무선으로 송수신하는 무선 데이타 처리부; 및 서로 다른 타입의 무선 데이타를 코드화하여 불휘발성 강유전체 메모리의 단위 셀에 각각 저장하고, 불휘발성 강유전체 메모리에서 센싱된 서로 다른 복수개의 셀 데이타 센싱 전압을 기설정된 복수개의 기준전압과 비교하여 그 결과값을 디지탈 변환하여 무선 데이타 처리부에 출력하는 FeRAM 메모리부를 구비함을 특징으로 한다.
또한, 본 발명은 서로 다른 타입의 복수개의 데이타를 신호처리하여 송수신하는 데이타 처리부; 및 서로 다른 타입의 복수개의 데이타를 코드화하여 불휘발성 강유전체 메모리의 단위 셀에 각각 저장하고, 불휘발성 강유전체 메모리에서 센싱된 서로 다른 복수개의 셀 데이타 센싱 전압을 기설정된 복수개의 기준전압과 비교하여 그 결과값을 데이타 처리부에 출력하는 FeRAM 메모리부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치에 관한 개념을 설명하기 위한 도면이다.
본 발명에 따른 불휘발성 강유전체 메모리의 단위 셀(1)은 하나의 트랜지스터 소자 T1와 하나의 불휘발성 강유전체 캐패시터 FC1를 구비한다. 이에 따라, 하나의 단위 셀(1)에 영상 데이타, 음성 데이타 및 기타 데이타 등 서로 다른 타입의멀티플 비트 데이타(2)를 저장할 수 있게 된다.
도 2는 도 1의 단위 셀(1)에 저장되는 데이타 코드를 설명하기 위한 도면이다.
본 발명은 불휘발성 강유전체 메모리의 단위 셀(1)에 복수개의 데이타 레벨을 코드화하여 저장한다. 그리고, 저장된 코드의 각각의 자릿수에 영상 데이타, 음성 데이타 및 기타 무선 데이타에 해당되는 데이타 영역을 할당한다. 예를 들어, 멀티플 데이타 중 에러 확률이 비교적 적은 기타 데이타는 "1110011100"과 같이 코드화하고, 음성 데이타는 "0010101011"과 같이 코드화하며, 에러 확률이 많은 영상 데이타는 "1000101010"과 같이 코드화한다.
또한, 라이트시에는 이렇게 코드화된 디지탈 데이타들을 아날로그 데이타로 변환하여 해당 단위 셀(1)에 저장하고, 리드시에는 단위 셀(1)에 저장된 아날로그 데이타를 다시 코드화된 디지탈 데이타로 변환하여 출력한다.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 구성도이다.
본 발명은 무선 주파수(RF;Radio Frequency)부(10), 아날로그 처리부(20), 아날로그 데이타 입/출력부(25), 디지탈 처리부(30), 디지탈 데이타 입/출력부(35), 응용(Application) 처리부(40) 및 FeRAM 메모리부(100)를 구비한다.
여기서, 무선 주파수부(10), 아날로그 처리부(20), 아날로그 데이타 입/출력부(25), 디지탈 처리부(30), 디지탈 데이타 입/출력부(35), 응용(Application) 처리부(40)는 서로 다른 타입의 무선 데이타를 디지탈/아날로그 변환하여 무선으로 송수신하기 위한 무선 데이타 처리부에 해당한다.
또한, 아날로그 데이타 입/출력부(25)는 음성 신호를 출력하기 위한 스피커, 마이크 등을 포함하여 이루어질 수 있다. 그리고, 디지탈 데이타 입/출력부(35)는 영상 신호를 출력하기 위한 액정 표시기(LCD;Liquid Crystal Display, 카메라 등을 포함하여 이루어질 수 있다.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 상세 구성도이다.
RF부(10)는 외부로부터 입력되는 무선 데이타를 처리하여 아날로그 처리부(20)에 출력한다. 아날로그 처리부(20)는 RF부(10)와 아날로그 데이타 입/출력부(25)로부터 인가되는 데이타를 아날로그 처리하여 디지털 처리부(30)에 출력한다. 아날로그 데이타 입/출력부(25)는 영상 데이타 입출력부(26), 음성 데이타 입출력부(27) 및 기타 데이타 입출력부(28)를 구비하여 아날로그 처리부(20)와 상호 아날로그 데이타를 교환한다.
디지탈 처리부(30)는 디지탈 데이타 입출력부(35)로부터 입출력되는 디지탈 데이타를 제어한다. 또한, 디지탈 처리부(30)는 아날로그 처리부(20)로부터 인가되는 아날로그 데이타를 디지탈 데이타로 변환한다.
FeRAM 메모리부(100)는 D/A(Digital/Analog) 변환부(110), 셀 어레이 블럭(120) 및 센스앰프 어레이부(130)를 구비한다. D/A 변환부(110)는 라이트 동작시에 디지탈 처리부(30)로부터 입력되는 디지탈 데이타를 아날로그 데이타로 변환하여 셀 어레이 블럭(120)에 출력한다.
그리고, 셀 어레이 블럭(120)은 D/A 변환부(110)로부터 인가된 아날로그 데이타의 종류별로 그 영역을 할당하고 코드화하여 저장한다. 센스앰프 어레이부(130)는 영상 데이타를 센싱하는 영상 센스앰프부와, 음성 데이타를 센싱하는 음성 센스앰프부 및 기타 무선 데이타를 센싱하는 기타 센스앰프부를 포함한다. 이러한 센스앰프 어레이부(130)는 리드 동작시 셀 어레이 블럭(120)에 저장된 아날로그 데이타를 디지탈 데이타로 변환하여 디지탈 처리부(30)에 출력한다.
응용 처리부(40)는 디지탈 처리부(30), FeRAM 메모리부(100)와 연결되어 부가적인 응용 데이타의 처리를 수행한다.
도 5는 도 4의 FeRAM 메모리부(100)에 관한 상세 구성도이다.
FeRAM 메모리부(100)는 D/A 변환부(110), 센스앰프 어레이부(130), 복수개의 셀 어레이 블럭(120) 및 공통 데이타 버스부(125)를 구비한다.
각각의 셀 어레이 블럭(120)은 데이타 저장을 위한 복수개의 셀 어레이를 구비한다. 특히, 본 발명의 셀 어레이 블럭(120)은 서브 비트라인 및 메인 비트라인을 구비하고 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 멀티 비트라인 구조의 비트라인 셀 어레이를 갖는다. 여기서, 복수개의 셀 어레이 블럭(120)은 공통 데이타 버스부(125)를 공유한다. D/A 변환부(110)와 센스앰프 어레이부(130)는 공통 데이타 버스부(125)를 통해 셀 어레이 블럭(120)과 상호 데이타를 교환한다.
이러한 구성을 갖는 본 발명은, 리드 동작 모드시 셀 어레이 블럭(120)에서 리드된 데이타가 공통 데이타 버스부(125)를 통해 센스앰프 어레이부(130)에 저장된다. 그리고, 센스앰프 어레이부(130)에 저장된 리드 데이타는 디지탈 처리부(30에 출력된다.
반면에, 라이트 동작 모드시 디지탈 처리부(30)를 통해 입력된 데이타는 D/A 변환부(110)의해 아날로그 데이타로 변환된다. 그리고, 공통 데이타 버스부(125)를 통해 셀 어레이 블럭(120)에 라이트된다.
도 6은 도 5의 셀 어레이 블럭(120)에 관한 상세 구성도이다.
셀 어레이 블럭(120)은 MBL(Main Bit Line) 풀업(Pull Up) 제어부(121), 메인 비트라인 센싱 로드부(122), 복수개의 서브 셀 어레이(123) 및 컬럼 선택 어레이부(124)를 구비한다.
여기서, 복수개의 서브 셀 어레이(123)의 메인 비트라인은 컬럼 선택 어레이부(124)를 통해 공통 데이타 버스부(125)와 연결된다.
도 7은 도 6의 MBL 풀업 제어부(121)에 관한 상세 회로도이다.
MBL 풀업 제어부(121)는 프리차지시 메인 비트라인 MBL을 풀업 시키기 위한 PMOS트랜지스터 P1를 구비한다. PMOS트랜지스터 P1의 소스 단자는 전원전압 VCC 인가단에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 풀업 제어신호 MBLPUC가 인가된다.
도 8은 도 6의 MBL 센싱 로드부(122)에 관한 상세 회로도이다.
메인 비트라인 센싱 로드부(122)는 메인 비트라인 MBL의 센싱 로드를 제어하는 PMOS트랜지스터 P2를 구비한다. PMOS트랜지스터 P2의 소스 단자는 전원전압 VCC 인가단 사이에 연결되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자를 통해 메인 비트라인 제어신호 MBLC가 인가된다.
도 9는 도 6의 컬럼 선택 어레이부(124)에 관한 상세 회로도이다.
컬럼 선택 어레이부(124)는 NMOS트랜지스터 N1 및 PMOS트랜지스터 P3를 구비한다. 여기서, NMOS트랜지스터 N1는 메인 비트라인 MBL과 공통 데이타 버스부(125) 사이에 연결되어 게이트 단자를 통해 컬럼 선택 신호 CSN가 인가된다. 또한, PMOS트랜지스터 P3는 메인 비트라인 MBL과 공통 데이타 버스부(125) 사이에 연결되어 게이트 단자를 통해 컬럼 선택 신호 CSP가 인가된다.
도 10은 도 6의 서브 셀 어레이(123)에 관한 상세 회로도이다.
서브 셀 어레이(123)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N6가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 셀 C이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N4의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N5의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, NMOS트랜지스터 N3는 NMOS트랜지스터 N2와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N2는 접지전압단과 NMOS트랜지스터 N3 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
도 11은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 n비트 기록 레벨을 설명하기 위한 도면이다.
예를 들어, 메모리 셀에 2비트를 저장하기 위해서는 4(22) 레벨의 데이타가 필요하다. 즉, 00,01,10,11의 데이타 레벨이 필요하다. 따라서, 4레벨의 데이타를 셀에 저장하기 위해 전압 레벨을 VW0(VPP),VW1,VW2,VW3(VSS)로 구분하여 각각 저장한다.
2비트 데이타를 셀에 라이트하기 위한 동작 과정을 설명하면 다음과 같다.
먼저, 플레이트 라인 PL이 접지전압 VSS 레벨인 상태에서 VW0(VPP) 전압으로 모든 셀에 히든 데이타 "1"을 라이트한다.
다음에, 플레이트 라인 PL에 펌핑전압 VPP가 가해진 상태에서, 데이타 레벨 (10)을 저장하기 위해 서브 비트라인 SBL과 메인 비트라인 MBL에 전압 VW1을 인가한다. 이에 따라, 플레이트 라인 PL과 서브 비트라인 SBL에 전압 VW0-VW1 만큼의 전압이 가해진다. 즉, 처음 셀에 저장된 전하값이 전압 VW0-VW1의 값에 해당되는전하값 만큼 줄어든다. 따라서, 데이타 레벨 (11)이 데이타 레벨 (10)로 천이한다.
이후에, 동일한 방식으로 서브 비트라인 SBL 및 메인 비트라인 MBL에 전압 VW2,VW3을 각각 달리 인가함으로써, 셀에 데이타 레벨 (01) 및 데이타 레벨 (00)을 저장할 수 있게 된다.
도 12는 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 센싱 레벨을 설명하기 위한 도면이다.
셀 어레이 블럭(120)의 메모리 셀에 저장된 데이타의 전압 레벨에 따라 8개(2비트일 경우)의 서로 다른 센싱 전압 레벨이 서브 비트라인 SBL에 출력된다. 서브 비트라인 SBL의 센싱 전압은 메인 비트라인 MBL에서 2n개의 데이타 레벨 111, 110,..001, 000으로 표현된다. 이러한 2n개의 데이타 레벨은 센스앰프 어레이부(130)에서 각각의 서로 다른 기준전압 REF과 비교 및 증폭된다.
도 13은 도 4의 셀 어레이 블럭(120)과 연결된 D/A 변환부(110)와 센스앰프 어레이부(130)에 관한 상세 구성도이다.
D/A 변환부(110)는 디지탈 처리부(30)로부터 인가되는 디지탈 데이타를 아날로그 데이타로 변환하여 공통 데이타 버스부(125)로 출력한다. 센스앰프 어레이부(130)는 복수개의 센스앰프부0~센스앰프부m를 구비하여 복수개의 리드 데이타를 복수개의 데이타 레벨로 센싱한다. 여기서, 메모리 셀에 저장된 데이타가 n비트일 경우 센스앰프부의 갯수는 2n-1개가 된다.
이를 위해, 센스앰프 어레이부(130)는 공통 데이타 버스부(125)를 통해 인가되는 복수개의 데이타 레벨의 전압을 복수개의 기준전압 REF0~기준전압 REFn과 각각 비교하여 디지탈 처리부(30)로 출력한다.
여기서, 복수개의 센스 앰프부의 센싱 감지 임계전압은 서로 다른 값으로 상이하게 설정된다. 즉, 센스 앰프부(0)에 가장 낮은 센싱 감지 임계전압이 설정되고, 센스 앰프부(1)에 2번째로 낮은 센싱 감지 임계전압이 설정되며, 센스 앰프부(m)에 가장 높은 센싱 감지 임계전압이 설정된다.
따라서, 센스 앰프부(0)에서 데이타 11과 데이타 10을 구분할 수 있으며, 센스 앰프부(1)에서 데이타 10과 데이타 01을 구분할 수 있으며, 센스 앰프부(2)에서 데이타 01과 데이타 00을 구분할 수 있게 된다.
도 14는 도 13의 센스앰프 어레이부(130)에 기준전압 REF을 제공하기 위한 레퍼런스 전압 제어부(150)에 관한 상세 회로도이다.
레퍼런스 전압 제어부(150)는 캐패시터 조정부(151), 스위칭부(152), 프리차지 제어부(153) 및 출력 구동부(154)를 구비한다.
먼저, 캐패시터 조정부(151)는 플레이트 라인 제어신호 REF_PL 인가단에 병렬 연결된 복수개의 불휘발성 강유전체 캐패시터 FC2~FC5를 구비한다. 스위칭부(152)는 복수개의 전송게이트 T1,T2를 구비하여 불휘발성 강유전체 캐패시터 FC4,FC5와 노드 N1과의 연결을 선택적으로 제어한다.
복수개의 불휘발성 강유전체 캐패시터 FC2~FC5는 스위칭부(152)의 제어에 따라 턴온되는 갯수가 상이하게 조정된다. 이에 따라, 캐패시터의 사이즈가 선택적으로 조정되어 기준전압 제어신호 REFSN의 전압 레벨을 각각 상이하게 제어한다.
프리차지 제어부(153)는 노드 N1을 초기화시키기 위한 NMOS트랜지스터 N8를 구비한다. NMOS트랜지스터 N8는 노드 N1과 접지전압단 사이에 연결되어 게이트 단자를 통해 이퀄라이징 신호 REF_EQ가 인가된다. 프리차지 구간 동안에는 이퀄라이징 신호 REF_EQ가 하이가 되고 NMOS트랜지스터 N8가 턴온됨으로써 기준전압 제어신호 REFSN를 로우 레벨로 프리차지시킨다.
출력 구동부(154)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P4와 NMOS트랜지스터 N7를 구비한다. 여기서, PMOS트랜지스터 P4의 게이트 단자는 접지전압단과 연결되고, NMOS트랜지스터 N7의 게이트 단자에는 기준전압 제어신호 REFSN가 인가된다. PMOS트랜지스터 P4는 항상 턴온 상태를 유지하므로, 기준전압 제어신호 REFSN의 전압 레벨에 따라 출력되는 기준전압 REF(n)의 전압 레벨이 결정된다.
도 15는 도 14의 레퍼런스 전압 제어부(150)에 관한 동작 타이밍도이다.
먼저, t0구간에서는 칩 선택 신호 CSB, 플레이트 라인 제어신호 REF_PL, 이퀄라이징 신호 REF_EQ가 하이 레벨이고, 센스앰프 인에이블 신호 SEN가 로우 레벨을 유지한다. 이에 따라, 노드 N1은 NMOS트랜지스터 N8에 의하여 로우 레벨로 초기화된다.
이후에, t1의 엑티브 구간에 진입하면 칩 선택 신호 CSB, 플레이트 라인 제어신호 REF_PL가 로우 레벨로 천이한다. 다음에, T2구간의 진입시 플레이트 라인 제어신호 REF_PL가 다시 하이 레벨이 되면 레퍼런스 제어신호 REFSN가 하이가 되어 기준전압 REF(n)이 출력된다.
이어서, t3이후에 프리차지 구간에 진입하면 칩 선택 신호 CSB와 이퀄라이징 신호 REF_EQ가 하이 레벨로 천이하여 레퍼런스 제어신호 REFSN을 다시 초기화시킨다.
한편, 도 16은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t1구간의 진입시 칩 선택 신호 CSB 및 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다. 이때, 서브 비트라인 풀다운 신호 SBPD 및 메인 비트라인 제어신호 MBLC가 로우로 디스에이블된다. 그리고, 메인 비트라인 풀업 제어신호 MBLPUC가 하이로 인에이블된다.
이후에, t2구간의 진입시 워드라인 WL 및 플레이트 라인 PL이 펌핑전압 VPP 레벨로 인에이블되면 서브 비트라인 SBL의 전압 레벨이 상승한다. 그리고, 컬럼 선택 신호 CSN가 인에이블되어 메인 비트라인 MBL과 공통 데이타 버스부(125)가 연결된다.
다음에, 데이타 센싱 구간인 t3 구간의 진입시 센스앰프 인에이블 신호 SEN가 인에이블되어 메인 비트라인 MBL에 셀 데이타가 인가된다.
이후에, t4 구간의 진입시 플레이트 라인 PL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 하이로 인에이블된다. 그리고, 서브 비트라인 SBL이 로우로 디스에이블된다.
t5구간에서는 히든 데이타 "1"을 기록한다. t5구간의 진입시 워드라인 WL 전압이 상승하고, 서브 비트라인 풀업 신호 SBPU신호의 인에이블에 따라 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 인에이블 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 펌핑전압 VPP 레벨로 상승한다.
다음에, t6 구간에서는 라이트 인에이블 신호 /WE의 인에이블에 따라 셀에 멀티 레벨의 데이타를 기록할 수 있다. t6구간의 진입시 플레이트 라인 PL이 다시 하이로 인에이블된다. 그리고, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨로 상승하고, 서브 비트라인 선택 신호 SBSW2가 디스에이블된다. 이때, 메인 비트라인 제어신호 MBLC가 하이로 인에이블된다. 그리고, 컬럼 선택 신호 CSN가 인에이블되어 메인 비트라인 MBL과 공통 데이타 버스부(125)가 연결된다.
따라서, 서브 비트라인 선택 신호 SBSW1가 펌핑전압 VPP 레벨인 구간동안, 서브 비트라인 SBL 및 메인 비트라인 MBL에 인가되는 멀티 전압 VW0~VW3n 레벨에 따라 복수개의 데이타를 메모리 셀에 기록할 수 있다.
이후에, t7 구간의 진입시 워드라인 WL, 플레이트 라인 PL, 서브 비트라인 선택 신호 SBSW1 및 서브 비트라인 풀업 신호 SBPU가 디스에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 인에이블되고, 센스앰프 인에이블 신호 SEN가 디스에이블된다. 또한, 메인 비트라인 풀업 제어신호 MBLPUC가 디스에이블되어 메인 비트라인 MBL을 전원전압 VCC 레벨로 프리차지 한다. 이때, 컬럼 선택 신호 CSN가 디스에이블되어 메인 비트라인 MBL 및 공통 데이타 버스부(125)의 연결을 차단한다.
도 17은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t2,t3 구간은 데이타 센싱 구간이다. 또한, t5구간에서는 히든 데이타 "1"을 기록하고, t5 구간 이후에 데이타 출력 유효 구간을 유지한다.
이후에, t6구간에서는 복수개의 멀티플 레벨 데이타를 재저장한다. 즉, 서브 비트라인 선택 신호 SBSW1가 하이 레벨일 구간 동안에 피드백 디코더 루프에 의해 서브 비트라인 SBL 및 메인 비트라인 MBL에 각각 멀티플 레벨의 전압 VW0~VWn을 인가한다. 이에 따라, 메모리 셀에 멀티플 레벨이 재저장된다.
그리고, t6구간동안 셀 어레이 블럭(120)에 저장된 복수개의 데이타 레벨을 센싱하여 공통 데이타 버스부(125)를 통해 출력할 수 있게 된다.
한편, 본 발명에서는 영상 데이타, 음성 데이타와 같은 무선 데이타를 그 실시예로 설명하였지만, 본 발명은 이에 한정되지 않고 서로 다른 데이타 특성을 갖는 서로 다른 타입의 복수개의 데이타를 불휘발성 강유전체 메모리의 단위 셀에 저장할 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 영상신호, 음성 신호 및 기타 신호와 같은 서로 다른 타입의 무선 데이타를 한개의 단위 셀에 저장하여 이와 관련된 주변 시스템의 구성을 줄임으로써 전체적인 칩 사이즈를 획기적으로 줄일 수 있도록 하는 효과를 제공한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 개념을 설명하기 위한 도면.
도 2는 도 1의 단위 셀에 저장되는 데이타 코드를 설명하기 위한 도면.
도 3은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 구성도.
도 4는 도 3의 상세 구성도.
도 5는 도 4의 불휘발성 강유전체 메모리에 관한 상세 구성도.
도 6은 도 5의 셀 어레이 블럭에 관한 상세 구성도.
도 7은 도 6의 메인 비트라인 풀업 제어부에 관한 상세 회로도.
도 8은 도 6의 메인 비트라인 센싱 로드부에 관한 상세 회로도.
도 9는 도 6의 컬럼 선택 어레이부에 관한 상세 회로도.
도 10은 도 6의 서브 셀 어레이에 관한 상세 회로도.
도 11 및 도 12는 멀티 데이타 레벨을 설명하기 위한 도면.
도 13은 도 4의 셀 어레이 블럭과 연결된 D/A 변환부와 센스앰프 어레이부에 관한 상세 구성도.
도 14는 레퍼런스 전압 제어부에 관한 상세 회로도.
도 15는 도 14의 레퍼런스 전압 제어부에 관한 동작 타이밍도.
도 16은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 라이트 모드시 동작 타이밍도.
도 17은 본 발명에 따른 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치의 리드 모드시 동작 타이밍도.

Claims (14)

  1. 서로 다른 타입의 무선 데이타를 디지탈/아날로그 변환하여 무선으로 송수신하는 무선 데이타 처리부; 및
    상기 서로 다른 타입의 무선 데이타를 코드화하여 불휘발성 강유전체 메모리의 단위 셀에 각각 저장하고, 상기 불휘발성 강유전체 메모리에서 센싱된 서로 다른 복수개의 셀 데이타 센싱 전압을 기설정된 복수개의 기준전압과 비교하여 그 결과값을 디지탈 변환하여 상기 무선 데이타 처리부에 출력하는 FeRAM 메모리부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  2. 제 1항에 있어서, 상기 무선 데이타는 영상 데이타, 음성 데이타 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  3. 제 1항에 있어서, 상기 무선 데이타 처리부는
    외부로부터 송수신되는 상기 무선 데이타를 처리하는 무선 주파수부;
    상기 무선 주파수부로부터 인가되는 상기 무선 데이타를 아날로그 처리하는 아날로그 처리부; 및
    상기 아날로그 처리부로부터 인가되는 아날로그 데이타를 디지탈 데이타로 변환하는 디지탈 처리부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  4. 제 3항에 있어서, 상기 무선 데이타 처리부는
    아날로그 데이타의 입출력을 제어하여 상기 아날로그 처리부에 제공하는 아날로그 데이타 입/출력부;
    디지탈 데이타의 입출력을 제어하여 상기 디지탈 처리부에 제공하는 디지탈 데이타 입/출력부; 및
    상기 디지탈 처리부와 상기 FeRAM 메모리부와 연결되어 부가적인 어플리케이션 처리를 수행하는 응용 처리부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  5. 제 1항에 있어서, 상기 FeRAM 메모리부는
    상기 무선 데이타의 라이트 동작시에 상기 무선 데이타 처리부로부터 입력되는 디지탈 데이타를 아날로그 데이타로 변환하는 디지탈/아날로그 변환부;
    상기 디지탈/아날로그 변환부로부터 인가된 상기 아날로그 데이타를 종류별로 분류하여 영역을 할당하고 멀티플 데이타로 코드화하여 상기 단위 셀에 저장하는 셀 어레이 블럭; 및
    리드 동작시 상기 셀 어레이 블럭에서 센싱된 상기 서로 다른 복수개의 셀 데이타 센싱 전압을 상기 기설정된 복수개의 기준전압과 비교하여 상기 무선 데이타 처리부에 출력하는 센스앰프 어레이부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  6. 제 5항에 있어서, 상기 셀 어레이 블럭은
    메인 비트라인 풀업 제어신호의 상태에 따라 상기 메인 비트라인을 풀업시키는 메인 비트라인 풀업 제어부;
    메인 비트라인 제어신호의 상태에 따라 상기 메인 비트라인의 센싱 로드를 제어하는 메인 비트라인 센싱 로드부;
    상기 불휘발성 강유전체 메모리를 각각 구비하는 복수개의 서브 셀 어레이; 및
    컬럼 선택 신호의 상태에 따라 상기 메인 비트라인과 공통 데이타 버스부를 선택적으로 연결하는 컬럼 선택 어레이부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  7. 제 5항에 있어서, 상기 센스앰프 어레이부는
    공통 데이타 버스부를 통해 상기 셀 어레이 블럭에서 센싱된 상기 서로 다른 복수개의 셀 데이타 센싱 전압을 기설정된 복수개의 기준전압과 각각 비교 및 증폭하여 복수개의 센싱 데이타 레벨을 출력하는 복수개의 센스 앰프부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  8. 제 5항에 있어서, 상기 센스앰프 어레이부는 상기 기설정된 복수개의 기준전압을 생성하여 상기 센스앰프 어레이부에 제공하는 레퍼런스 전압 제어부를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  9. 제 8항에 있어서, 상기 레퍼런스 전압 제어부는
    복수개의 불휘발성 강유전체 캐패시터를 구비하고, 플레이트 라인 제어신호에 따라 캐패시터의 사이즈를 선택적으로 조정하여 기준전압 제어신호의 전압 레벨을 제어하는 캐패시터 조정부; 및
    상기 복수개의 불휘발성 강유전체 캐패시터와 상기 기준전압 제어신호 인가노드와의 연결을 선택적으로 제어하는 스위칭부;
    이퀄라이징 신호에 따라 프리차지 구간 동안 상기 기준전압 제어신호 인가 노드를 프리차지시키는 프리차지 제어부; 및
    상기 기준전압 제어신호의 전압 레벨에 따라 상기 기설정된 복수개의 기준전압을 출력하는 출력 구동부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  10. 제 9항에 있어서, 상기 캐패시터 조정부는 상기 플레이트 라인 제어신호 인가단과 상기 스위칭부 사이에 병렬 연결된 복수개의 불휘발성 강유전체 캐패시터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  11. 제 9항에 있어서, 상기 스위칭부는 상기 복수개의 불휘발성 강유전체 캐패시터와 상기 기준전압 제어신호 인가 노드 사이에 각각 연결된 복수개의 전송게이트를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  12. 제 9항에 있어서, 상기 프리차지 제어부는 상기 기준전압 제어신호 인가 노드와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 이퀄라이징 신호가 인가되는 제 1NMOS트랜지스터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  13. 제 9항에 있어서, 상기 출력 구동부는 전원전압단과 접지전압단 사이에 직렬 연결된 제 1PMOS트랜지스터와 제 2NMOS트랜지스터를 구비하되,
    상기 제 1PMOS트랜지스터의 게이트 단자는 접지전압단과 연결되고, 상기 제 2NMOS트랜지스터의 게이트 단자에는 상기 기준전압 제어신호가 인가됨을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
  14. 서로 다른 타입의 복수개의 데이타를 신호처리하여 송수신하는 데이타 처리부; 및
    상기 서로 다른 타입의 복수개의 데이타를 코드화하여 불휘발성 강유전체 메모리의 단위 셀에 각각 저장하고, 상기 불휘발성 강유전체 메모리에서 센싱된 서로 다른 복수개의 셀 데이타 센싱 전압을 기설정된 복수개의 기준전압과 비교하여 그 결과값을 상기 데이타 처리부에 출력하는 FeRAM 메모리부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치.
KR10-2003-0071010A 2003-10-13 2003-10-13 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치 KR100520584B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0071010A KR100520584B1 (ko) 2003-10-13 2003-10-13 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치
US10/742,394 US7012828B2 (en) 2003-10-13 2003-12-22 Data control device using a nonvolatile ferroelectric memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0071010A KR100520584B1 (ko) 2003-10-13 2003-10-13 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치

Publications (2)

Publication Number Publication Date
KR20050035589A KR20050035589A (ko) 2005-04-19
KR100520584B1 true KR100520584B1 (ko) 2005-10-10

Family

ID=34420635

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0071010A KR100520584B1 (ko) 2003-10-13 2003-10-13 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치

Country Status (2)

Country Link
US (1) US7012828B2 (ko)
KR (1) KR100520584B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732277B1 (ko) * 2005-05-30 2007-06-25 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 변/복조 장치
US8901704B2 (en) * 2006-04-21 2014-12-02 SK Hynix Inc. Integrated circuit and manufacturing method thereof
KR100929296B1 (ko) * 2007-12-31 2009-11-27 주식회사 하이닉스반도체 Ｒｆｉｄ 태그 장치
KR101031482B1 (ko) * 2009-12-23 2011-04-26 주식회사 하이닉스반도체 Ｒｆｉｄ 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970071793A (ko) * 1996-04-10 1997-11-07 김광호 멀티레벨 스토리지 반도체 장치
KR19980022518A (ko) * 1996-09-23 1998-07-06 김광호 불휘발성 반도체 메모리 장치
JP2000149584A (ja) * 1998-11-11 2000-05-30 Fujitsu Ltd 強誘電体記憶装置
JP2003143013A (ja) * 2001-10-31 2003-05-16 Sony Corp 強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器、及び、デジタルデータをアナログデータに変換する方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4341043B2 (ja) * 1995-03-06 2009-10-07 真彦 久野 Ｉ／ｏ拡張装置，外部記憶装置，この外部記憶装置へのアクセス方法及び装置
CA2187004C (en) * 1995-10-05 2000-12-12 Kazumoto Iinuma Information network system making use of television or radio broadcasting and broadcast receiving user terminal
US20030225572A1 (en) * 1998-07-08 2003-12-04 Adams Guy De Warrenne Bruce Selectively attachable device for electronic annotation and methods therefor
US6272594B1 (en) 1998-07-31 2001-08-07 Hewlett-Packard Company Method and apparatus for determining interleaving schemes in a computer system that supports multiple interleaving schemes
US6363439B1 (en) 1998-12-07 2002-03-26 Compaq Computer Corporation System and method for point-to-point serial communication between a system interface device and a bus interface device in a computer system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970071793A (ko) * 1996-04-10 1997-11-07 김광호 멀티레벨 스토리지 반도체 장치
KR19980022518A (ko) * 1996-09-23 1998-07-06 김광호 불휘발성 반도체 메모리 장치
JP2000149584A (ja) * 1998-11-11 2000-05-30 Fujitsu Ltd 強誘電体記憶装置
JP2003143013A (ja) * 2001-10-31 2003-05-16 Sony Corp 強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器、及び、デジタルデータをアナログデータに変換する方法

Also Published As

Publication number Publication date
US7012828B2 (en) 2006-03-14
US20050078502A1 (en) 2005-04-14
KR20050035589A (ko) 2005-04-19

Similar Documents

Publication Publication Date Title
US6967858B2 (en) Nonvolatile ferroelectric memory device and method for storing multiple bit using the same
KR100492781B1 (ko) 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
US7170773B2 (en) Nonvolatile ferroelectric memory device having a multi-bit control function
KR100506458B1 (ko) 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
KR100520584B1 (ko) 불휘발성 강유전체 메모리를 이용한 데이타 제어 장치
US6982896B2 (en) Nonvolatile ferroelectric memory device having a multi-bit control function
JP2001084760A (ja) 半導体記憶装置
US6700812B2 (en) Nonvolatile ferroelectric memory device and method for driving the same
US20040047173A1 (en) Nonvolatile ferroelectric memory device
US7663935B2 (en) Semiconductor memory device with adjustable I/O bandwidth
KR20210099863A (ko) 휘발성 메모리 장치 및 휘발성 메모리 장치의 데이터 센싱 방법
US6867998B2 (en) Cell array block of FeRAM, and FeRAM using cell array
US20050117380A1 (en) FeRAM having single ended sensing architecture

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee