JPH08147982A - 強誘電体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】非破壊読み出しが可能であり、かつ高集積度の
強誘電体メモリ装置を提供する。 【構成】 一対の電極により挟持された強誘電体薄膜１
０を記憶セルとする強誘電体メモリと、この強誘電体メ
モリに強誘電体薄膜１０の抗電圧よりも大きい電圧を有
する第１のパルスを印加して、自発分極の２つの状態の
うち第１の方向の分極状態に分極させる第１のパルス発
生回路１３′と、第１のパルスとは逆極性の電圧を有す
る第２のパルスを印加して、第１の方向の分極状態を有
するドメインと、第１の方向とは逆方向の第２の方向の
分極状態を有するドメインとが混合した部分分極状態を
形成する第２のパルス発生回路１４′とを具備し、強誘
電体メモリに対する情報の書き込みあるいは読み出し
を、第１の方向の分極状態と、部分分極状態とに基づい
て行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子回路等に使われる固
体型記録装置、特に強誘電体メモリ装置に関する。

【０００２】

【従来の技術】近年の電子機器の発展は著しく、とりわ
け、コンピュータと画像装置の発展により、高密度で高
性能の記録装置が要求されている。この期待に応じてき
たのは、これまで、磁気テープ、フロッピーディスク、
光磁気ディスクといった外部記録装置あるいは半導体メ
モリ、すなわち、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、フラッシュメモリ等である。しかし、近い
将来、マルチメディアとコンピュータとの融合により、
１）不揮発である、２）高速低電圧駆動である、３）駆
動レスの固体メモリである、といった、より高性能でコ
ンパクトなメモリが必要とされるが、現状のメモリ技術
では対応できない。

【０００３】これに応えるメモリとして、例えば、ＵＳ
Ｐ４，８７３，６６４（Ｓ．Ｓｈｅｆｆｉｅｌｄ Ｅａ
ｔｏｎ Ｊｒ．，Ｃｏｌｏｒａｄｏ Ｓｐｒｉｎｇ，Ｃ
Ｏ）に開示されているような強誘電体メモリがある。図
４０は該特許に開示されている１実施例を示す。メモリ
セル３０１内の強誘電体薄膜容量３０２がスイッチング
素子で、ＦＥＴ３０３によりドライブされるＤＲＡＭ方
式の蓄積容量を強誘電体容量に変えた構成となってい
る。メモリセル３０１はワードライン３０４、プレート
ライン３０５、ビットライン３０８につながり、その読
み出しは、センスアンプ（Ｓ／Ａ）３０７で行なう。こ
の場合、Ｓｉデバイスの上に構成しているため、集積
度、コストともに半導体メモリのＤＲＡＭやＦＬＡＳＨ
メモリと同程度になり、例えば、数１００Ｍｂｙｔｅの
メモリカードを作る場合には不都合である。

【０００４】これに対して、ＵＳＰ５，０６０，１９１
に開示されている方法は、図４１に示されるように、強
誘電体材料３１３で単純マトリクス構造を作り、３１４
と３１５の読み出しドライブ回路で信号検出する方式で
ある。単純マトリックスで構成されたメモリの大きな問
題は他セルとの干渉である。すなわち、あるセルを選択
し、書き込み／読み出しを行なう際に、電圧Ｖａを印加
した場合、選択しない非選択セルにもこの電圧が印加さ
れてしまう。また、セル数が大きくなるにつれて、選択
セルの入力側／出力側の電極ラインに接続される非選択
セルにはＶａ／２が印加されてしまう。そこで、ＵＳＰ
５，０６０，１９１では、選択セルに対する印加電圧Ｖ
ａに対して、例えば、Ｖａ／３が非選択セルに印加され
るよう工夫して書き込み動作を行なう。また、読み出し
は、低インピーダンスの電圧を読み出して、非選択セル
からのノイズをカットしている。しかし、書き込み時に
選択セルの分極反転に必要な電圧Ｖａを印加すると、非
選択セルの分極状態は、Ｖａ／３の電圧ですら多数回の
印加により破壊されてしまう。

【０００５】そこで、ＵＳＰ５，１４０，５４８（Ｃ．
Ｊ．Ｂｒｅｎｎａｎ）では、強誘電体内には空間電荷層
と中性領域の両方が存在して、図４２のような容量・電
圧特性を作ると考え、負の電圧で書き込んだ３２０の状
態と正の電圧で書き込んだ３２１の状態で、ある抗電圧
Ｖｔｈ以下の電圧Ｖｂを印加、この上に重畳したＡＣ信
号により容量を測定すると、“１”状態では、３２２の
容量、“０”状態では、３２３の容量の２値が得られ、
この差で“１”、“０”を判別するというものである。
従って、書き込みを行なった後、空間電荷の緩和時間よ
り長い時定数でＶｂの読み出し電圧を印加し、緩和時間
より速い周波数成分を有する交流波形を印加することで
分極状態を変化させずに読み出しが行なえるとしてい
る。

【０００６】

【発明が解決しようとする課題】上記した従来技術の欠
点として、まず、図４０の半導体との組み合わせは、そ
の実現性が比較的容易であるが、Ｓｉデバイス、すなわ
ち、スイッチング素子やＦＥＴを用いる事により、集積
度やコストはＤＲＡＭと変わらない。また、図４１の単
純マトリックス構成の強誘電体メモリは、書き込み時
に、強誘電体セルの分極破壊に対する保証を具体的に開
示していない。また、図４２の容量変化を使用する方法
は、単純マトリックスに適用した場合、書き込み時には
図４１の問題をそのまま抱える。読み出し時において
も、Ｓ／Ｎ良く読み出しを行なおうとすると読み出し電
圧Ｖｄをある程度の大きさで印加せねばならず、多数回
の印加により、やはり分極の変化が起こり、非破壊読み
出しにはならない。

【０００７】本発明の強誘電体メモリ装置はこのような
課題に着目してなされたものであり、その目的とすると
ころは、非破壊読み出しが可能であり、かつ高集積度の
強誘電体メモリ装置を提供することにある。

【０００８】

【課題を解決するための手段及び作用】上記の目的を達
成するために、本発明の強誘電体メモリ装置は、一対の
電極により挟持された強誘電体薄膜を記憶セルとする強
誘電体メモリと、この強誘電体メモリに前記強誘電体薄
膜の抗電圧よりも大きい電圧を有する第１のパルスを印
加して、自発分極の２つの状態のうち第１の方向の分極
状態に分極させる第１のパルス印加手段と、前記第１の
パルスとは逆極性の電圧を有する第２のパルスを印加し
て、前記第１の方向の分極状態を有するドメインと、前
記第１の方向とは逆方向の第２の方向の分極状態を有す
るドメインとが混合した部分分極状態を形成する第２の
パルス印加手段とを具備し、前記強誘電体メモリに対す
る情報の書き込みあるいは読み出しを、前記第１の方向
の分極状態と、前記部分分極状態とに基づいて行うよう
にしたことを特徴とする強誘電体メモリ装置。

【０００９】

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。

【００１０】まず、図１〜図６を用いて本発明の第１実
施例を説明する。図１に示すように白金等からなる２つ
の電極Ｐt 、Ｐt で挟持された強誘電体薄膜１０は、該
電極に電圧が印加されると、印加電圧に対する分極量は
非線形に変化して図２（ａ）に示すようなヒステリシス
特性を示す。図２（ｂ）にこのようなヒステリシス特性
と印加電圧に対する分極量の関係を示す。ヒステリシス
特性は通常１ＫＨｚ程度の連続サイン波、または、三角
波を用いて測定される。Ｐｒを残留分極量、Ｐｓを飽和
分極量と称し、またＰｓとＰｒの差をバックスイッチン
グと称する。Ｖｃ′はヒステリシス特性から求められる
抗電圧、ＶｃはＰｒ−Ｖ特性から求められる抗電圧であ
り、これら２つは必ずしも一致しないがほぼ等しい値と
なる。また、抗電圧Ｖｃ′は一般に分極が０になるとき
の電圧として定義されるが、抗電圧Ｖｃはここでは、分
極が完全に破壊されるときの電圧と全然破壊されないと
きの電圧との中間電圧として定義される。

【００１１】ここで、（Ｉ）の領域は連続波の印加で
は、第１のパルスにて第１の方向に分極設定された分極
状態から、分極反転、つまり、分極の変化が起こらない
領域であり、（III)は第１の方向に分極設定された分極
を、ほぼ第２の方向に反転させた分極状態を有する領域
である。(II)は部分分極状態である。部分分極とは、第
１の方向の分極と第２の方向の分極との混合状態を有す
る分極状態である。

【００１２】この部分分極を単一パルスを用いて作る方
法を図３に示す。まず、図３（ａ）に示すようにパルス
幅ｔｅ、パルス高Ｖｅを有する第１のパルスにより十
分、負に分極した後、強誘電体薄膜１０のスイッチング
時間ｔｓの５倍以上のパルス幅ｔｗを持つ高さＶｗの第
２のパルスを印加し、その時の分極反転量を評価したも
のが図３（ｂ）である。（Ｉ）、(II)、（III)は図２
（ｂ）と同様の領域である。この場合、(II)の領域はパ
ルス幅ｔｗを有する第２のパルス印加後も極めて安定に
存在する事を示している。

【００１３】図４（ｂ）は、図４（ａ）に示すように、
第１、第２のパルスを印加した後に高さＶｒを有する第
３のパルスを印加して、得られた電荷量と印加パルス数
との関係をパルス高Ｖｗをパラメータとして示したもの
であり、パルス高Ｖｗを強誘電体薄膜１０の抗電圧Ｖｃ
の０．３〜１．５倍、パルスの数を１〜１０⁴ まで変化
させた場合の結果である。ここで斜線部の領域は部分分
極の領域である。パルス高Ｖｗが抗電圧Ｖｃ程度の大き
さの場合、パルス幅ｔｗをスイッチング時間ｔｓの１／
３とすると、３〜３０回程度のパルス印加で部分分極を
起こす事ができる。

【００１４】図５は上記のことをパルスの高さＶｗと幅
ｔｗで整理して示すものである。同図中、斜線部で示さ
れるパルス幅ｔｗとパルス高Ｖｗを有する第２のパルス
により強誘電体薄膜１０の分極を部分分極状態とする事
ができる。

【００１５】以上により、一対の電極Ｐt 、Ｐt により
挟持された強誘電体薄膜１０を記憶セルとして、まず、
強誘電体薄膜１０の抗電圧Ｖthよりも大きい電圧を有す
る第１のパルスを印加して、自発分極の２つの状態のう
ち第１の方向の分極状態に分極させ、次に、前記第１の
パルスとは逆極性の電圧を有する第２のパルスを印加す
る。これによって、前記第１の方向の分極状態を有する
領域と、前記第１の方向とは逆方向の第２の方向の分極
状態を有する領域とが混合した部分分極状態を安定して
形成することができる。

【００１６】以下に図６に基づき、部分分極を発生する
ための強誘電体メモリ装置の構成、および、動作を説明
する。図６（ａ）は回路図であり、１３′は第１のパル
スを発生する第１のパルス発生回路であり、１４′は第
２のパルスを発生する第２のパルス発生回路であり、１
５′は第３のパルスを発生する第３のパルス発生回路で
あり、１１、１２は切り替えスイッチ、１０は強誘電体
薄膜、１６は読み出し時以外の負荷容量、１７は読み出
し時の負荷容量であり、１８はセンス回路である。

【００１７】図６（ｂ）にパルストレインを示す。１３
は第１のパルス、１４は第２のパルス、１５は第３のパ
ルスを示す。これらのパルスは切り替えスイッチ１１を
切り替えることにより選択される。強誘電体薄膜１０は
第１のパルス１３により第１の方向（負の方向）に分極
設定され、その後、第２のパルス１４により部分分極状
態に設定される。この時のパルス高Ｖｗとパルス幅ｔｗ
の関係は、上記の部分分極作成条件（図５）を満たす必
要がある。好ましくは、第２のパルス１４の大きさＶｗ
（絶対値）が、前記強誘電体薄膜１０の抗電圧の０．３
〜２倍であるかあるいは、前記第１のパルス１３の大き
さＶｅ（絶対値）と、前記第２のパルス１４の大きさＶ
ｗ（絶対値）が、Ｖｗ≦Ｖｅであり、さらに、第２のパ
ルス１４のパルス幅Ｗｗが、第１のパルス１３のパルス
幅Ｗｅの１％〜３００％、好ましくは、Ｗｗ≦Ｗｅとす
る事で、分極量が第１の分極状態の分極量の１０％〜９
０％である安定した部分分極状態を作り出すことができ
る。

【００１８】読み出しは、第３のパルス１５を印加し、
その応答を検出することで行う。第３のパルス１５は基
本的に、第２のパルス１４と同一か、もしくは、パルス
幅と高さが異なっていても図５中、斜線部で規定された
値を持ったパルスとする。切り替えスイッチ１２は分極
設定時と書き込み時は、負荷容量１６、または、低イン
ピーダンスに固定され、かつ、読み出し時においては比
較的大きい負荷容量１７に固定される。この負荷容量１
７は、強誘電体薄膜１０の容量の５〜１００倍が望まし
く、すなわち、このセンス回路１８に流入する信号の変
動量をできるだけ抑えて、かつ、信号検出に十分なもの
である必要がある。もちろん、センス回路１８は何でも
良く、オペアンプやエミッターフォロアー、カソードフ
ォロアー等を用いた低インピーダンスアンプでも良い。

【００１９】ここで、第１のパルス発生回路１３′によ
り設定される分極状態をデータ“０とし、第２のパルス
発生回路１４′で形成された部分分極状態をデータ
“１”に定義する。すると、第３のパルス１５を印加す
る事により、分極の変化分が異なる為、得られる電荷量
も異なる。従って、その差を判別することで、データ
“１、および“０”が識別でき、前記第１の方向、およ
び、部分分極の分極状態によりデータ“１”、および
“０”の２値を記憶できる。このようにして読み出しの
できるメモリを具現することができる。

【００２０】上記した第１実施例によれば、書き込み時
に第１のパルス１３とは逆極性のパルスを印加すること
で、完全分極でなく、極めて安定した部分分極の状態を
作り出すことができ、この部分分極状態は、電圧が０で
も部分分極状態“１”と“０”とで容量値が異なるた
め、これを完全な０バイアス状態で読み出しが行えるこ
とから完全な非破壊状態で読み出し動作ができる。

【００２１】また、書き込み時に、第１のパルス１３と
は逆極性の、しかも、抗電圧の０．３〜２倍のパルス高
を有する第２のパルス１４を印加することで、第１の方
向の分極を完全反転させることなく、第２の方向の分極
状態を混在させた部分分極状態を安定して形成できる。

【００２２】また、書き込み時に、第１のパルス１３と
は逆極性の、しかも、大きさ（絶対値）が前記印加電圧
Ｖｅの大きさより小さい電圧Ｖｗを有する第２のパルス
１４を印加することで、第１の方向の分極を完全反転さ
せることなく、第２の方向の分極状態を混在させた分極
状態を安定して形成できる。

【００２３】また、書き込み時に、第１のパルス１３と
は逆極性の、しかも、第１のパルス幅の１％〜３００％
のパルス幅を有する第２のパルス１４を印加すること
で、第１の方向の分極を完全反転させることなく、第２
の方向の分極状態を混在させた部分分極状態を安定して
形成できる。

【００２４】また、書き込み時に、第１のパルス１３と
は逆極性の、しかも、パルス幅がＷｗ≦Ｗｅを満足する
第２のパルス１４を印加することで、第１の方向の分極
を完全反転させることなく、第２の方向の分極状態を混
在させた部分分極状態を安定して形成できる。

【００２５】さらに、第１の分極状態の分極量の１０％
〜９０％の分極量を有する部分分極状態とする事で、電
圧が０であっても部分分極状態“１”と“０”とで容量
値に差を付ける事ができ、“１”と“０”を識別するこ
とができる。

【００２６】また、第１の分極状態と部分分極の差を容
量値の差として検出することで、第３のパルスの振幅は
小さくて良く、すなわち、強誘電体薄膜１０への印加電
圧は小さくても良く、分極状態の破壊を防ぐ事ができ
る。

【００２７】以下に本発明の第２実施例を説明する。第
２実施例における第３のパルス１５は、第２のパルス１
４と同極性でも良いが、第２のパルス１４とは極性が逆
である第３のパルス１５を印加して読み出しを行えば分
極の変化率が大きくなり、従って、得られる電荷量が大
きくなる為、読み出しのＳ／Ｎが良くなる。さらに、読
み出し信号検出の為のセンス回路１８が定常動作するま
でに必要なセット時間よりも長いパルス幅を有する第３
のパルス１５を使用する事で、センス回路１８の定常動
作領域で読み出し動作を行うことができる為、読み出し
動作のエラーを防止することができる。また、強誘電体
薄膜１０の抗電圧の０．３倍以下のパルス高を有するか
あるいは、パルス高またはパルス幅が第２のパルス１４
のパルス高、パルス幅に比べて小さい第３のパルス１５
を用いることで、読み出しの動作による分極の破壊は起
こらない。すなわち、読み出し動作後、分極は元の状態
のままであり、記憶状態がそのまま維持されている非破
壊読み出しのできる強誘電体メモリが提供できる。

【００２８】上記した第２実施例によれば、第２のパル
ス１４とは極性が逆である第３のパルス１５により情報
を読み出す事で、記憶情報の“１”、“０”をＳ／Ｎ良
く読み出すことができる。また、パルス幅がセンス回路
１８のセット時間よりも長い第３のパルス１５で情報を
読み出す事で、センス回路１８が定常動作状態で読み出
しができる為、読み出しエラーを防止できる。すなわ
ち、Ｓ／Ｎの良い読み出しが可能となる強誘電体メモリ
が具現できる。

【００２９】また、パルス高が強誘電体薄膜１０の抗電
圧Ｖｃの０．３倍以下である第３のパルス１５で情報を
読み出す事で、強誘電体薄膜１０の分極状態を読み出し
動作により破壊することがない。

【００３０】また、読み出し時に、前記第２のパルス１
４に比べてパルス高、あるいはパルス幅が小さい第３の
パルス２８を印加する事で、強誘電体薄膜１０の分極状
態を破壊することがない。

【００３１】以下に本発明の第３実施例を説明する。第
３実施例では、第３のパルス１５を０バイアスにベース
ラインを有する交流信号として、第１の分極状態と部分
分極状態の差を容量値の差として検知する。こうするこ
とにより、従来のようにＤＣバイアスに、交流波形を重
畳する方法と異なり強誘電体薄膜１０に印加される電圧
の最大値がＤＣバイアス分減少する為、強誘電体薄膜１
０の分極、すなわち、記憶状態を破壊する事がなくな
る。好ましくは、振幅の最大値を、強誘電体薄膜１０の
抗電圧Ｖｃの０．３倍以下とする事で、さらに非破壊性
は高まる。

【００３２】図４に、ＳｒＢｉ2 Ｔａ2 Ｏ9 からなる強
誘電体薄膜の印加電圧に対する分極の変化を実測した結
果が示されているが、この強誘電体薄膜の場合ヒステリ
シスカーブから求められる抗電圧は膜厚に依存するが、
本実施例の場合２００ｎｍの厚みで０．６〜０．８Ｖ程
度である。この膜に対して、０．２Ｖ以下の印加電圧で
は、１０¹⁰回のパルス印加後、分極は維持されている。
つまり、抗電圧の０．３倍以下の電圧であれば、少なく
とも１０¹⁰回のパルスを印加しても分極は破壊されな
い。逆に言えば、１０¹⁰回のパルス印加を想定した場合
には、０．２Ｖ印加で読み出しを行う必要があり、容量
を読み出すための交流波形の励振電圧に加えて、ＤＣバ
イアスを印加するといった従来の方法では強誘電体薄膜
の分極を非破壊で読み出すことは不可能である。

【００３３】また、第３のパルス１５は、前記センス回
路１８のセット時間より長い立ち上がり時間ｔｒを持た
せる事で、該センス回路１８の定常動作領域で読み出し
動作を行うことができる為、読み出し動作のエラーを防
止することができる。

【００３４】上記した第３実施例によれば、０バイアス
状態にベースラインを有する交流信号である第３のパル
ス１５により情報を読み出す事で、強誘電体薄膜１０の
分極状態を破壊することがない。

【００３５】また、０バイアス状態にベースラインを有
し、振幅の最大値が抗電圧の０．３倍以下である交流信
号である第３のパルス１５により情報を読み出す事で、
強誘電体薄膜１０の分極状態を破壊することがない。

【００３６】以下に図７、図８を参照して本発明の第４
実施例を説明する。第４実施例は上記した強誘電体メモ
リを単純マトリックス構成としたものである。強誘電体
薄膜１０の上部電極および下部電極が第１ストライプ電
極１３０、第２ストライプ電極１３１として構成されて
いる。３２は分極設定回路４０による分極設定と書き込
み／読み出しの切り替えスイッチである。この場合、分
極設定は全てのストライプ電極１３０、１３１を各々電
気的に結合して、同一の電圧−Ｖｅを印加するので分極
設定は一括して行える。

【００３７】次に、書き込み回路３３は選択セルにだけ
電圧Ｖｗを印加する為に使用するもので、例えば、Ｘ−
ラインの選択ラインにＶｗ／２、非選択ラインに０Ｖ、
Ｙ−ラインの選択ラインに−Ｖｗ／２、非選択ラインに
０Ｖを印加することにより、選択セルにＶｗ、選択ライ
ンに接続される非選択セルにＶｗ／２、それ以外の非選
択セルには０Ｖが印加される。

【００３８】また、Ｘ−ラインの選択ラインにＶｗ／
３、非選択ラインに０Ｖ、Ｙ−ラインの選択ラインに０
Ｖ、非選択ラインに２Ｖｗ／３を印加することにより、
選択セルにはＶｗ、非選択セルには±Ｖｗ／３が印加さ
れる。従って、非選択セルにはＶｗ／２、あるいはＶｗ
／３と小さな電圧しか印加されることはなく、非選択セ
ルの分極を破壊する事はない。

【００３９】図８（ａ）は図７の構成をより具体的に示
した回路構成図である。ここで、３５、３６は分極設
定、書き込み、読み出しの切り替えスイッチであり、３
８は書き込み、読み出しの切り替えスイッチである。本
実施例では１／３法により説明する。３７は基準電圧発
生回路であり、例えば、Ｖｗから±Ｖｗ／３、Ｖｗから
±２Ｖｗ／３の電圧を作成する。

【００４０】まず図８（ａ）、（ｂ）において、分極設
定は、切り替えスイッチ３５、３６で０バイアス発生回
路３９、分極設定回路４０を接続し、全てのメモリセル
に一括して大きさＶｅの第１のパルス１３を印加する。
次に、書き込みは第２のパルス１４を図７の１／３法と
同様に、切り替えスイッチ３５、３８でＶｗとＶｗ／３
を選択し、切り替えスイッチ３６、４３によって２Ｖｗ
／３及び０Ｖを選択して印加し、選択セルにはＶｗ、非
選択セルにはＶｗ／３を印加する。

【００４１】ここで、重要なことは大きさＶｗ、パルス
幅ｔｗは図５の条件を満足している必要があるが、望ま
しくは、ｔｗはｔｓの２〜５倍程度、ＶｗはＶｃの１．
２〜１．５倍程度として、第１の方向の分極量に対して
２０〜６０％程度の分極量を有する部分分極状態とす
る。この後、読み出し時においては、まず、トランジス
タ４１でφ_G をオフさせて切り替えスイッチ３６を切り
替え、データライン３０をオープン状態にする。ただ
し、予め負荷容量ＣL ４２に電荷を蓄えて電位を安定に
保っておく。この時の負荷容量ＣL ４２は負荷容量１０
の５〜１００倍程度が望ましい。

【００４２】この後、切り替えスイッチ３８、４３を読
みだし用に切り替える。すなわち、第３のパルス１５を
以下のように印加する。選択ラインを−Ｖｒ、非選択ラ
インを−Ｖｒ／３、データライン３０は、選択ラインを
０バイアス（正確には負荷容量ＣL ４２の電位に固
定）、非選択ラインを−２Ｖｒ／３の電位に固定する。
こうして、選択セルに−Ｖｒ、非選択セルに±Ｖｒ／３
が印加される事より、選択セルからは分極の変化に伴う
電荷が流れ出る。すなわち、負荷容量ＣL ４２に電荷が
蓄積され、電位が上昇する為、センス回路１８で
“１”、“０”を検出する事ができる。ここで、単純マ
トリックスのＸ、Ｙラインの数がｎ×ｍ回あるとする
と、全てのセルを書き込む間に選択セルは、大きさＶｗ
の第２のパルスで書き込みが行われるが、他のセルが書
き込みされているｎ×ｍ−１回は±Ｖｗ／３の信号が印
加される。また、ｎ×ｍ−１回、分極を破壊しようとす
る方向に印加されたとすると、例えば、１Ｇｂｉｔのメ
モリでは１０⁹ 回となる。Ｖｗ／３で１０⁹ 回後、実デ
バイスを考えると、分極量の変化が１０％程度であれば
よい。図５により、強誘電体薄膜１０の抗電圧Ｖｃの
０．３倍であれば、１０⁴ 回でも分極の変化、すなわ
ち、破壊される量は元々の分極量の１０％以下である。
従って第２パルス１４の大きさとしてＶｗをＶｃの０．
８〜１．５倍にすると、１Ｍｂｉｔ〜１Ｇｂｉｔまでの
メモリを実現する事ができる。

【００４３】図８に戻り、読み出し時に、選択セルに−
Ｖｒの電圧が印加されると、セルが“１”状態、すなわ
ち、部分分極されている場合はΔＱｐの大きさの電荷
が、センス回路１８、データライン３０に流入する。一
方、“０”状態の場合は、線形分ＣｃＶｒの電荷だけで
ある。すなわち、データライン３０は ΔＶ１＝（ΔＱｐ＋ＣｃＶｒ）／（ＣＬ＋Ｃｄ） ΔＶ０＝ＣｃＶｒ／（ＣＬ＋Ｃｄ） ここで、Ｃｄ；データライン３０の全容量 従って、 ΔＶ１−ΔＶ０＝ΔＱｐ／（ＣＬ＋Ｃ
ｄ） この差が、センス回路１８で検出できるよう負荷容量Ｃ
L ４２、データライン３０の全容量Ｃｄを決定する。Δ
Ｑｐはセル面積、残留分極量、部分分極の大きさに依存
する。ただし、Ｖｗ／３を強誘電体薄膜１０の抗電圧Ｖ
ｃの０．２〜０５倍程度に抑えると、通常Ｖｃは０．８
〜２．０Ｖ程度になるように強誘電体薄膜１０の特性を
設計するのでＶｗ／３は０．２〜１．０Ｖとなる。よっ
て、ΔＶ０はこの電圧よりも低い方が望ましい。

【００４４】上記した第４実施例によれば、０バイアス
状態にベースラインを有し、パルスの立ち上がり時間ｔ
ｒが、センス回路１８のセット時間より遅い交流信号で
ある第３のパルス１５により情報を読み出す事で、強誘
電体薄膜１０の分極状態を破壊することがなく、また、
定常動作しているセンス回路１８で読み出しを行う為読
み出しエラーを防止する事ができる。

【００４５】また、選択回路により選択した第１、第２
ストライプ電極３０、３１により挟持された強誘電体薄
膜１０からなる記憶セルに、書き込み回路３３、およ
び、読み出し回路を電気的に接続し、書き込み、読み出
しを行う事で、非破壊読み出しのできる高集積大容量メ
モリが具現できる。

【００４６】また、書き込み時に、第２のパルス１４を
選択するワードライン３１にＶｗ、非選択ワードライン
３１にＶｗ／３、選択データライン３０に０、非選択の
データライン３０に２Ｖｗ／３を印加する事で、選択セ
ルにはＶｗを、その他の非選択セルにはＶｗ／３が印加
されるため、選択セル以外のセルへの書き込みが防げ他
セルへの干渉無しに書き込みが行える。

【００４７】また、書き込み時に、第２のパルス１４を
選択するワードライン３１に大きさＶｗ／２、非選択ワ
ードライン３１に０Ｖ、選択データライン３０に−Ｖｗ
／２非選択のデータライン３０に０Ｖ、印加する事で、
選択セルにはＶｗを、その他の非選択セルにはＶｗ／２
が印加されるため、選択セル以外のセルへの書き込みが
防げ、他セルへの干渉無しに書き込みが行える。

【００４８】以下に本発明の第５実施例を説明する。第
５実施例は、図９に示すように、第１実施例の原理を単
純マトリックス構成のメモリに適用したものである。Ｘ
−ライン、すなわちワードライン３１として、この場
合、下部電極を構成する第２ストライプ電極１３１と、
Ｙ−ライン、すなわちデータライン３０として上部電極
を構成する第１ストライプ電極１３０を用い、その間に
挟持された強誘電体薄膜で各々Ｘ、Ｙ−ラインを構成す
る。

【００４９】このＸ、Ｙ−ラインは切り替えスイッチ３
２により、一括分極設定回路３４またはアドレス回路に
切り替わり（この場合必ずしも必要ない）、１／２また
は１／３Ｖｗ法を用いた書き込み回路３３、および読み
出しのための交流小信号発生回路５０に接続している。

【００５０】一方、データライン３０は、同じく１／２
または１／３Ｖｗ法を用いた書き込み回路３３、および
センス回路１８に接続する。このセンス回路１８は、増
幅器と位相および出力両方を検出する測定回路（不図
示）に接続しており、この出力は外部回路（不図示）に
送られる。このセンス回路１８はワードライン（Ｙ−ラ
イン）３０の１本１本に接続されており、多数のデータ
を一括して読み出せる様にしても良いし、選択回路を通
してセンス回路１８に接続されても良い。また、その組
み合わせ、すなわち、４本、８本、１６本等のバイト単
位の出力を処理できるよう、幾つかのデータをひとかた
まりにまとめて検出しても良く、システムに適したデー
タ処理を行えば良い。また交流小信号発生回路５０も、
ワードライン３１の１本１本に接続し、多数のデータを
一括して書き込みをする事で、本メモリデバイスへのア
クセススピードを高める事ができる。また、さらに、選
択回路を通して接続しても良い。また、その組み合わ
せ、すなわち、４本、８本、１６本等のバイト単位の入
力を処理できるよう、幾つかのデータをひとかたまりに
まとめて書き込みしても良く、システムに適したデータ
処理を行えば良い。

【００５１】上記した第５実施例によれば、選択回路に
より、所望のワードライン３１を選択して、信号発生器
から第２のパルス１４を選択セルに印加する事で、選択
したセルにだけ信号を印加させる事ができる。

【００５２】また、一部、または全てのワードライン３
１に一括して、信号発生器からの信号を選択セルに印加
できる為、高速動作のメモリが具現できる。

【００５３】また、選択回路により選択されたデータラ
イン３０をセンス回路に電気的に接続する事で、選択し
たセルからの情報を、他セルからの干渉なしに読み出す
事ができる一部、または全てのデータライン３０をセン
ス回路に一括して電気的に接続する事で、高速で情報の
読み出しが可能となる。

【００５４】また、第１ストライプ電極１３０、およ
び、第２ストライプ電極１３１の一部または、全部を選
択し、第１のパルス１３を印加する事で、第１の分極状
態の設定を一括してできるので、高速で、かつ、高集積
大容量メモリが具現できる。

【００５５】以下に図１０を参照して本発明の第６実施
例を説明する。図１０（ａ）において、上部電極をＸ−
ライン３１、下部電極をＹ−ライン３０とし、Ｘ−ライ
ン３１、Ｙ−ライン３０ともに切り替えスイッチ３５、
３６を介して、選択回路（不図示）、分極設定回路４
０、書き込み回路３７に接続される。この切り替えスイ
ッチ３５、３６はアドレス信号を受けて切り替わり、特
定のラインのみが選択される。すなわち、分極設定の時
には、全て、あるいは、あるまとまった単位のみが選択
され、書き込み時は、ある特定のラインだけに書き込み
電圧Ｖｗが印加され、それ以外のセルにはＶｗ／３が印
加されるよう切り替わる。

【００５６】一方、読み出し時にはＸ−ライン３１と選
択用のマルチプレクサ５０により特定のラインが選択さ
れ、信号発生回路１５により読み出し用の交流小信号が
印加される。Ｘ−ライン３１、Ｙ−ライン３０に挟持さ
れた領域が記憶セル１０である。非選択のＹ−ラインの
終端は適切なインピーダンスで整合させる。場合によっ
ては不要である。本実施例では、インピーダンス測定回
路１９は、出力値と位相を検出するが、他の方法でも何
ら構わない。

【００５７】選択セルと非選択セルのパルス時間依存性
を図１０（ｂ）のタイムチャートに示す。分極設定時
は、下部電極３０を基準にして全セルに、分極設定回路
４０により大きさ−Ｖｅを印加し分極が設定される。次
に、書き込みはアドレス回路６０に従って、順次セルが
選択され書き込み回路３７より書き込み信号が印加され
て行われる。この場合、選択したセルにはＶｗが、それ
以外のセルには±Ｖｗ／３が印加される。ここで、Ｖｗ
は部分分極を起こさせる第２パルス１４の大きさパルス
幅を有し、図４、図５で示される関係を満足している。
書き込みの第２のパルス１４の幅ｔｗが強誘電体薄膜１
０のスイッチング時間ｔｓと同程度、あるいは、長い場
合にはＶｗは抗電圧の０．７〜２倍の範囲が望ましい。
ｔｓ以下の場合には、抗電圧Ｖｃの１〜３倍の大きさの
範囲が望ましい。さらには、非選択セルには、Ｖｗ／３
の大きさの電圧が印加され、しかも、ｎ×ｍのマトリッ
クス構成とした場合、（ｎ×ｍ−１）／２回のパルスが
印加されるため、このパルスにより非選択セルの分極、
すなわち、記憶内容が変化しない変化量として１０％以
下となるようＶｗの値を決める必要がある。

【００５８】次に、読み出しの為に、交流小信号を０バ
イアス状態で印加する。０バイアスとする事で、セルの
分極、すなわち、記憶内容を変化させることを避ける事
ができる。この交流小信号の振幅は図５で決められる。
すなわち、ある読み出し回数にして分極の変化しない電
圧以下で読み出される必要があるが、ここで重要な事は
容量値は極めて低い電圧３０〜１００ｍＶ程度の電圧で
検出できるため、この動作により分極が変化することは
ない。出力は“０”状態が２５、“１”状態が２６の点
として検出され、その容量値の差ΔＣとして読み出しが
行われる。通常のＰＺＴ、Ｐｂ（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ
3 を用いた場合、このΔＣは全容量の１〜５％程度が得
られる。

【００５９】さらに、図１１に示すように、Ｘ−ライン
３１（または、ワードライン）とＹ−ライン３０（また
は、データライン）を切り替えスイッチ５２を介してイ
ンピーダンス素子１７で終端する。読み出し時には、選
択されたセルだけが、選択・書き込み・読み出し回路５
１に接続される。その他のラインはインピーダンス素子
１７に接続される。こうする事により、選択されたＸ、
Ｙ−ライン以外のラインは比較的低インピーダンスにな
るため、ワードライン３１の容量Ｃｄとインピーダンス
素子１７の抵抗Ｒで決められる時定数τよりも遅い信号
で選択セルの容量値を読み出す事により、選択セル以外
の信号、すなわち、ノイズが出力ラインに混入する事を
防止する事ができる。

【００６０】さらに、図１２に示すように、Ｘ−ライン
３１とＹ−ライン３０は切り替えスイッチなしにインピ
ーダンス素子１７に全て接続しても良い。この場合、分
極設定および書き込み時には、ワードライン３１、およ
びデータライン３０の１本当りの容量Ｃｄとインピーダ
ンス素子１７の抵抗Ｒとで決まる時定数Ｃｄ・Ｒより速
いパルス幅を有する第２のパルス１４にて行い、読み出
しは、この時定数より遅い周波数成分を有する第３のパ
ルス１５にて行う。

【００６１】上記した第６実施例によれば、データライ
ン３０、または、ワードライン３１もしくは、その両方
を選択回路により、所望のラインをＧＮＤレベルに接地
されたインピーダンス回路、または、素子１７に電気的
に接続する事で、非選択セルからの情報、いわゆる、ノ
イズは前記インピーダンス回路、または、インピーダン
ス素子を介してＧＮＤレベルに流出する為、非選択セル
からの干渉無しにＳ／Ｎの良い読み出しが可能となる。

【００６２】また、インピーダンス回路、または、素子
１７とワードライン３１、または、データライン３０の
抵抗分・容量分から決められる時定数よりも速い立ち上
がり時間を有する第２のパルス１４を印加する事で、非
選択セルへの実効的な印加電圧を減ずることができる
為、非選択セルの分極を変化させることなく、つまり、
干渉無しに書き込みができる。

【００６３】また、インピーダンス回路、または、素子
１７とワードライン３１、または、データライン３０の
抵抗分・容量分から決められる時定数よりも遅い立ち上
がり時間を有する第３のパルス１５を印加する事で、非
選択セルからの情報、いわゆる、ノイズは前記インピー
ダンス回路、または、インピーダンス素子１７を介して
ＧＮＤレベルに流出する為、非選択セルからの干渉無し
にＳ／Ｎの良い読み出しが可能となる。

【００６４】また、強誘電体容量とデータライン３０と
の間に電気的に接続されたスイッチング素子をオン・オ
フする事により所望とするセルを選択する事で、非選択
セルとは電気的に分離することができる為、Ｓ／Ｎの良
い書き込み、あるいは読み出しができる。

【００６５】以下に図１３を参照して本発明の第７実施
例を説明する。第７実施例は本実施例の部分分極のメモ
リをＤＲＡＭ型のメモリに適用したものである。通常、
ＤＲＡＭ型の強誘電体メモリは強誘電体薄膜の分極を完
全反転させている為、強誘電体薄膜の疲労特性により強
誘電体薄膜の分極量が半減してしまう為、１０⁶ 〜１０
¹³回程度のアクセスしかできない。しかし、本実施例の
部分分極は１部の分極領域が回転した、いわゆる、エネ
ルギーの低い状態であるため、疲労に対しても１０² 〜
１０⁴ 回強いことを確認している。従って、１０¹⁶〜１
０¹⁷回程度の書き込み／読み出しに耐えることができ
る。すなわち、１０ＭＨｚで駆動して常に同一のセルを
アクセスする場合でも１０年で１０¹⁵回程度であり、１
０¹⁶〜１０¹⁷回のアクセスが可能であれば、十分な信頼
性が確保できる。

【００６６】図１３において（ａ）は第７実施例の構成
を示す図であり、（ｂ）はセンス回路の詳細な構成図で
あり、（ｃ）は動作を示すタイムチャートである。図に
おいて４９はセンス回路、３０と３０′はデータライ
ン、４５と４５′はワードライン、４７、４７′はプレ
ートライン、４４、４４′は選択用メモリセルである。
ここで、４６はダミーセルの容量であるが、ここでは再
書き込みを自動で行うために線形容量を使用している
が、強誘電体容量でも良い。あるいは、強誘電体薄膜の
線形容量分を利用しても良い。センス回路４９は、選択
セルとダミーセル４６との信号差を比較差動増幅して、
大きな信号の入力端のノードはハイレベルに逆側の入力
端のノードをローレベルにラッチする。従って、この読
み出し動作終了後、つまり、センス回路４９での増幅動
作終了後、再度選択セルに対応するワードライン４５を
選択すれば、読み出し動作により反転させられた選択セ
ルの分極を元に戻す事ができる。

【００６７】また、本実施例では、データライン３０は
ＧＮＤレベルとして、プレートライン４７のセル電位は
図６となるようにコントロールして読み出しを行ってい
る。この時、プレートライン４７をワードライン４５に
平行に配置させるかあるいはプレートライン４７をデー
タライン３０に垂直に配置させる事で集積度の高いメモ
リデバイスが実現できる。

【００６８】上記した第７実施例によれば、強誘電体容
量とデータライン３０との間に電気的に接続されたスイ
ッチング素子をＦＥＴ型の半導体トランジスタとする事
で、高集積大容量のメモリが具現できる。

【００６９】また、プレートライン４７がワードライン
４５に平行に配置される事で効率的なレイアウトが可能
となり、高集積大容量のメモリが具現できる。

【００７０】また、プレートライン４７がデータライン
３０に垂直に配置される事で効率的なレイアウトが可能
となり、高集積大容量のメモリが具現できる。

【００７１】また、ダミーセル４６を線形容量素子、あ
るいは、強誘電体の線形容量分を利用した素子とする事
で、安定したリファレンス信号を取り出すことができる
為、安定した読み出し動作が行える。

【００７２】また、読みだし動作後、ワードライン４５
を再度選択する事で、センス回路４９の電位を選択セル
（あるいは、ダミーセル４６を含めて）に印加する事が
できる為、何ら新たな回路を付加することなしに反転し
た分極を元に戻す再書き込み動作が自動的にできる。

【００７３】以下に図１４を参照して本発明の第８実施
例を説明する。第８実施例の構成は基本的に第７実施例
の構成に従うが、プレートライン４７を全て１つの電
位、プレート電位として固定する。分極設定の時には、
負の電圧−Ｖｅを印加する。その後、書き込み／読み出
しは、例えば、Ｖｗの中間点Ｖｗ／２に固定する。こう
することによって、データライン３０、および、センス
回路４９の電圧を−Ｖｗと＋Ｖｗの間で駆動させる事に
より、自動的に読み出しができる。また、何の新たな特
別な回路を付加しなくとも、読み出し動作により反転さ
せられた分極を元の状態へと戻す事ができる。

【００７４】上記した第８実施例によれば、プレートラ
イン４７が全て、電源電圧Ｖｃｃ、あるいは、書き込み
電圧Ｖｗの１／２に固定すると、データライン３０の電
圧、センス回路４９の電圧を−Ｖｗと＋Ｖｗの間で駆動
させる事により、自動的に読み出しができる。また、何
の新たな回路無しに再書き込みができる。

【００７５】以下に図１５を参照して本発明の第９実施
例を説明する。同図において（ａ）は回路図、（ｂ）は
動作を示すタイムチャートである。この実施例では読み
出し時の第３のパルスの大きさＶｒと幅Ｗｒが重要であ
る。また、図６に示す印加電圧と反転回数の関係で明ら
かなように、その高さは非破壊読み出しが可能となるよ
う選択される。同一セルを１０¹²〜１０¹⁵回程度、読み
出し、つまりアクセスしても分極が変化しない条件でな
ければならず、そのためには読み出し電圧Ｖｒは強誘電
体薄膜１０の分極を１回のパルス印加で完全反転するに
必要な電圧Ｖｓの１０〜１５％程度の値である。Ｖｓを
１〜２Ｖとすれば、パルス高Ｖｒは、０１〜０．３Ｖ程
度である。一方、パルス幅Ｗｒは、負荷容量１６に強誘
電体薄膜１０からの電荷を充電して、これをＳ／Ｎ良く
検出できるよう設定する必要がある。分極設定・書き込
みは書き込み時に部分分極させ、その後、スイッチ６１
を切り替えて読み出しの為の第３のパルス１５を印加す
る。このパルス１５は（１、（２）、（３）の３通りを
通常考える。（１）は矩形波、（２）はある傾斜を有す
るパルス、（３）はサイン波の上半分等である。出力を
５３、５３′に示すすなわち部分分極後、つまり、デー
タ“１”の書き込み後は容量値が大きく、５３の信号と
なり、“０”の場合には、容量値が小さい為に、５３′
のようになる。このように、“１”、“０”に対し、応
答差が生じる事から、“１”、“０”を識別する事がで
きる。

【００７６】さらに、読み出しは具体的には、例えば、
図１６に示すように、ダミーセル５６、切り替えスイッ
チ５７、部分分極作成回路５８を追加し、強誘電体薄膜
１０とダミーセル５６の信号差を検出する。この場合、
ダミーセル５６は差動型センスアンプからなるセンス回
路５９に対して１つあれば良いため、ダミーセル５６か
らの信号は“１”状態と“０”状態の中間の出力となる
よう、その面積、または、ダミーセル５６の分極量を調
整する。あるいは、ダミーセル５６の信号量を検出する
際、印加する電圧を調整しても良い。

【００７７】図１６（ｂ）の出力に示されるようにセン
ス回路５９の一方の入力端には強誘電体薄膜１０の分極
状態、つまり、“１”あるいは“０”に対応する信号
が、もう一方の入力端にはダミーセル５６からのリファ
レンス信号が入力されて、差動増幅され、“１”、“０
が識別される。

【００７８】上記した第９実施例によれば、選択したセ
ルとダミーセル４６との信号差を比較差動増幅する事
で、安定したＳ／Ｎの良い読み出しが行える。

【００７９】以下に図１７を参照して本発明の第１０実
施例を説明する。第１０実施例は第９実施例において、
メモリとしての感度、読み出し特性をさらに改善したも
のである。図１７（ａ）は構成を示し、データラインは
第１ストライプ電極１３０からなるが、第２ストライプ
電極からなるワードラインは２つペア１３１ａ、１３１
ｂでメモリセルの１つのビットが構成されている。１３
１ａ、１３１ｂは隣合うビットで、お互いに逆の情報
“１”と“０”、あるいは、“０”と“１”を書き込む
ように消去・書き込み・読み出し回路７０で決定され
る。

【００８０】ここで、図１７（ｂ）の（１）、（２）は
上記した方法をパルスシーケンスとして示している。出
力は、前記実施例と同様、差動アンプからなるセンス回
路５９により検出する。“１”と“０”の差は、（１）
の場合、通常の容量結合、（２）の場合、図に示すよう
実成分と虚数成分で、その差を検出する。

【００８１】上記した第１０実施例によれば、２つのペ
ア１３１ａ、１３１ｂからなる記憶セルの一方に第１の
情報を書き込み、もう一方に第２の情報を書き込み、２
つのペアからなる記憶セルに接続される一方のワードラ
インをセンス回路５９の一方の入力端に接続し、もう一
方のワードラインを、センス回路５９のもう一方の入力
端に接続し、その差を検出する事で、Ｓ／Ｎの良い読み
出しが可能となる。

【００８２】以下に、記憶セルに記憶された情報をどの
ようにして読み出すかをより詳細に述べた実施例を説明
する。

【００８３】まず、図１８〜２６を用い、本発明の第１
１実施例を説明する。図１８に示されるように、白金等
からなる電極２１６、２１７で狭持された強誘電体薄膜
２１０は、該電極に電圧が印加されると、印加電圧に対
して分極量は非線形に変化し、図１９に示されるような
ヒステリシス特性を有する。ヒステリシス特性は通常１
ＫＨｚ程度の連続サイン波、または、三角波を用いて測
定される。同図において、Ｐｒを残留分極量、Ｐｓを飽
和分極量、分極が０になるときの電圧Ｖｃ′を抗電圧と
称する。図２０には単一パルスを印加した場合の分極破
壊量ΔＰと印加パルスの大きさＶａとの関係を示す。本
図は、Ｓｒ1.0 Ｂｉ2.2 Ｔａ2 Ｏ8.2 からなる強誘電体
薄膜２１０に対する実測データである。ここで、分極破
壊量ΔＰとは、Ｖａなる大きさのパルスを印加すること
で、強誘電体薄膜２１０の分極量がどれだけ変化した
か、すなわち破壊したかを表現するための量である。図
２０に示すＶｃも抗電圧と称されるが、ここでの抗電圧
Ｖｃは、分極が全然破壊されないときの電圧と、分極が
完全に破壊されるときの電圧との中間電圧として定義さ
れる。一般に、連続波を印加して得られる特性（図１
９）と、単一パルスを印加して得られる特性（図２０）
とにおける抗電圧Ｖｃ′、Ｖｃとは一致しないがほぼ等
しい。

【００８４】図２０において、［Ｉ］の領域は、その領
域の大きさを有するパルスが印加されても、第１の方向
に分極設定された分極状態から変化しない領域である。
本実施例で第１の分極状態とは、図１９中、原点に対し
て負の方向とし、ディジタルデータの“０”と定義す
る。この第１の分極状態は一方の記憶状態である部分分
極状態との読み出しマージンを考えると、その両者間で
電気的特性にできるだけ差を持たせておいた方が良く、
第１の分極状態は完全分極させた状態とする方が好まし
いが、逆に言えば、読み出しマージンが、データ
“１”、“０”を判別できる量を確保できれば、完全分
極状態でなくとも良い。一方、部分分極状態を“１”と
定義する。これは、今後の説明に混乱をきたさない為に
定義するだけであり、逆に“１”、“０”を定義しても
全く同一に本実施例を実施できることは言うまでもな
い。［III]は第１の分極状態が、印加パルスにより第２
の分極状態に反転させられた状態を有する領域である。
上記で第１の分極状態を図１９中、原点に対して負の方
向で定義していることから、第２の分極状態とは原点に
対して正の方向となる。［II］は部分分極状態の領域で
ある。つまり、部分分極とは、第１の分極と第２の分極
との混合状態を有する分極状態である。

【００８５】以上の説明でも判るように、この部分分極
は、負の方向を有する第１のパルスにより強誘電体薄膜
２１０の分極状態を第１の分極状態に設定し、次に正の
方向を有する第２のパルスを印加することで形成でき
る。図２０は前述したように、ＳｒＢｉ2 Ｔａ2 Ｏ9 か
らなる強誘電体薄膜２１０に対する実測データである
が、実際に、強誘電体薄膜２１０の抗電圧Ｖｃの２倍〜
２．５倍の大きさを有するパルスを印加することで、Δ
Ｐ＝１となり、分極は完全に破壊される。すなわち、分
極を完全反転させることができる。従って、強誘電体薄
膜２１０の抗電圧Ｖｃの２倍〜２．５倍の大きさを有す
る負の第１のパルスを印加して、強誘電体薄膜２１０を
第１の分極状態にセットして、次に、強誘電体薄膜２１
０の抗電圧Ｖｃの０．３倍〜２倍の大きさを有する正の
第２のパルスを印加することで部分分極状態を形成する
ことができる。この部分分極状態は極めて安定に存在す
る事が確認された。

【００８６】図３８はヒステリヒスカーブを用いて従来
の強誘電体メモリ（図３８（ａ））と本実施例の強誘電
体メモリ（図３８（ｂ））との差異を概念的に示す図で
ある。

【００８７】従来の強誘電体メモリでは、データ“１”
“０”は十分な印加電圧Ｖａにより完全反転させた分極
状態（飽和分極状態）Ａ、Ｂに対応付ける。信号の読み
出しは分極を完全反転させるに十分な正の印加電圧Ｖａ
を印加し、分極の変化に伴い発生する電荷量を所望の負
荷により電流あるいは電圧として検出する。このとき、
記憶状態“１”の場合には分極状態はＡ→Ｃ→Ｂと変化
し、記憶状態“０”の場合にはＢ→Ｃ→Ｂと変化する
（厳密には必ず元の分極状態Ｂに戻るわけでなく場合に
よる）。今、変化した分極量をΔＰとすると、ｉ＝ΔＰ
・Ａ（強誘電体セル面積）／ｄｔにより、ある単位時間
に変化する電荷量（＝ΔＰ・Ａ）が電流となる。また、
電荷量を容量Ｃに蓄積することでＶ＝ΔＰ・Ａ／Ｃによ
り電圧として検知できる。従って、記憶状態“１”を読
み出す場合の方が、“０”の場合に比べてΔＰが大きい
ために、検出される電流あるいは電圧は大きくなって
“１”“０”の識別ができる。

【００８８】一方、本実施例の強誘電体メモリではすで
に詳述したように、記憶状態“１”“０”を共に飽和分
極状態とするのではなく、一方を飽和分極状態Ｘあるい
はＺに割り当て、他方は部分分極状態とするものであ
る。ここで、Ｘ、Ｚは図３８（ａ）におけるＡ、Ｂに対
応する。今、ここでは、記憶状態“０”を分極状態Ｘに
対応させ、記憶状態“１”を部分分極状態に対応付け
る。強誘電体キャパシタに分極反転させるに十分な負の
電圧−Ｖａを印加し、印加電圧を取り除くと分極状態は
Ｘとなる。これを記憶状態“０”とする。そして、分極
状態Ｘであるセルに少なくともＶａ＞Ｖｐを満足する適
切な大きさを有する正の部分分極作成電圧Ｖｐを印加す
ると、分極状態はＸ→Ｄ→Ｅと遷移し、ＸでもなくＺで
もない部分分極状態となる。図２２〜２４中の容量値が
最大となるＹ点は、単一パルスを印加して得られる特性
（図２０）において定義されたＶｃと同程度の大きさの
正のパルスを印加して作成された部分分極状態に対応し
ており、連続波を印加して得られる特性であるヒステリ
シスカーブ上に図示することは困難であるが、図３８中
斜線で示すようＸＺの、ほぼ中点近傍である。こうして
定義された“１”“０”の読み出しは、適切な第３のパ
ルスを印加してその容量値の差異を適切な方法にて検出
する。

【００８９】図２１は上記した部分分極を用いた強誘電
体メモリ装置の構成を示す図であり、以下にその動作を
説明する。

【００９０】すなわち、セル選択回路２２３により選択
された記憶セル２１１に情報の書き込み、記憶、が行わ
れ、逆に読み出しの際には、同様にセル選択回路２２３
により所望の記憶セル２１１が選択され、記憶している
情報を読み出し回路２２４にて読み出す。情報の書き込
みは以下のようにして行われる。記憶セル２１１は、第
１のパルス送出回路２２５により送出された第１のパル
スにより第１の分極状態（負の方向）に分極設定され、
次に、第２のパルス送出回路２２６により送出された第
２のパルスにより部分分極状態に設定される。第１およ
び第２のパルス送出回路２２５、２２６の切り替えは、
切り替えスイッチ２２８により行われる。この時、第１
のパルスは、強誘電体薄膜２１０の抗電圧Ｖｃの２．５
倍以上の大きさＶｅを有する負のパルスであり、第２の
パルスは、強誘電体薄膜２１０の抗電圧Ｖｃの１倍の大
きさＶｗを有する正のパルスである。

【００９１】読み出しは、書き込みと同様に、セル選択
回路２２３により所望の記憶セル２１１を選択し、第３
のパルス送出回路２２７により第３のパルスを印加し、
記憶セル２１１からの信号を読み出し回路２２４により
読み出す。情報の書き込み、読み出しの際に、負荷２３
０を図のようにＡ、Ｂと切り替えスイッチ２２９により
切り替えても良いし、同じものを使用しても良い。さら
には、書き込み時には、負荷２３０を接続しなくともＬ
ｏｗレベルとしても良い。

【００９２】図２２、２３に部分分極状態を形成する印
加パルスの大きさＶｐと、形成された部分分極状態を有
する強誘電体薄膜２１０の容量値Ｃｐを示す。電圧０の
点（Ｘ点）での容量値Ｃｏが第１の分極状態を有する強
誘電体薄膜２１０の容量値であるが、部分分極状態１５
を形成する印加電圧の大きさＶｐが増大するのにしたが
って、容量値Ｃｐは大きくなり、極大を示した後、減少
する。従って、“１”、“０”の２値は、２つの分極状
態、すなわち第１の分極状態と部分分極状態とで容量値
が異なる。従って、両者の容量値の差を読み出し回路２
２４で検出することで、ディジタルメモリとして具現化
することができる。勿論、読み出しを考えれば、部分分
極状態の容量値Ｃｐと第１の分極状態の容量値Ｃｏが大
きければ大きいほど読み出しマージンは大きくなり、Ｓ
／Ｎの良い読み出しができる強誘電体メモリが具現でき
る。

【００９３】次に、一対の電極２１６、２１７で強誘電
体薄膜２１０を狭持した強誘電体セル２１１を作成する
プロセスを以下に示す。ここでは、いわゆるＭＯＤ法と
呼ばれる湿式塗布式にて先に例示したＳｒＢｉ2 Ｔａ2
Ｏ9 からなる強誘電体薄膜２１０を用いた強誘電体セル
２１１を形成する場合について詳述する。前駆体溶液と
してＳｒ、Ｂｉ、Ｔａの各２エチルヘキサン酸塩のキシ
レン溶液を用い、Ｂｉを化学量論比に対して１０％過剰
に添加する。塗布濃度を０．１５Ｍとし、振り切り速度
２０００ｒｐｍで２０００オングストロームの白金から
なる下部電極２１６を設けたシリコン基板上に成膜し
た。塗膜の乾燥を２５０℃で５分間行ったあと、ランプ
アニーラを用いて１２５℃／秒の昇温速度で８００℃ま
で加熱し酸素中で３０秒間の急速昇温ベークを施す。塗
布成膜からベークまでの工程を３回繰り返して多層膜と
し、酸素気流中で８００℃、６０分間のアニールを行
う。その結果、膜厚２４００オングストロームのＳｒＢ
ｉ2 Ｔａ2 Ｏ9 薄膜を得た。続いて、膜厚２０００オン
グストロームの上部白金からなる上部電極２１７を強誘
電体薄膜２１０上にスパッタ成膜し、イオンミルを用い
てエッチングを行い、最後に基板全体を酸素気流中で８
００℃、３０分間の２次アニールを行って、強誘電体セ
ル２１１を形成する。ここで説明した大きな流れは、例
示したＭＯＤ法でなくとも、強誘電体薄膜２１０をスパ
ッタ等の物理的蒸着法あるいは、ＭＯＣＶＤ等の化学的
気相成長法で形成しても同様である。従って、下部電極
２１６、強誘電体薄膜２１０、上部電極２１７と熱処理
プロセスを包含しながら積層されていくため、下部電極
２１６と強誘電体薄膜２１０と上部電極２１７との界面
における、あるいは、その近辺の電気的物性が異なり、
ある電気特性は非対称になることは予想される。但しこ
の解釈は定かではない。しかし、図２２、２３に示した
部分分極形成電圧Ｖｐに対する容量値Ｃｐは、程度の差
はあるが図示されているように常に非対称になることが
見いだされた。図２２、図２３は同一の強誘電体セル２
１１に対し、図２２は、上部電極２１７側に電圧を印加
し、下部電極２１６側から信号を読み出した場合、図２
３は、反対に、下部電極２１６側に電圧を印加し、上部
電極２１７側から信号を読み出した場合であるが、非対
称であることから、そのままではカーブは一致しない。
但し、部分分極状態での容量Ｃｐの極大値Ｃｐmax およ
び、それを示す電圧値Ｖｐは、ほぼ一致している。ま
た、勿論、同一セルの電気的特性であることから、下部
電極２１６、上部電極２１７とを逆にすることで、一致
することは言うまでもない。従って、第１の分極状態、
すなわち、“０”を設定する際、上部電極２１７側に分
極させるか、あるいは、下部電極２１６側に分極させる
かで、第１の分極状態の容量値Ｃｏは異なる。例えば、
図２２、２３中で、Ｘ点を“０”、Ｙ点“０”とする
と、“１”、“０”での容量値差ΔＣは５％程度であ
る。一方、Ｚ点を“０”、Ｙ点を“１”とすると、
“１”、“０”での容量値差は１０％程度と、倍にな
る。これは、ＳｒＢｉ2 Ｔａ2 Ｏ9 強誘電体薄膜２１０
に固有の特性ではない。例えば、強誘電体材料として非
常に著名な、いわゆるＰＺＴでも同様である。図２４
に、そのＰＺＴ、Ｐｂ（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ3 強誘電
体薄膜２１０′からなる強誘電体セル２１１′の実測デ
ータを示す。この強誘電体材料でも傾向は全く同一で、
同図は、上部電極２１７側に電圧を印加した場合のデー
タであるが、下部電極２１６側に印加した場合には、先
のＳｒＢｉ2 Ｔａ2 Ｏ9 の強誘電体材料と同様に非対称
性が逆転する。ＰＺＴの場合には、Ｘ点を“０”、Ｙ点
“１”とすると、“１”、“０”での容量値差ΔＣは１
０％程度である。一方、Ｚ点を“０”、Ｙ点“１”とす
ると、“１”、“０”での容量値差ΔＣは２０％程度と
なる。但し、ＳｒＢｉ2 Ｔａ2 Ｏ9 強誘電体薄膜からな
る強誘電体セルと、Ｐｂ（Ｚｒ0.4 Ｔｉ0.5）Ｏ3 強誘
電体薄膜からなる強誘電体セルとで、その非対称性の方
向は図２５に示すように逆である。

【００９４】図２２、２３、２４から上部電極２１７に
電圧を印加にした場合のＣｐ−Ｖｐカーブを図２５に整
理する。理由は、定かではないが、これは、強誘電体薄
膜２１０の材料の違いではなく、評価サンプルのデバイ
ス構造による差であると予測される。

【００９５】図２６に実際に評価したサンプルの構造を
示す。同図（ａ）に示すように、ＳｒＢｉ2 Ｔａ2 Ｏ9
の強誘電体薄膜２１０の場合には、熱酸化膜２３２が設
けられたＳｉ基板２３１上に白金Ｐｔ電極からなる厚み
２０００オングストロームの下部電極２１６、厚み約２
０００オングストロームの強誘電体薄膜２１０、白金Ｐ
ｔ電極からなる厚み２０００オングストロームの上部電
極２１７からなる記憶セル２１１が設けられ、さらに、
３０００オングストロームの厚みのＳＯＧからなる層間
絶縁膜２３３、３０００オングストロームの厚みの白金
Ｐｔからなる配線電極２３４が設けられ、図中ａ点とｂ
点にプローブを触針し、電圧印加、容量値測定を行って
いる。一方、Ｐｂ（Ｚｒ0.45Ｔｉ0.55）Ｏ3 強誘電体薄
膜の場合には、同図（ｂ）に示すように、層間絶縁膜２
３３、配電電極２３４が設けられておらず、図中ｃ点と
ｄ点にプローブを触針し、電圧印加、容量値測定を行っ
ているといった違いがある。おそらく、この構造による
差は、強誘電体薄膜２１０に与える応力の差として強誘
電体薄膜２１０に影響し、結果として強誘電体セル２１
１のＣｐ−Ｖｐの非対称性を生み、さらに、応力の差が
その方向性をも逆転させているものと思われる。ちなみ
に、Ｓｉ基板上に異種材料からなる薄膜を積層した場
合、材料固有の膜収縮率、薄膜作成条件に依存して、Ｓ
ｉ基板のそりが変化する。つまり、膜ストレスがＳｉ基
板を歪ませているわけであるが、条件により膜毎に凹凸
が逆転することは珍しくないといったように、構造によ
り強誘電体薄膜２１０に与えられるストレスは大きく異
なり、Ｃｐ−Ｖｐの特性が非対称になり、また、その方
向が逆になっても不思議ではない。但し、念のため、再
度、記述するがあくまでも仮説である。しかし、正確な
解釈か否かに問わず同一構造のサンプルを幾度作成して
も、非対称性が存在することは確認している。

【００９６】なお、本実施例でのメモリ構造は、ＳｒＢ
ｉ2 Ｔａ2 Ｏ9 強誘電体薄膜からなる強誘電体セル２１
１のサンプルと同一構造を使用しているが、メモリの構
成によっては、これに限られるものではない。従って、
実際のＣｐ−Ｖｐ特性に合わせて非対称性を見極め、下
部電極２１６、上部電極２１７のどちら方向に分極させ
て第１の分極状態とするかが重要である。

【００９７】以上より、第１の分極状態が下部電極２１
６方向に分極、あるいは上部電極２１７方向に分極する
ことで、第１の分極状態の容量値Ｃｏが最小にでき、部
分分極状態との容量値差を大きくすることができ、すな
わち、読み出しマージンが大きくとれ、Ｓ／Ｎの良い読
み出し動作ができる強誘電体メモリが具現できる。

【００９８】さらには、図２０、図２２、２３、およ
び、図２４から明らかなように第２のパルス（大きさＶ
ｗ（絶対値））、すなわち、部分分極状態を形成する電
圧の大きさを、強誘電体薄膜２１０の抗電圧Ｖｃの１〜
２倍とすることで、Ｃｐを極大にすることができ、すな
わち、読み出しマージンが大きくとれ、Ｓ／Ｎの良い読
み出し動作ができる強誘電体メモリが具現できる。

【００９９】当然ながら、第１の分極状態が下部電極２
１６方向に分極、あるいは、上部電極２１７方向に分極
して、第１の分極状態の容量値Ｃｏを最小にし、第２の
パルスの大きさＶｗ（絶対値）、すなわち、部分分極状
態を形成する電圧の大きさを、強誘電体薄膜２１０の抗
電圧Ｖｃの１〜２倍とすることでＣｐを極大にすれば最
も大きな読み出しマージンがとれ、非常にＳ／Ｎの良い
読み出し動作ができる強誘電体メモリが具現できる。

【０１００】以下に、図２７〜図３２に基づき本発明の
第１２実施例を説明する。

【０１０１】第１２実施例は単純マトリックス構成とし
たことを特徴とする。すなわち、強誘電体薄膜２１０を
間に挟んでほぼ直交する一対のストライプ状の電極で強
誘電体薄膜２１０を狭持し、そのストライプ状の電極で
交差された領域を記憶セル２２０とする構成である。

【０１０２】以下に、図２７により前記した第１１実施
例で説明した強誘電体セル２１１を単純マトリックス構
成としたメモリ動作を説明する。強誘電体薄膜２１０の
上部電極２１７および下部電極２１６が、第１ストライ
プ電極２１８、第２ストライプ電極２１９に構成されて
いる。上部電極２１７、および、下部電極２１６のどち
らを、第１ストライプ電極２１８あるいは第２ストライ
プ電極２１９としても良い。

【０１０３】書き込みは以下のようにする。まず、強誘
電体セル２２０を第１の分極状態にセットする。この場
合、セル選択回路２２３により所望のセル２２０を選択
し、第１のパルスを送出する第１のパルス送出回路２２
５から、選択したセル２２０にだけ第１のパルスを印加
する。次に、切り替えスイッチ２２８を切り替え、第２
のパルスを送出する第２のパルス送出回路２２６によ
り、選択したセルにだけ第２のパルスを印加する。しか
し、図に示す単純なマトリックス構成の場合、選択した
セル２２０にだけ電圧を印加することは容易ではない。
何故なら、選択したセルに電圧を印加するとした場合、
隣接セルとの相互干渉（クロストーク）により非選択セ
ルにも何らかの電圧が印加されてしまう。例えば、図２
８に示すように、容量Ｃをｎｘｎマトリックスに構成
し、Ｃｉｊを選択し、Ｖａなる大きさの電圧を印加した
場合、非選択セル２２０′をも含めた各セルに印加され
る電圧は図２９に示すようになる。従って、選択されな
い非選択セル２２０′の分極状態をも変えてしまう。そ
こで、本実施例では以下のように行っている。

【０１０４】すなわち、第１の分極状態にセットする分
極設定は、選択回路２２８により全てのＸ−ラインの第
１ストライプ電極２１８を選択し、また、Ｙ−ラインの
第２ストライプ電極２１９も同様に選択回路２２８によ
り全て選択し、切り替えスイッチ２２９を分極設定回路
側に切り替え、第１のパルスを全セルに印加する。こう
することで、全セルが第１の分極状態に設定される。次
に、部分分極状態にセットする書き込みは、切り替えス
イッチ２２９を書き込み回路側に電気的に接続し以下の
ように行う。

【０１０５】例えば、Ｘ−ラインの選択された第１スト
ライプ電極２１８にＶｗ／３、非選択の第１ストライプ
電極２１８′に０Ｖ、Ｙ−ラインの選択された第２スト
ライプ電極２１９に０、非選択の第２ストライプ電極２
１９′を２Ｖｗ／３なる大きさの電圧を印加することに
より、選択セル２２０にはＶｗ、非選択セル２２０′に
は±Ｖｘ／３が印加される。従って、非選択セル２２
０′には、Ｖｗ／３と小さな電圧しか印加されることな
く、該セルの分極の破壊を防ぐことができる。すなわ
ち、選択されたセル２２０は、第２のパルスの大きさＶ
ｗが印加され、意図した部分分極状態に分極状態が設定
される。すなわち、情報の書き込みが行える。この動作
をシーケンシャルに行い、全セル中、部分分極状態に設
定したいセルを部分分極状態にセットすることで書き込
み動作が終了する。

【０１０６】読み出しは、書き込みと同様に、例えば、
読み出しのための第３のパルスを以下のように印加す
る。Ｘ−ラインの選択された第１ストライプ電極２１８
にＶｒ／３、非選択の第１ストライプ電極２１８′に０
Ｖ、Ｙ−ラインの選択された第２ストライプ電極２１９
に０、非選択の第２ストライプ電極２１９′を２Ｖｒ／
３とすることにより、選択セル２２０にはＶｒ、非選択
セル２２０′には±Ｖｒ／３が印加される。従って、非
選択セル２２０′には、Ｖｗ／３と小さな電圧しか印加
されることなく、非選択セル２２０′からの信号量は非
常に小さく、読み出し回路に流入する情報は、主に、選
択したセル２２０からのものであり、“１”、“０”を
判別することができる。

【０１０７】上記したように、選択セル２２０にはＶｗ
の電圧が印加されるが、非選択セル２２０′にはＶｗ／
３の電圧しか印加されない。このような方法は一般に１
／３駆動法と呼ばれている。

【０１０８】以下にこの１／３駆動法について図３９の
結線図を参照して説明する。ここではラインＸ１、Ｘ
２、Ｘ３及びＹ１、Ｙ２、Ｙ３で構成された３×３のマ
トリックスを例とし、セルＣ２２を選択してＶｄの大き
さの電圧を印加した場合について説明する。セルＣ２２
を選択した場合には、（ａ）に示すように、ラインＸ２
がノードＡ１に、ラインＹ１、Ｙ３がノードＡ２に、ラ
インＸ１、Ｘ３がノードＡ３に接続され、ラインＹ２は
接地される。このとき、ノードＡ１、Ａ２、Ａ３は例え
ば抵抗素子Ｒ、あるいは適切な素子、回路等により、各
々の電位がＶｄ、２Ｖｄ／３、Ｖｄ／３となるように工
夫されている。さらには、電圧印加を確実に行うため
に、不図示であるが各ノードから直接ラインに接続する
のではなく、インピーダンス変換素子・回路を介して接
続してもよい。

【０１０９】さてこうして接続すると、その等価回路は
（ｂ）となる。選択したセルＣ２２はノードＡ１−Ａ４
間にあるが、Ａ１の電位はＶｄであり、Ａ４の電位はＧ
ＮＤレベルであることから、Ｃ２２に印加される電圧は
Ｖｄとなる。Ｃ１２とＣ３２はＡ１−Ａ２間に、Ｃ１
１、Ｃ１３、Ｃ３３はＡ２−Ａ３間に、Ｃ２１とＣ２３
はＡ３−Ａ４間に位置するため、そのノードに供給され
る電位の差分が印加されることになって全てＶｄ／３と
なる。従って、Ｃ２２を選択してＶｄの大きさの電圧を
印加すると各セルに印加される電圧は同図（ｃ）に示さ
れるように、選択したセルＣ２２にはＶｄが、それ以外
のセルにはＶｄ／３が印加される。

【０１１０】以上、単純マトリックスにした場合の動作
を説明したが、印加パルスの大きさ、方向は、当然なが
ら第１１実施例に準拠する。

【０１１１】次に、読み出し動作についてより詳細に記
述する。読み出しは具体的には、例えば、図２７に示す
ように、読み出し用に２つの信号を比較増幅する比較増
幅アンプ２３５を用い、一方の入力端２３６ａには記憶
セルからの信号、データ“１”の場合にはＶ１、データ
“０”の場合にはＶ０が流入され、もう一方の入力端２
３６ｂにはダミーセル２３７からの信号Ｖｒｅｆが流入
される。この時、ダミーセル側にも、図示していない
が、適宜必要な負荷、切り替えスイッチ等が接続されて
いる。各信号の大きさは図３０なる関係に設定される。
従って、図３０中の信号差ΔＶが読み出しマージンとな
る。このΔＶを比較増幅アンプ２３５により比較増幅し
て、Ｖｒｅｆに比べて大きいか、小さいかで“１”、
“０”が判別される。記憶セル２２０に記憶された情報
が“１”、“０”かを判別するには、必ず何かの基準と
比較してその大小関係により行われる。

【０１１２】従って、記憶セル２２０からの信号だけを
適切なアンプで増幅して、予め設定している値を基準に
する、あるいは、メモリ装置外に設けられた信号を基準
にしても良いが、アクセス回数に対する特性の劣化、使
用環境に対する耐候性等々を考慮すると、記憶セルと同
一なものを同一環境にセットされた、すなわち、記憶セ
ルと同一のものを同じメモリ装置内にセットされたもの
をダミーセル２３２とし、その信号を基準とする方が信
頼性ははるかに高い。さて、こうした読み出し方法で
は、ΔＶが読み出しマージンになることは、先に記した
が、これをさらに大きくし、読み出しＳ／Ｎを高めるメ
モリ装置を説明する。

【０１１３】基本的には図２７に従うが、図３２に基づ
き説明する。強誘電体薄膜２１０を挟んでほぼ直交する
第１ストライプ電極２３８−１、２３８−２と第２スト
ライプ電極２３９が交差する領域の２つの記憶セル２２
０−１、２２０−２を１つの記憶単位とする。図２７で
は、１つの記憶セル２２０が１つの記憶単位であった
が、図３２では、記憶セルを２つで１つの記憶単位が構
成されている。この場合、必ずしも隣り合う記憶セルで
ある必要はなく１対１で対応していれば良い。ここでは
理解を容易にするため、隣り合うセルとする。２２０−
１と２２０−２には、お互いに逆の情報、“１”と
“０”、あるいは、“０”と“１”といったように逆の
データを書き込まれる。また、比較増幅アンプ２３５の
一方の入力端２３６ａには記憶セル２２０−１からの信
号が流入され、もう一方の入力端２３６ｂにはダミーセ
ルではなく、記憶セル２２０−２からの信号が流入さ
れ、比較増幅される。勿論、負荷、あるいは、切り替え
スイッチ等の必要な構成要件は満たされているものとす
る（不図示）。

【０１１４】この場合には、前述したダミーセルからの
信号が基準となるわけでなく、相補データが基準信号と
なる。すなわち、今、２２０−１を情報を記憶している
セルとし、２２０−２は、２２０−１を情報を判別する
ための参照セルとする。勿論、この定義に限定されず、
この逆であってもよい。例えば、記憶セル２２０−１に
“０”が記憶されている場合には、参照セル２２０−２
には“１”が記憶されているため、それらのセルからの
読み出し信号の大小関係は図３１に示される。逆に記憶
セル２２０−１に“１”が記憶されている場合には、参
照セル２２０−２には“０”が記憶されているため、そ
れらのセルからの読み出し信号の大小関係は、逆になる
（図３１）。このデータ“１”に対する信号Ｖ１、およ
び、データ“０”に対する信号Ｖ０は、当然ながら同一
の条件（強誘電体薄膜材料、セル面積、分極状態、印加
電圧、…）での記憶セルの場合には、図３０に示される
諸量に一致する。

【０１１５】従って、読み出しマージンは、２倍の２Δ
Ｖとなり、図２７で示される構成のメモリに比べ読み出
しＳ／Ｎを非常に高めることができる。

【０１１６】以上のように、一対の電極の一方がストラ
イプ状に、または、該電極と電気的に接続された電極が
ストライプ状に複数本、略平行に配列された第１ストラ
イプ電極２１８と、前記一対の電極のもう一方がストラ
イプ状に、または、該電極と電気的に接続された電極が
ストライプ状に複数本、略平行に配列された第２ストラ
イプ電極２１９とからなる電極に狭持された強誘電体薄
膜２１０から構成され、前記第１ストライプ電極２１８
と前記第２ストライプ電極２１９は強誘電体薄膜２１０
を挟んでほぼ直交し、その第１、第２ストライプ電極２
１８，２１９との交差領域を記憶セル２２０とした強誘
電体メモリにおいて２つの記憶セル２２０−１，２２０
−２をペアで１つの記憶単位とし、記憶セル２２０−
１，２２０−２の一方の記憶セルは読み出しアンプ２２
１の一方の入力端に電気的に接続され、もう一方の記憶
セルは読み出しアンプ２２１のもう一方の入力端に電気
的に接続されており、その差を比較増幅して読み出しを
行う。

【０１１７】また、２つの記憶セル２２０−１，２２０
−２をペアで１つ記憶単位とする事により、両者に同
一、あるいは、異なる情報を書き込み、それらの差を比
較増幅することで読み出しマージンを大きくすることが
可能となり、Ｓ／Ｎの良い読み出しができる。

【０１１８】以下に本発明の第１３実施例として、前記
第１２実施例で説明した単純マトリックス構成の強誘電
体メモリに関する、他の変形例を図３３に基づき説明す
る。

【０１１９】合計ｎ個の記憶単位を有する強誘電体メモ
リを、図３３（ａ）に示されるように複数のブロック
（Ｍ１，Ｍ２，Ｍ３，…）に分割して構成する。各ブロ
ックはブロック選択回路２４０にて必要に応じて、電気
的に離間、あるいは、結合される。ブロック内では、第
１２実施例で記載された構成に準拠し、強誘電体薄膜２
１０を間に挟んでほぼ直交する一対のストライプ状の電
極２１８、２１９で強誘電体薄膜２１０を間に挟んでほ
ぼ直交する一対のストライプ状の電極２１８、２１９で
強誘電体薄膜２１０を狭持し、そのストライプ状の電極
２１８、２１９で交差された領域を記憶セルとし、所望
の記憶セルを選択するためのセル選択回路２２３が具備
されている。所望の記憶セルは、まず、ブロック選択回
路２４０にてブロックを選択し、次に、セル選択回路２
２３にて所望のセルを選択する。ブロック選択、セル選
択は、ここで記載したように時系列に順序立てて行う必
要はなく、同時でも、逆の順序でも何ら支障はない。

【０１２０】書き込みは、全セルを一括に第１の分極状
態に設定し、所望の記憶セルを部分分極状態にすること
で書き込みを行うが、この方法では、全セルを一括に第
１の分極状態に設定されるため、１つの記憶単位を書き
直すだけでも全記憶セルを書き直さねばならず、大容量
のメモリの場合、非常に時間を要しメモリへのアクセス
スピードの高速化を阻む。しかし、本実施例で提示した
ように複数ブロックに分割してメモリを構成すれば、ブ
ロック毎に前述の書き込み動作が行えるため、書き直し
をする記憶セル２１１が含まれるブロックだけ、前述の
書き込み動作を行えば良く、メモリへのアクセススピー
ドをより高めることができる。全記憶セルを書き直した
い場合には、ブロック選択回路２４０にて全ブロックを
一括して選択すれば良い。また、第１のパルス送出回路
２２５、第２のパルス送出回路２２６、第３のパルス送
出回路２２７等は、必要に応じてブロック毎にブロック
内に具備しても良いし、全てを、例えば図３３のように
切り替えスイッチ２４１を介してブロック選択回路２４
０の外に設置しても良い。

【０１２１】さらに、ディジタル画像ファイルとして本
実施例の強誘電体メモリを使用する場合を考える。画像
の場合には、１ビットだけ、あるいは、数ビットだけ情
報を書き直すことは無い。画像１枚とか、あるまとまっ
た情報単位で書き直す。従って、前記ブロックの記憶容
量を、その情報単位で構成する。こうすることで、書き
直しをしたい情報単位毎に、書き直しを行えば良く、情
報単位を記憶容量とするブロックを複数具備する強誘電
体メモリとすることで、非常に効率の良い、アクセスス
ピードの速い画像ファイル用の強誘電体メモリが提供で
きる。

【０１２２】以下に本発明の第１４実施例を説明する。
すなわち、前記実施例において、第１の分極状態の強誘
電体薄膜２１０の分極状態を設定する際の第１のパルス
の大きさＶｅ（絶対値）について説明する。

【０１２３】図２２、２３には、ＳｒＢｉ2 Ｔａ2 Ｏ9
強誘電体薄膜に対する、図２４には、Ｐｂ（Ｚｒ0.45Ｔ
ｉ0.55）Ｏ3 強誘電体薄膜に対する、印加パルスの大き
さＶａと反転分極量Ｐの実測データを示す。図より明ら
かなように、印加電圧Ｖａに伴い強誘電体薄膜の分極は
非線形的に反転していくが、抗電圧Ｖｃの２倍〜２．５
倍で反転分極量は飽和する。すなわち、それ以上印加電
圧Ｖａを増加しても反転分極量は大きくならない。逆に
言えば、抗電圧Ｖｃの２倍〜２．５倍の大きさを有する
パルスを印加すると、強誘電体薄膜の分極を完全に反転
（完全反転）させることができる。前記実施例で説明し
ているように、本実施例のメモリでは、第１の分極状態
と部分分極状態とを記憶状態として利用し、その容量値
差ΔＣを読み出すメモリであることから、ΔＣは大きい
方が望ましい。

【０１２４】同図から明らかなように、強誘電体薄膜２
１０の上部電極２１７に電圧を印加するか、下部電極２
１０に印加するかで部分分極作成電圧Ｖｐに対する作成
された部分分極状態での容量値Ｃｐを示すＣｐ−Ｖｐカ
ーブは非対称であり、Ｖｐ＝０での容量値Ｃｏの値は異
なるが、このＣｏがデータ“０”に対する容量値とな
る。

【０１２５】同図は、 １）負の方向に十分な電圧（前記サンプルに対し−５
Ｖ）を印加し、 ２）完全反転させた第１の分極状態にセットした後にＶ
ｐを印加、 ３）部分分極状態作成、容量値Ｃｐ測定 そして、１）に戻り、Ｖｐをパラメータとして変化させ
て、Ｃｐ測定を…、と繰り返している。従って、Ｃｏの
値は完全反転させた状態での容量値である。読み出しマ
ージンΔＣを極大とするためには、第１の分極状態は完
全反転された分極状態とする必要がある。何故なら、前
記第１１実施例記載の非対称性を利用することで、もっ
とも小さな容量値Ｃｏを持たせることができるからであ
る。読み出しマージンΔＣを大きくするには、第１の分
極状態の容量値Ｃｏをできるだけ小さくし、部分分極状
態の容量値をできるだけ大きな値とすることで、ΔＣを
最大にすることができ、高Ｓ／Ｎのメモリが具現でき
る。

【０１２６】従って、強誘電体薄膜２１０の抗電圧Ｖｃ
の２倍以上である第１のパルスを印加することで、第１
の分極状態を完全分極状態とすることができ、一方の記
憶状態である部分分極状態とで容量値差を最大限設ける
ことができることから、Ｓ／Ｎの良い読み出しができ
る。

【０１２７】次に本発明の第１５実施例を説明する。図
２０から明らかなように、強誘電体薄膜２１０の抗電圧
Ｖｃの２倍〜２．５倍の大きさを有する第１のパルスを
印加することで分極を完全反転させることができる。強
誘電体薄膜２１０の抗電圧Ｖｃの２倍〜２．５倍の大き
さを有する負の第１のパルスを印加し、負の方向に強誘
電体薄膜２１０の分極状態を第１の分極状態にセットし
て、次に、強誘電体薄膜２１０の抗電圧Ｖｃの０．３倍
〜２．５倍の大きさを有する正の第２のパルスを印加す
ることで部分分極状態を形成することができる（図２
０）。これは、代表的な強誘電体メモリの記憶セルとし
て研究されているＳｒＢｉ2 Ｔａ2 Ｏ9 強誘電体薄膜、
および、Ｐｂ（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ3 強誘電体薄膜の
両者に対して言えることを我々は見い出した。また、当
然ながら部分分極状態は極めて安定に存在している事が
確認された。

【０１２８】従って、強誘電体薄膜２１０の抗電圧Ｖｃ
の０．３倍〜２．５倍である大きさＶｗ（絶対値）を有
する第２のパルスを印加することで、非常に安定した部
分分極状態を作ることができる。

【０１２９】また、第１の分極状態は、必ずしも完全反
転の必要はなく、必要な読み出しマージンΔＣが得られ
れば本実施例の強誘電体メモリは具現できる。従って第
１の分極状態は完全反転された分極状態とする必要性は
必須ではなく第１の分極状態はメモリシステム全体の中
で適切に設定された印加電圧により作り出せば良い。こ
の場合には、通常、メモリシステム全体の中で許容され
る最大の印加電圧により第１の分極状態が作り出される
のが普通であるが、この限りではない。

【０１３０】以下に本発明の第１６実施例を説明する。
すなわち、第１２実施例で記述した単純マトリックスに
おいて、第３のパルスを印加して記憶セル２１１、ある
いは、２２０−１、２２０−２の情報を読み出しする場
合の電圧値について説明する。通常、メモリの機能を考
えると同一状態の同一セルを１０⁶ 回、あるいは、１０
⁷ 回読み出すことは十分考えられる。読み出し動作後の
記憶セルの分極量の変化が元々の値に比べて１０％程度
であれば設計的に許容される。

【０１３１】図３４、図３５、及び図３６、図３７には
ＳｒＢｉ2 Ｔａ2 Ｏ9 強誘電体薄膜に対する印加電圧Ｖ
ｄと分極の破壊量Ｐｄの関係を示す。図３４、３５は、
強誘電体薄膜２１０の抗電圧Ｖｃの２．５倍以上の大き
さを有する負の第１のパルスを印加して完全分極反転さ
せた第１の分極状態に対するデータで、図３６、３７
は、強誘電体薄膜２１０の抗電圧Ｖｃの２．５倍以上の
大きさを有する負の第１のパルスを印加して完全分極反
転させた第１の分極状態を作成後、強誘電体薄膜２１０
の抗電圧Ｖｃの１．５倍の大きさの正の第２のパルスを
印加して作り出した部分分極状態に対するデータであ
る。この抗電圧Ｖｃの１．５倍の大きさの正の第２のパ
ルスを印加して作り出した部分分極状態とは、前記実施
例で説明したＣｐｍａｘを有する分極状態である。さら
に、図３４、３６は、Ｖｄの大きさを持つ正の片側極性
のパルスを印加した場合、図３５、３７は、Ｖｄの大き
さを持つ両極性のパルスを印加した場合のデータであ
る。これらの図から明らかなように、強誘電体薄膜２１
０の抗電圧Ｖｃの０．３倍以下であれば、片側極性の印
加パルス、あるいは、両極性の印加パルスに対し、１０
⁹ 回後でも分極の変化、すなわち、破壊される量は元々
の分極量の１０％以下である。

【０１３２】従って、第１の分極状態、あるいは、部分
分極状態に分極された記憶セル２１１に振幅の最大値
が、強誘電体薄膜２１０の抗電圧Ｖｃの０．３倍以下で
あり、０バイアス状態に基準を有する片側極性、あるい
は、両極性の第３のパルスを印加して、記憶セル２１１
の情報を読み出しを行うことで、分極状態を変化させな
い、すなわち、記憶状態を非破壊で読み出しが行える。

【０１３３】次に本発明の第１７実施例を説明する。図
２７、図２８、図２９に基づき本発明の第１７実施例を
説明する。本実施例は単純マトリックス構成としてい
る。すなわち、強誘電体薄膜２１０を間に挟んでほぼ直
交する一対のストライプ状の電極で強誘電体薄膜２１０
を挾持し、そのストライプ状の電極で交差された領域を
記憶セル２２０とする構成である。

【０１３４】以下に、図２７により前記第１１実施例で
説明した強誘電体セル２１１を単純マトリックス構成と
したメモリ動作を説明する。強誘電体薄膜２１０の上部
電極２１７、および、下部電極２１６が、第１ストライ
プ電極２１８、第２ストライプ電極２１９に構成されて
いる。上部電極２１７、および、下部電極２１６のどち
らを、第１ストライプ電極２１８、あるいは、第２スト
ライプ電極２１９としても良い。

【０１３５】書き込みは以下のようにする。まず、第１
の分極状態にセットする。この場合、セル選択回路２２
３により所望のセル２２０を選択し、第１のパルスを送
出する第１のパルス送出回路２２５から、選択したセル
２２０にだけ第１のパルスを印加する。次に、切り替え
スイッチ２２８を切り替え、第２のパルスを送出する第
２のパルス送出回路２２６により、選択したセルにだけ
第２のパルスを印加する。しかし、図に示す単純マトリ
ックス構成の場合、選択したセル２２０にだけ電圧を印
加することは容易ではない。何故なら、隣接セルとの相
互干渉（クロストーク）により選択したセルに電圧を印
加するとした場合、非選択セルにも何らかの電圧が印加
されてしまう。例えば、図２８に示すように、容量Ｃを
ｎ×ｎマトリックスに構成して、Ｃｉｊを選択し、Ｖａ
なる大きさの電圧を印加した場合、非選択セルをも含め
た各セルに印加される電圧は図２９に示すようになる。
従って、選択されない非選択セル２２０′の分極状態を
も変えてしまう。そこで、本実施例では以下のように行
っている。第１の分極状態にセットする分極設定は、選
択回路２２８により全てのＸ−ラインの第１ストライプ
電極２１８を選択し、また、Ｙ−ラインの第２ストライ
プ電極２１９も同様に選択回路２２８により全て選択し
て切り替えスイッチ２２９を分極設定回路側に切り替
え、第１のパルスを全セルに印加する。こうすること
で、全セルが第１の分極状態に設定される。次に、部分
分極状態にセットする書き込みは、切り替えスイッチ２
２９を書き込む回路側に電気的に接続し、以下のように
行う。

【０１３６】すなわち、Ｘ−ラインの選択された第１ス
トライプ電極２１８にＶｗ／３、非選択の第１ストライ
プ電極２１８′に０Ｖ、Ｙ−ラインの選択された第２ス
トライプ電極２１９に０、非選択の第２ストライプ電極
２１９′を２Ｖｗ／３なる大きさの電圧を印加すること
により、選択セル２２０にはＶｗ、非選択セル２２０′
には±Ｖｗ／３が印加される。この電圧印加方式を、こ
こでは、１／３駆動法と命名する。この時、図３４〜図
３７から明らかなように、印加電圧の大きさが、強誘電
体薄膜２１０の抗電圧のＶｃの少なくとも０．３倍以下
であれば、片側極性の印加パルス、あるいは、両極性の
印加パルスに対し、１０⁹ 回後でも分極の変化、すなわ
ち、破壊される量は元々の分極量の１０％以下である。
従って、非選択セル２２０′に印加される±Ｖｗ／３
が、強誘電体薄膜２１０の抗電圧Ｖｃの０．３倍程度で
あれば、該セル２２０′の分極状態、すなわち記憶情報
は破壊されない。

【０１３７】従って、強誘電体薄膜２１０の抗電圧Ｖｃ
の１倍以下である大きさＶｗ（絶対値）を有する第２の
パルスを選択セル２２０に印加して部分分極状態を作成
する事で、非選択セル２２０′の記憶状態を破壊せず
に、選択した記憶セル２２０を安定した部分分極状態と
することができる。つまり、他記憶セルへの干渉無しに
書き込み動作が行える。

【０１３８】また、本実施例は図３２に示すように、２
つの記憶セルを１つの記憶単位とした単純マトリックス
構成の強誘電体メモリに対しても適用できる。すなわ
ち、強誘電体薄膜２１０を挟んでほぼ直交する第１スト
ライプ電極２３８−１、２３８−２と第２ストライプ電
極２３９が交差する領域の２つの記憶セル２２０−１、
２２０−２を１つの記憶単位とする。図２７では１つの
記憶セル２２０が１つの記憶単位であったが、図３２で
は、記憶セルを２つで１つの記憶単位が構成されてい
る。この場合、必ずしも隣り合う記憶セルである必要は
なく、１対１で対応していれば良い。本メモリの詳細な
説明は第１４実施例に記載している。このメモリに対し
ても、上記１／３駆動法を適用し、強誘電体薄膜２１０
の抗電圧Ｖｃの１倍以下である大きさＶｗ（絶対値）を
有する第２のパルスを記憶セル２２０−１、２２０−２
に印加して部分分極状態を作成する事で、非選択セル２
２０′の記憶状態を破壊せずに、選択した記憶セル２２
０−１、２２０−２を安定した部分分極状態とすること
ができる。つまり、他記憶セルへの干渉無しに書き込み
動作が行える。

【０１３９】従って、強誘電体薄膜２１０の抗電圧Ｖｃ
の１倍以下である大きさＶｗ（絶対値）を有する第２の
パルスを印加して部分分極状態を作成する事で、非選択
セルの記憶状態を破壊せずに、選択した記憶セル２２０
−１、２２０−２を安定した部分分極状態とすることが
できる。つまり、他記憶セルへの干渉無しに書き込み動
作が行える。また、２つの記憶セル２２０−１、２２０
−２をペアで１つの記憶単位とする事により、両者に同
一あるいは、異なる情報を書き込み、それらの情報の
和、あるいは、差等を読み出すことによりＳ／Ｎの良い
読み出しができる。

【０１４０】なお、上記した実施例の強誘電体薄膜とし
ていわゆる反強誘電体薄膜を用いることも可能であり、
この場合は適当なバイアス電圧をあらかじめ印加してお
くことにより、上記したような第１の分極状態と部分分
極状態とを使用して“０”、“１”情報の書き込みある
いは読み出しを行なうことができる。

【０１４１】上記した具体的実施例から次のような構成
の技術的思想が導き出される。

【０１４２】（１） 一対の電極により挟持された強誘
電体薄膜１０を記憶セルとする強誘電体メモリであっ
て、前記強誘電体薄膜の抗電圧Ｖthよりも大きい電圧Ｖ
e を有する第１のパルス１３を印加して、自発分極の２
つの状態のうち第１の方向の分極状態に分極させる第１
のパルス印加手段と、前記第１のパルス１３とは逆極性
の電圧Ｖw を有する第２のパルス１４を印加して、前記
第１の方向の分極状態を有する領域と、前記第１の方向
とは逆方向の第２の方向の分極状態を有する領域とが混
合した部分分極状態を形成する第２のパルス印加手段
と、を具備したことを特徴とする強誘電体メモリ。

【０１４３】（２） 構成（１）において、第２のパル
ス１４の大きさＶｗ（絶対値）が、前記強誘電体薄膜１
０の抗電圧の０．３倍〜２倍である事を特徴とする強誘
電体メモリ。

【０１４４】（３） 構成（１）あるいは（２）におい
て、前記第１のパルス１３の大きさＶｅ（絶対値）と、
前記第２のパルス１４の大きさＶｗ（絶対値）が、Ｖｗ
≦Ｖｅである事を特徴とする強誘電体メモリ。

【０１４５】（４） 構成（１）において、第２のパル
ス１４のパルス幅Ｗｗが、第１のパルス１３のパルス幅
Ｗｅの１％〜３００％である事を特徴とする強誘電体メ
モリ。

【０１４６】（５） 構成（４）において、前記第１の
パルス１３のパルス幅Ｗｅと、前記第２のパルス１４の
パルス幅Ｗｗが、Ｗｗ≦Ｗｅである事を特徴とする強誘
電体メモリ。

【０１４７】（６） 構成（１）において、前記部分分
極状態の分極量が第１の分極状態の分極量の１０％〜９
０％である事を特徴とする強誘電体メモリ。

【０１４８】（７） 構成（１）において、前記第１の
分極状態と前記部分分極状態の差を容量値の差として検
出する事を特徴とする強誘電体メモリ。

【０１４９】（８） 構成（７）において、前記第２の
パルスとは極性が逆である第３のパルス１５を印加し
て、前記部分分極状態の分極状態の読み出しを行う事を
特徴とする強誘電体メモリ。

【０１５０】（９） 構成（８）において、さらに、読
み出し信号を検出するセンス回路１８を有し、第３のパ
ルス１５が、前記センス回路１８のセット時間よりも長
いパルス幅を有する事を特徴とする強誘電体メモリ。

【０１５１】（１０） 構成（８）において、第３のパ
ルス１５が、前記強誘電体薄膜１０の抗電圧の０．３倍
以下のパルス高を有する事を特徴とする強誘電体メモ
リ。

【０１５２】（１１） 構成（８）において、第３のパ
ルス１５のパルス高、あるいはパルス幅が、前記第２の
パルス１４のパルス高、パルス幅に比べて小さい事を特
徴とする強誘電体メモリ。

【０１５３】（１２） 構成（８）において、第３のパ
ルス１５がバイアス状態にベースラインを有する交流信
号である事を特徴とする強誘電体メモリ。

【０１５４】（１３） 構成（１２）において、第３の
パルス１５の振幅の最大値が、前記強誘電体薄膜１０の
抗電圧の０．３倍以下である事を特徴とする強誘電体メ
モリ。 （１４） 構成（１２）あるいは（１３）において、第
３のパルス１５は、前記センスアンプ１８のセット時間
より長い立ち上がり時間ｔｒを有する事を特徴とする強
誘電体メモリ。

【０１５５】（１５） 構成（１）において前記一対の
電極が、ストライプ状に配列された下部電極、または、
下部電極が接続された電極からなる第１ストライプ電極
１３０と、前記下部電極とほぼ直交する方向にストライ
プ状に配列された上部電極、または、上部電極が接続さ
れた電極からなる第２ストライプ電極１３１であり、前
記第１ストライプ電極１３０、および、第２ストライプ
電極１３１の交差領域を記憶セルとし、所望の記憶セル
をセレクトする選択回路と、書き込み回路３３、およ
び、読み出し回路をさらに具備した事を特徴とする強誘
電体メモリ。

【０１５６】（１６） 構成（１５）において、選択回
路を介して第１ストライプ電極１３０に信号発生器が接
続されている事を特徴とする強誘電体メモリ。

【０１５７】（１７） 構成（１５）あるいは（１６）
において、第１ストライプ電極１３０各々に信号発生器
が接続されている事を特徴とする強誘電体メモリ。

【０１５８】（１８） 構成（１５）〜（１７）におい
て、選択回路を介して第２ストライプ電極１３１にセン
ス回路１８が接続されている事を特徴とする強誘電体メ
モリ。 （１９） 構成（１５）〜（１８）において、第２スト
ライプ電極１３１各々にセンス回路１８が接続されてい
る事を特徴とする強誘電体メモリ。

【０１５９】（２０） 構成（１５）〜（１９）におい
て、記憶セルの分極を前記第１の分極状態に設定する
際、前記第１ストライプ電極１３０、および、第２スト
ライプ電極１３１の一部、または、全部を選択し、前記
第１のパルス１３を印加する事を特徴とする強誘電体メ
モリ。

【０１６０】（２１） 構成（１７）〜（２０）のいず
れかにおいて、書き込み時に第２のパルス１４を、選択
するワードラインにＶｗ、非選択ワードラインにＶｗ／
３、選択データラインに０Ｖ、非選択のデータラインに
２Ｖｗ／３となるよう印加する事を特徴とする強誘電体
メモリ。

【０１６１】（２２） 構成（１７）〜（２１）のいず
れかにおいて、書き込み時に第２のパルス１４を、選択
するワードラインにＶｗ／２、非選択ワードラインに０
Ｖ、選択データラインに−Ｖｗ／２、非選択データライ
ンに０Ｖとなるよう印加する事を特徴とする強誘電体メ
モリ。

【０１６２】（２３） 構成（１７）において、データ
ライン３０、または、ワードライン３１、もしくは、そ
の両方に選択回路を通してＧＮＤレベルに接地されたイ
ンピーダンス回路、または、インピーダンス素子１７が
接続されている事を特徴とする強誘電体メモリ。

【０１６３】（２４） 構成（２６）において、第２の
パルス１４の立ち上がり時間が前記インピーダンス回
路、または、素子１７とワードライン３１、または、デ
ータライン３０の抵抗分・容量分から決められる時定数
よりも速い事を特徴とする強誘電体メモリ。

【０１６４】（２５） 構成（２６）において、第３の
パルス２８の立ち上がり時間が前記インピーダンス回
路、または、素子１７とワードライン３１、または、デ
ータライン３０の抵抗分・容量分から決められる時定数
よりも遅い事を特徴とする強誘電体メモリ。

【０１６５】（２６） 構成（１７）において、前記強
誘電体薄膜１０の一方の電極がスイッチング素子の一方
の電極に接続され、もう一方の電極はプレートラインに
そして前記スイッチング素子のもう一方の電極がデータ
ライン３０に接続されている事を特徴とする強誘電体メ
モリ。

【０１６６】（２７） 構成（２６）において、前記ス
イッチング素子がＦＥＴ型の半導体トランジスタであ
り、そのゲート端子がワードライン４５に接続されてい
る事を特徴とする強誘電体メモリ。

【０１６７】（２８） 構成（２６）、（２７）におい
て、前記プレートライン４７がワードライン４５に平行
に配置されている事を特徴とする強誘電体メモリ。

【０１６８】（２９） 構成（２６）、（２７）におい
て、前記プレートライン４７がデータライン３０に垂直
に配置されている事を特徴とする強誘電体メモリ。

【０１６９】（３０） 構成（２６）〜（２９）のいず
れかにおいて、前記プレートライン４７が全て電源電
圧、あるいは、書き込み電圧Ｖｗの１／２に固定されて
いる事を特徴とする強誘電体メモリ。

【０１７０】（３１） 構成（２６）〜（３０）のいず
れかにおいて、ダミーセル４６との信号差を比較する事
で、出力を読み出す事を特徴とする強誘電体メモリ。

【０１７１】（３２） 構成（３１）において、ダミー
セル４６が線形容量素子、あるいは、強誘電体の線形容
量分を利用した素子である事を特徴とする強誘電体メモ
リ。 （３３） 構成（２６）〜（３２）のいずれかにおい
て、読みだし動作後、ワードライン４５を再度選択する
事を特徴とする強誘電体メモリ。

【０１７２】（３４） 構成（１７）において、前記第
１ストライプ電極１３０、または、第２ストライプ電極
１３１の一方が２本ペアで平行に配列してなり、第１ス
トライプ電極１３０と第２ストライプ電極１３１で交差
した領域２つペア１３１ａ、１３１ｂで１つの記憶単位
とし、所望の記憶セルをセレクトする選択回路、書き込
み回路、および、読み出し回路５９をさらに具備した事
を特徴とする強誘電体メモリ。

【０１７３】（３５） 構成（３７）において、２つの
ペアからなる記憶セル１３１ａ、１３１ｂの一方に第１
の情報を書き込み、もう一方に第２の情報を書き込む事
を特徴とする強誘電体メモリ。

【０１７４】（３６） 構成（３５）において、２つの
ペアからなる記憶セル１３１ａ、１３１ｂに接続される
一方のワードラインが差動型センスアンプ５９の一方の
入力端に接続され、もう一方のワードラインが、上記セ
ンスアンプ５９のもう一方の入力端に接続されている事
を特徴とする強誘電体メモリ。

【０１７５】（３７） 構成（１）において、前記一対
の電極のうち一方の電極が前記強誘電体薄膜２１０の下
層となる下部電極２１６であり、もう一方の電極が強誘
電体薄膜２１０の上層となる上部電極２１７であって、
前記第１の分極状態が前記下部電極２１６方向に分極さ
れている事を特徴とする強誘電体メモリ装置。

【０１７６】（３８） 構成（１）において、前記一対
の電極のうち一方の電極が前記強誘電体薄膜２１０の下
層となる下部電極２１６であり、もう一方の電極が強誘
電体薄膜２１０の上層となる上部電極２１７であって、
前記第１の分極状態が前記上部電極２１７方向に分極さ
れている事を特徴とする強誘電体メモリ装置。

【０１７７】（３９） 構成（１）、（３７）、（３
８）のいずれかにおいて、前記一対の電極のうち一方が
ストライプ状に、または、該電極と電気的に接続された
電極がストライプ状に複数本、略平行に配列された第１
ストライプ電極２１８と、前記一対の電極のもう一方が
ストライプ状に、または、該電極と電気的に接続された
電極がストライプ状に複数本、略平行に配列された第２
ストライプ電極２１９とからなる電極に狭持された強誘
電体薄膜２１０から構成され、前記第１ストライプ電極
２１８と前記第２ストライプ電極２１９は前記強誘電体
薄膜２１０を挟んでほぼ直交し、その第１、第２ストラ
イプ電極２１８、２１９との交差領域を記憶セル２２０
とした強誘電体メモリにおいて、特定の２つの記憶セル
をペアで１つの記憶単位とした事を特徴とする強誘電体
メモリ装置。

【０１７８】（４０） 構成（３９）において、前記記
憶セル２２０からの信号を検出する差動型の読み出しア
ンプ２２１を具備し、前記２つの記憶セル２２０−１、
２２０−２の一方の記憶セルを比較増幅型読み出しアン
プ２２１の一方の入力端に電気的に接続され、もう一方
の記憶セルが比較増幅型読み出しアンプ２２１のもう一
方の入力端に電気的に接続されている事を特徴とする強
誘電体メモリ装置。

【０１７９】（４１） 構成（３９）または（４０）に
おいて、合計ｎ個の記憶単位を有し、該ｎ個の記憶単位
が少なくとも２つ以上の複数ブロックに電気的に離間さ
れた状態となっていることを特徴とする強誘電体メモリ
装置。

【０１８０】（４２） 構成（４１）において、前記ブ
ロックが１枚分の映像情報を記憶できる記憶単位を有す
ることを特徴とする強誘電体メモリ装置。

【０１８１】（４３） 構成（１）、（３７）〜（４
２）のいずれかにおいて、前記第１のパルスの大きさＶ
ｅ（絶対値）が、前記強誘電体薄膜２１０の抗電圧の２
倍以上である事を特徴とする強誘電体メモリ装置。

【０１８２】（４４） 構成（４３）において、前記第
２のパルスの大きさＶｗ（絶対値）が前記第１のパルス
の大きさよりも小さく、前記強誘電体薄膜２１０の抗電
圧の０．３倍〜２．５倍である事を特徴とする強誘電体
メモリ装置。

【０１８３】（４５） 構成（１）において、前記第２
のパルスの大きさＶｗ（絶対値）が、前記強誘電体薄膜
２１０の抗電圧の１倍〜２倍である事を特徴とする強誘
電体メモリ装置。

【０１８４】（４６） 構成（１）、（３７）〜（４
２）のいずれかにおいて、前記第１の分極状態、あるい
は、部分分極状態に分極された記憶セル２１１に、振幅
の最大値が前記強誘電体薄膜２１０の抗電圧Ｖｃの０．
３倍以下であり、０バイアス状態に基準を有する片側極
性、あるいは、両極性の第３のパルスを印加して、前記
記憶セル２１１の情報の読み出しを行う事を特徴とする
強誘電体メモリ装置。

【０１８５】（４７） 構成（１）、（３７）、（３
８）のいずれかにおいて、前記一対の電極の一方がスト
ライプ状に、または、該電極と電気的に接続された電極
がストライプ状に複数本、略平行に配列された第１スト
ライプ電極２１８と、前記一対の電極のもう一方がスト
ライプ状に、または、該電極と電気的に接続された電極
がストライプ状に複数本、略平行に配列された第２スト
ライプ電極２１９とからなる電極に狭持された強誘電体
薄膜２１０から構成され、前記第１ストライプ電極２１
８と前記第２ストライプ電極２１９は前記強誘電体薄膜
２１０を挟んでほぼ直交し、その第１、第２ストライプ
電極２１８、２１９との交差領域を記憶セル２２０とし
た強誘電体メモリにおいて、前記第２のパルスＶｗ（絶
対値）の大きさが、前記強誘電体薄膜の抗電圧Ｖｃの１
倍以下であり、かつ、前記第１ストライプ電極２１８に
は第２のパルスの大きさＶｗの１／３の電圧を印加する
事を特徴とする強誘電体メモリ装置。

【０１８６】（４８） 構成（３９）において、前記第
２のパルスの大きさＶｗが、前記強誘電体薄膜２１０の
抗電圧の１倍以下である事を特徴とする強誘電体メモリ
装置。

【０１８７】上記した構成（１）〜（４８）の作用、効
果は以下の通りである。

【０１８８】（１） （作用） 自発分極（分極）の２つの状態のうち第１の
分極状態に前記強誘電体薄膜の抗電圧Ｖｔｈよりも大き
い電圧Ｖｅを有する第１のパルス１３を印加して分極さ
せ、次に、前記印加電圧Ｖｅとは逆極性の電圧Ｖｗを有
する第２のパルス１４を印加し、前記第１の方向の分極
を有する領域と、前記第１の方向とは逆方向の第２の分
極を有する領域とが混合した部分分極状態にて情報の記
憶を行う。

【０１８９】（効果） 書き込み時に、第１のパルス１
３とは逆極性のパルスを印加することで、完全分極でな
く、極めて安定な部分分極の状態を作り出すことがで
き、この部分分極状態は、電圧が０でも部分分極状態
“１”と“０”とで容量値が異なるため、これを完全な
０バイアス状態で読み出しが行えることから完全な非破
壊で読み出し動作ができる。

【０１９０】（２） （作用） 自発分極（分極）の２つの状態のうち第１の
分極状態に前記強誘電体薄膜の抗電圧Ｖｔｈよりも大き
い電圧Ｖｅを有する第１のパルス１３を印加して分極
し、次に、前記印加電圧Ｖｅとは逆極性の抗電圧の０．
３倍〜２倍であるパルス高を有する第２のパルス１４を
印加し、前記第１の方向の分極を有する領域と、前記第
１の方向とは逆方向の第２の分極を有する領域の混合し
た部分分極状態にて情報の記憶を行う。

【０１９１】（効果） 書き込み時に、第１のパルス１
３とは逆極性の、しかも、抗電圧の０３倍〜２倍のパル
ス高を有する第２のパルス１４を印加することで、第１
の方向の分極を完全反転させることなく、第２の方向の
分極状態を混在させた部分分極状態を安定して形成でき
る。

【０１９２】（３） （作用） 自発分極（分極）の２つの状態のうち第１の
分極状態に前記強誘電体薄膜の抗電圧Ｖｔｈよりも大き
い電圧Ｖｅを有する第１のパルス１３を印加して分極
し、次に、前記印加電圧Ｖｅとは逆極性の、しかも、大
きさ（絶対値）が、前記印加電圧Ｖｅの大きさより小さ
い電圧Ｖｗを有する第２のパルス１４を印加し、前記第
１の方向の分極を有する領域と、前記第１の方向とは逆
方向の第２の分極を有する領域の混合した部分分極状態
にて情報の記憶を行う。

【０１９３】（効果） 書き込み時に、第１のパルス１
３とは逆極性の、しかも、大きさ（絶対値）が、前記印
加電圧Ｖｅの大きさより小さい電圧Ｖｗを有する第２の
パルス１４を印加することで、第１の方向の分極を完全
反転させることなく、第２の方向の分極状態を混在させ
た分極状態を安定して形成できる。

【０１９４】（４） （作用） 自発分極（分極）の２つの状態のうち第１の
分極状態に前記強誘電体薄膜の抗電圧Ｖｔｈよりも大き
い電圧Ｖｅを有する第１のパルス１３を印加して分極
し、次に、前記印加電圧Ｖｅとは逆極性の、第１のパル
ス幅の１％〜３００％のパルス幅を有する第２のパルス
１４を印加し、前記第１の方向の分極を有する領域と、
前記第１の方向とは逆方向の第２の分極を有する領域の
混合した部分分極状態にて情報の記憶を行う。

【０１９５】（効果） 書き込み時に、第１のパルス１
３とは逆極性の、しかも、第１のパルス幅の１％〜３０
０％のパルス幅を有する第２のパルス１４を印加するこ
とで、第１の方向の分極を完全反転させることなく、第
２の方向の分極状態を混在させた部分分極状態を安定し
て形成できる。

【０１９６】（５） （作用） 自発分極（分極）の２つの状態のうち第１の
分極状態に前記強誘電体薄膜の抗電圧Ｖｔｈよりも大き
い電圧Ｖｅを有する第１のパルス１３を印加して分極
し、次に、前記印加電圧Ｖｅとは逆極性の、しかも、パ
ルス幅がＷｗ≦Ｗｅを満足する第２のパルス１４を印加
し、前記第１の方向の分極を有する領域と、前記第１の
方向とは逆方向の第２の分極を有する領域を混合させた
部分分極状態にて情報の記憶を行う。

【０１９７】（効果） 書き込み時に、第１のパルス１
３とは逆極性の、しかも、パルス幅がＷｗ≦Ｗｅを満足
する第２のパルス１４を印加することで、第１の方向の
分極を完全反転させることなく、第２の方向の分極状態
を混在させた部分分極状態を安定して形成できる。

【０１９８】（６） （作用） 自発分極（分極）の２つの状態のうち第１の
分極状態に前記強誘電体薄膜の抗電圧Ｖｔｈよりも大き
い電圧Ｖｅを有する第１のパルス１３を印加して分極
し、次に、前記印加電圧Ｖｅとは逆極性の電圧Ｖｗを有
する第２のパルス１４を印加し、前記第１の方向の分極
を有する領域と、前記第１の方向とは逆方向の第２の分
極を有する領域を混合させた部分分極状態にて情報の記
憶を行う。

【０１９９】（効果） 第１の分極状態の分極量の１０
％〜９０％の分極量を有する部分分極状態とする事で、
電圧が０でも部分分極状態“１”と“０”とで容量値に
差を付ける事ができ、“１”、“０”を識別することが
できる。

【０２００】（７） （作用） 第１の分極状態と部分分極の差を容量値の差
として検出する。

【０２０１】（効果） 第１の分極状態と部分分極の差
を容量値の差として検出することで、第３のパルスの振
幅は小さくて良く、すなわち、強誘電体薄膜１０への印
加電圧は小さくても良く、分極状態の破壊を防ぐ事がで
きる。

【０２０２】（８） （作用） 第２のパルス１４とは極性が逆である第３の
パルス１５により情報を読み出す。

【０２０３】（効果） 第２のパルス１４とは極性が逆
である第３のパルス１５により情報を読み出す事で、記
憶情報の“１”、“０”をＳ／Ｎ良く読み出すことがで
きる。

【０２０４】（９） （作用） パルス幅がセンス回路１８のセット時間より
も長い第３のパルス１５で情報を読み出す。

【０２０５】（効果） パルス幅がセンス回路１８のセ
ット時間よりも長い第３のパルス１５で情報を読み出す
事で、センス回路１８が定常動作状態で読み出しができ
る為、読み出しエラーが防止できる。すなわち、Ｓ／Ｎ
の良い読み出しが可能となる強誘電体メモリが具現でき
る。

【０２０６】（１０） （作用） パルス高が強誘電体薄膜１０の抗電圧Ｖｃの
０．３倍以下である第３のパルス１５で情報を読み出
す。

【０２０７】（効果） パルス高が強誘電体薄膜１０の
抗電圧Ｖｃの０．３倍以下である第３のパルス１５で情
報を読み出す事で、強誘電体薄膜１０の分極状態を読み
出し動作により破壊することがない。

【０２０８】（１１） （作用） 読み出し時に、前記第２のパルス１４に比べ
てパルス高、あるいはパルス幅が小さい第３のパルス２
８を印加する。

【０２０９】（効果） 読み出し時に、前記第２のパル
ス１４に比べてパルス高、あるいはパルス幅が小さい第
３のパルス２８を印加する事で、強誘電体薄膜１０の分
極状態を破壊することがない。

【０２１０】（１２） （作用） ０バイアス状態にベースラインを有する交流
信号である第３のパルス１５により情報を読み出す。

【０２１１】（効果） ０バイアス状態にベースライン
を有する交流信号である第３のパルス１５により情報を
読み出す事で、強誘電体薄膜１０の分極状態を破壊する
ことがない。

【０２１２】（１３） （作用） ０バイアス状態にベースラインを有し、振幅
の最大値が抗電圧の０．３倍以下である第３のパルス１
５により情報を読み出す。

【０２１３】（効果） ０バイアス状態にベースライン
を有し、振幅の最大値が抗電圧の０．３倍以下である交
流信号である第３のパルス１５により情報を読み出す事
で、強誘電体薄膜１０の分極状態を破壊することがな
い。

【０２１４】（１４） （作用） ０バイアス状態にベースラインを有し、パル
スの立ち上がり時間ｔｒが、センス回路１８のセット時
間より遅い交流信号である第３のパルス１５により情報
を読み出す。

【０２１５】（効果） ０バイアス状態にベースライン
を有し、パルスの立ち上がり時間ｔｒが、センス回路１
８のセット時間より遅い交流信号である第３のパルス１
５により情報を読み出す事で、強誘電体薄膜１０の分極
状態を破壊することがなく、また、定常動作しているセ
ンス回路１８で読み出しを行う為、読み出しエラーを防
止する事ができる。

【０２１６】（１５） （作用） 選択回路により選択した第１ストライプ電極
３０、および、第２ストライプ電極３１により挟持され
た強誘電体薄膜１０からなる記憶セルに、書き込み回路
３３、および、読み出し回路３４を電気的に接続し、書
き込み、読み出しを行う。

【０２１７】（効果） こうした構成とする事で、非破
壊読み出しのできる高集積大容量メモリが具現できる。

【０２１８】（１６） （作用） 選択回路により、所望のワードライン３１を
選択して、信号発生器から第２のパルス１４を選択セル
に印加し、書き込みを行う。

【０２１９】（効果） 選択回路により、所望のワード
ライン３１を選択して、信号発生器から第２のパルス１
４を選択セルに印加する事で、選択したセルにだけ信号
を印加させる事ができる。

【０２２０】（１７） （作用） 信号発生器をワードライン３１個々に接続
し、一部、または全てのワードライン３１に一括して、
信号発生器からの信号を選択セルに印加する。

【０２２１】（効果） 一部、または全てのワードライ
ン３１に一括して、信号発生器からの信号を選択セルに
印加できる為、高速動作のメモリが具現できる。

【０２２２】（１８） （作用） 選択回路により選択されたデータライン３０
をセンス回路に電気的に接続し、信号を検出する。

【０２２３】（効果） 選択回路により選択されたデー
タライン３０をセンス回路に電気的に接続する事で、選
択したセルからの情報を、他セルからの干渉なしに読み
出す事ができる。

【０２２４】（１９） （作用） データライン３０個々にセンス回路１８を接
続し、一部、または全てのデータライン３０をセンス回
路に電気的に接続する。

【０２２５】（効果） 一部、または全てのデータライ
ン３０をセンス回路に一括して電気的に接続する事で、
高速で情報の読み出しが可能となる。

【０２２６】（２０） （作用） 記憶セル１０の分極を前記第１の分極状態に
設定する際、前記第１ストライプ電極１３０、および、
第２ストライプ電極１３１の一部、または、全部を選択
し、第１のパルス１３を印加する。

【０２２７】（効果） 第１ストライプ電極１３０、お
よび、第２ストライプ電極１３１の一部、または、全部
を選択し、第１のパルス１３を印加する事で、第１の分
極状態の設定を一括してできるので、高速で、かつ、高
集積大容量メモリが具現できる。

【０２２８】（２１） （作用） 書き込み時に、第２のパルス１４を選択する
ワードライン３１に第２のパルスＶｗを、非選択ワード
ライン３１にＶｗ／３を、選択データライン３０に０Ｖ
を、非選択のデータライン３０に２Ｖｗ／３を印加す
る。

【０２２９】（効果） 書き込み時に、第２のパルス１
４を選択するワードライン３１にＶｗ非選択ワードライ
ン３１にＶｗ／３、選択データライン３０に０Ｖ、非選
択のデータライン３０に２Ｖｗ／３を印加する事で、選
択セル以外のセルへの書き込みが防げ、他セルへの干渉
無しに書き込みが行える。

【０２３０】（２２） （作用） 書き込み時に、第２のパルス１４を選択する
ワードライン３１にＶｗ／２、非選択ワードライン３１
に０Ｖ、選択データライン３０に−Ｖｗ／２、非選択デ
ータライン３０に０Ｖ、印加する。

【０２３１】（効果） 書き込み時に、第２のパルス１
４を選択するワードライン３１に大きさＶｗ／２、非選
択ワードライン３１に０Ｖ、選択データライン３０に−
Ｖｗ／２、非選択データライン３０に０Ｖ、印加するこ
とで、選択セルにはＶｗを、その他の非選択セルにはＶ
ｗ／２が印加されるため、選択セル以外のセルへの書き
込みが防げ、他のセルへの干渉無しに書き込みが行え
る。

【０２３２】（２３） （作用） データライン３０、または、ワードライン３
１、もしくは、その両方を選択回路により、所望のライ
ンをＧＮＤレベルに接地されたインピーダンス回路、ま
たは、素子１７に電気的に接続する。

【０２３３】（効果） データライン３０、または、ワ
ードライン３１、もしくは、その両方を選択回路によ
り、所望のラインをＧＮＤレベルに接地されたインピー
ダンス回路、または、素子１７に電気的に接続する事
で、非選択セルからの情報、いわゆる、ノイズは前記イ
ンピーダンス回路、または、インピーダンス素子を介し
てＧＮＤレベルに流出する為、非選択セルからの干渉無
しにＳ／Ｎの良い読み出しが可能となる。

【０２３４】（２４） （作用） インピーダンス回路、または、素子１７とワ
ードライン３１、またはデータライン３０の抵抗分・容
量分から決められる時定数よりも速い立ち上がり時間を
有する第２のパルス１４を印加する事で、書き込みを行
う。

【０２３５】（効果） インピーダンス回路、または、
素子１７とワードライン３１、またはデータライン３０
の抵抗分・容量分から決められる時定数よりも速い立ち
上がり時間を有する第２のパルス１４を印加する事で、
非選択セルへの実効的な印加電圧を減ずることができる
為、非選択セルの分極を変化させることなく、つまり、
干渉無しに書き込みができる。

【０２３６】（２５） （作用） インピーダンス回路、または、素子１７とワ
ードライン３１、またはデータライン３０の抵抗分・容
量分から決められる時定数よりも遅い立ち上がり時間を
有する第３のパルス１５を印加する事で読み出しを行
う。

【０２３７】（効果） インピーダンス回路、または、
素子１７とワードライン３１、またはデータライン３０
の抵抗分・容量分から決められる時定数よりも遅い立ち
上がり時間を有する第３のパルス１５を印加する事で、
非選択セルからの情報、いわゆる、ノイズは前記インピ
ーダンス回路、または、インピーダンス素子１７を介し
てＧＮＤレベルに流出する為、非選択セルからの干渉無
しにＳ／Ｎの良い読み出しが可能となる。

【０２３８】（２６） （作用） 強誘電体容量とデータライン３０との間に電
気的に接続されたスイッチング素子をオン・オフする事
により所望とするセルを選択する。

【０２３９】（効果） 強誘電体容量とデータライン３
０との間に電気的に接続されたスイッチング素子をオン
・オフする事により所望とするセルを選択する事で、非
選択セルとは電気的に分離することができる為、Ｓ／Ｎ
の良い書き込み、あるいは読み出しができる。

【０２４０】（２７） （作用） 強誘電体容量とデータライン３０との間に電
気的に接続されたＦＥＴ型の半導体トランジスタからな
るスイッチング素子をゲート端子が接続するワードライ
ン４５をハイ・ローとする事でオン・オフする事により
所望とするセルを選択する。

【０２４１】（効果） 強誘電体容量とデータライン３
０との間に電気的に接続されたスイッチング素子をＦＥ
Ｔ型の半導体トランジスタとする事で、高集積大容量の
メモリが具現できる。

【０２４２】（２８） （作用） 構成（２６）、（２７）に記載の作用と同様
である。

【０２４３】（効果） プレートライン４７がワードラ
イン４５に平行に配置される事で効率的なレイアウトが
可能となり、高集積大容量のメモリが具現できる。

【０２４４】（２９） （作用） 構成（２６）、（２７）に記載の作用と同様
である。

【０２４５】（効果） プレートライン４７がデータラ
イン３０に垂直に配置される事で効率的なレイアウトが
可能となり、高集積大容量のメモリが具現できる。

【０２４６】（３０） （作用） プレートライン４７が全て、電源電圧Ｖｃ
ｃ、あるいは、書き込みの為の第２のパルス１４の大き
さＶｗの１／２に固定する。

【０２４７】（効果） プレートライン４７が全て、電
源電圧Ｖｃｃ、あるいは、書き込み電圧Ｖｗの１／２に
固定すると、データラインの電圧、センスアンプの電圧
を−Ｖｗと＋Ｖｗの間で駆動させる事により、自動的に
読み出しができる。また、何の新たな回路無しに再書き
込みができる。

【０２４８】（３１） （作用） 選択したセルとダミーセル４６との信号差を
センス回路１８により比較差動増幅する事で、“１”
“０”を判別する。

【０２４９】（効果） 選択したセルとダミーセル４６
との信号差を比較差動増幅する事で、安定したＳ／Ｎの
良い読み出しが行える。

【０２５０】（３２） （作用） 選択したセルと線形容量からなるダミーセル
４６との信号差をセンス回路１８により比較差動増幅す
る事で、“１”“０”を判別する。

【０２５１】（効果） ダミーセル４６を線形容量素
子、あるいは、強誘電体の線形容量分を利用した素子と
する事で、安定したリファレンス信号を取り出すことが
できる為安定した読み出し動作が行える。

【０２５２】（３３） （作用） 読みだし動作後、ワードライン４５を再度選
択し、センス回路１８の両端にラッチされた電位により
選択セル分極状態を元に戻す。ダミーセル４６として、
強誘電体の分極反転を利用したモードで利用している場
合は、合わせてダミーセル４６の分極状態をも書き戻
す。

【０２５３】（効果） 読みだし動作後、ワードライン
４５を再度選択する事で、センス回路１８の電位を選択
セル（あるいは、ダミーセル４６を含めて）に印加する
事ができる為、何らの新たな回路無しに反転した分極を
元に戻す再書き込み動作が自動的にできる。

【０２５４】（３４） （作用） ２つのペア１３１ａ、１３１ｂからなる記憶
セルの一方に第１の情報を書き込み、もう一方に第２の
情報を書き込み、２つのペアからなる記憶セルに接続さ
れる一方のワードラインを差動型センスアンプ５９の一
方の入力端に接続され、もう一方のワードラインを、も
う一方のセンスアンプ５９の入力端に接続し、その差を
検出する。

【０２５５】（効果） ２つのペア１３１ａ、１３１ｂ
からなる記憶セルの一方に第１の情報を書き込み、もう
一方に第２の情報を書き込み、２つのペアからなる記憶
セルに接続される一方のワードラインを差動型センスア
ンプ５９の一方の入力端に接続され、もう一方のワード
ラインを、もう一方のセンスアンプの入力端に接続し、
その差を検出する事で、Ｓ／Ｎの良い読み出しが可能と
なる。

【０２５６】（３５） （作用） ２つのペア１３１ａ、１３１ｂからなる記憶
セルの一方に第１の情報を書き込み、もう一方に第２の
情報を書き込む。

【０２５７】（効果） ２つのペア１３１ａ、１３１ｂ
からなる記憶セルの一方に第１の情報を書き込み、もう
一方に第２の情報を書き込み、２つのペアからなる記憶
セルに接続される一方のワードラインを差動型センスア
ンプ５９の一方の入力端に接続され、もう一方のワード
ラインを、もう一方のセンスアンプ５９の入力端に接続
し、その差を検出する事で、Ｓ／Ｎの良い読み出しが可
能となる。

【０２５８】（３６） （作用） ２つのペア１３１ａ、１３１ｂからなる記憶
セルに接続される一方のワードラインを差動型センスア
ンプ５９の一方の入力端に接続し、もう一方のワードラ
インを、もう一方のセンスアンプ５９の入力端に接続
し、その差を検出する事で読み出しを行う。

【０２５９】（効果） ２つのペア１３１ａ、１３１ｂ
からなる記憶セルの一方に第１の情報を書き込み、もう
一方に第２の情報を書き込み、２つのペアからなる記憶
セルに接続される一方のワードラインを差動型センスア
ンプ５９の一方の入力端に接続し、もう一方のワードラ
インを、もう一方のセンスアンプ５９の入力端に接続し
その差を検出する事で、Ｓ／Ｎの良い読み出しが可能と
なる。

【０２６０】（３７） （作用） 前記一対の電極のうち一方の電極が前記強誘
電体薄膜２１０の下層となる下部電極２１６であり、も
う一方の電極が強誘電体薄膜２１０の上層となる上部電
極２１７であって、前記第１の分極状態が前記下部電極
２１６方向に、あるいは前記上部電極２１７方向に分極
する。

【０２６１】（効果）一対の電極により狭持された強誘
電体薄膜２１０からなる記憶セル２１１は、電気特性的
に方向性を有し、強誘電体キャパシタの第１の分極状態
を前記下部電極２１６方向、あるいは、前記第１の分極
状態を前記上部電極２１７方向に分極する事により、第
１の分極状態と部分分極状態との容量の差をより大きく
することができ、読み出しマージンの増大によりＳ／Ｎ
の良い読み出し動作が行なえる。

【０２６２】（３８） （作用） 前記一対の電極のうち一方の電極が前記強誘
電体薄膜２１０の下層となる下部電極２１６であり、も
う一方の電極が強誘電体薄膜２１０の上層となる上部電
極２１７であって、前記第１の分極状態を前記下部電極
２１６方向に、あるいは、前記上部電極２１７方向に分
極する。

【０２６３】（効果） 一対の電極により狭持された強
誘電体薄膜２１０からなる記憶セル２１１は、電気特性
的に方向性を有し、強誘電体キャパシタ第１の分極状態
を前記下部電極２１６方向、あるいは、前記第１の分極
状態を前記上部電極２１７方向に分極する事により、第
１の分極状態と部分分極状態との容量の差をより大きく
することができ、読み出しマージンの増大によりＳ／Ｎ
の良い読み出し動作が行なえる。

【０２６４】（３９） （作用） 一対の電極の一方がストライプ状に、また
は、該電極と電気的に接続された電極がストライプ状に
複数本、略平行に配列された第１ストライプ電極２１８
と前記一対の電極のもう一方がストライプ状に、また
は、該電極と電気的に接続された電極がストライプ状に
複数本、略平行に配列された第２ストライプ電極２１９
とからなる電極に狭持された強誘電体薄膜２１０から構
成され、前記第１ストライプ電極２１８と前記第２スト
ライプ電極２１９は前記強誘電体薄膜２１０を挟んでほ
ぼ直交し、その第１、第２ストライプ電極２１８，２１
９との交差領域を記憶セル２２０とした強誘電体メモリ
において、２つの記憶セル２２０−１，２２０−２をペ
アで１つの記憶単位として情報の記録再生を行う。

【０２６５】（効果） ２つの記憶セル２２０−１，２
２０−２をペアで１つの記憶単位とする事により、両者
に同一、あるいは、異なる情報を書き込み、それらの情
報の和、あるいは、差等を読み出すことによりＳ／Ｎの
良い読み出しができる。

【０２６６】（４０） （作用） 記憶セルからの信号を検出する差動型の読み
出しアンプ２２１を具備し、記憶セル２２０−１，２２
０−２の一方の記憶セルを読み出しアンプ２２１の一方
の入力端に電気的に接続され、もう一方の記憶セルを、
読み出しアンプ２２１のもう一方の入力端に電気的に接
続されており、その差を比較増幅して読み出して行う。

【０２６７】（効果） ２つの記憶セル２２０−１，２
２０−２をペアで１つの記憶単位とする事により、両者
に同一、あるいは、異なる情報を書き込み、それらの差
を比較増幅することで読み出しマージンを大きくするこ
とが可能となり、Ｓ／Ｎの良い読み出しができる。

【０２６８】（４１） （作用） 構成（４４）に準拠。

【０２６９】（効果） 合計ｎ個の記憶単位を有し、該
ｎ個の記憶単位が少なくとも２つ以上の複数ブロックに
電気的に離間された強誘電体メモリとすることで、ブロ
ック毎に前記書き込み動作が行えるため、書き直しをす
る記憶セル２１１が含まれるブロックだけで、書き込み
動作を行えば良く、メモリへのアクセススピードをより
高めることができる。

【０２７０】（４２） （作用） 構成（４４）に準拠。

【０２７１】（効果） 前記ブロックが１枚分の映像情
報を記憶できる記憶単位を有することで、非常に効率の
良い、アクセススピードの速い画像ファイル用強誘電体
メモリが提供できる。

【０２７２】（４３） （作用） 第１のパルスの大きさＶｅ（絶対値）が、前
記強誘電体薄膜２１０の抗電圧Ｖｃの２倍以上である。

【０２７３】（効果） 大きさＶｅ（絶対値）が強誘電
体薄膜２１０の抗電圧Ｖｃの２倍以上である第１のパル
スを印加することで、第１の分極状態を完全分極状態と
することができる。従って、一方の記憶状態である部分
分極状態と分極状態に差異を最大限設けることができる
ことから、Ｓ／Ｎの良い読み出しができる。

【０２７４】（４４） （作用） 強誘電体薄膜２１０の抗電圧Ｖｃの０．３倍
〜２．５倍である大きさＶｗ（絶対値）を有する第２の
パルスを印加し、部分分極状態を作る。

【０２７５】（効果） 強誘電体薄膜２１０の抗電圧Ｖ
ｃの０．３倍〜２．５倍である大きさＶｗ（絶対値）を
有する第２のパルスを印加することで、非常に安定し
た、部分分極状態を作ることができる。

【０２７６】（４５） （作用） 強誘電体薄膜２１０の抗電圧Ｖｃの１倍〜２
倍である大きさＶｗ（絶対値）を有する第２のパルスを
印加し、部分分極状態を設ける。

【０２７７】（効果） 強誘電体薄膜２１０の抗電圧Ｖ
ｃの１〜２倍である大きさＶｗ（絶対値）を有する第２
のパルスを印加することで、非常に安定した部分分極状
態を作ることができることに加えて、第１の分極状態と
の容量値差が最も最大となる部分分極状態とすることが
でき、Ｓ／Ｎの良い読み出しのできる強誘電体メモリが
具現できる。

【０２７８】（４６） （作用） 第１の分極状態、あるいは、部分分極状態に
分極された記憶セル２１１に振幅の最大値が、強誘電体
薄膜２１０の抗電圧の０．３倍以下であり、０バイアス
状態に基準を有する片側極性、あるいは、両極性の第３
のパルスを印加して、記憶セル２１１の情報を読み出し
を行う。

【０２７９】（効果） 第１の分極状態、あるいは、部
分分極状態に分極された記憶セル２１１に振幅の最大値
が、強誘電体薄膜２１０の抗電圧の０．３倍以下であ
り、０バイアス状態に基準を有する片側極性、あるい
は、両極性の第３のパルスを印加して、記憶セル２１１
の情報を読み出しを行うことで、分極状態を変化させな
い、すなわち、記憶状態を非破壊で読み出しが行える。

【０２８０】（４７） （作用） 一対の電極の一方がストライプ状に、また
は、該電極と電気的に接続された電極がストライプ状に
複数本、略平行に配列された第１ストライプ電極２１８
と前記一対の電極のもう一方がストライプ状に、また
は、該電極と電気的に接続された電極がストライプ状に
複数本、略平行に配列された第２ストライプ電極２１９
とからなる電極に狭持された強誘電体薄膜２１０から構
成され、前記第１ストライプ電極２１８と前記第２スト
ライプ電極２１９は前記強誘電体薄膜２１０を挟んでほ
ぼ直交し、その第１、第２ストライプ電極２１８，２１
９との交差領域を記憶セル２２０とした強誘電体メモリ
において、前記強誘電体薄膜２１０の抗電圧Ｖｃの１倍
以下である大きさＶｗ（絶対値）を有する第２のパルス
を印加し部分分極状態を作成する。

【０２８１】（効果） 強誘電体薄膜２１０の抗電圧Ｖ
ｃの１倍以下である大きさＶｗ（絶対値）を有する第２
のパルスを印加し部分分極状態を作る事で、非選択セル
の記憶状態を破壊せずに、選択した記憶セル２２０を安
定した部分分極状態とすることができる。つまり、他記
憶セルへの干渉無しに書き込み動作が行える。

【０２８２】（４８） （作用） 強誘電体薄膜２１０の抗電圧Ｖｃの１倍以下
である大きさＶｗ（絶対値）を有する第２のパルスを印
加し部分分極状態を作成する。

【０２８３】（効果） 強誘電体薄膜２１０の抗電圧Ｖ
ｃの１倍以下である大きさＶｗ（絶対値）を有する第２
のパルスを印加し部分分極状態を作成する事で、非選択
セルの記憶状態を破壊せずに、選択した記憶セル２２０
を安定した部分分極状態とすることができる。つまり、
他記憶セルへの干渉無しに書き込み動作が行える。ま
た、２つの記憶セル２２０−１，２２０−２をペアで１
つの記憶単位とする事により、両者に同一、あるいは、
異なる情報を書き込み、それらの情報の和、あるいは、
差等を読み出すことによりＳ／Ｎの良い読み出しができ
る。

【０２８４】

【発明の効果】本発明によれば、非破壊読み出しが可能
であり、かつ高集積度の強誘電体メモリ装置を提供する
ことができる。

【図面の簡単な説明】

【図１】強誘電体薄膜を２つの電極で挟持した構造を示
す図である。

【図２】部分分極の状態説明図である。

【図３】部分分極を単一パルスを用いて作成する方法を
説明するための図である。

【図４】パルス駆動における部分分極の状態図である。

【図５】部分分極作成方法を説明するための図である。

【図６】（ａ）は部分分極を作成するための回路図であ
り、（ｂ）はパルストレインを示す図である。

【図７】強誘電体メモリを単純マトリックス構成とした
図である。

【図８】（ａ）は図７の構成をより具体的に示した回路
構成図であり、（ｂ）はメモリセルに印可される電圧の
パルストレインを示す図である。

【図９】他の実施例における単純マトリックス構成を示
す図である。

【図１０】（ａ）は図９の構成を詳細に示した図であ
り、（ｂ）はパルストレインを示す図である。

【図１１】メモリセルの特定のワードライン及びデータ
ラインを切り替えスイッチによって選択するようにした
構成を示す図である。

【図１２】ワードライン及びデータラインを切り替えス
イッチ無しにインピーダンス素子に接続した構成を示す
図である。

【図１３】（ａ）は部分分極メモリをＤＲＡＭ型のメモ
リに適用した構成を示す図であり、（ｂ）はセンス回路
の構成を示す図であり、（ｃ）は動作を示すタイムチャ
ートである。

【図１４】（ａ）は他の実施例におけるＤＲＡＭ型のメ
モリ構成を示す図であり、（ｂ）は動作を示すタイムチ
ャートである。

【図１５】強誘電体メモリに印加される第３のパルスの
大きさと幅を変化させる実施例を説明するための図であ
る。

【図１６】図１５に示す実施例の変形例を説明するため
の図である。

【図１７】図１６に示す実施例において、メモリとして
の感度、読み出し特性を改善した実施例を説明するため
の図である。

【図１８】強誘電体薄膜からなる記憶セルの構造を示す
図である。

【図１９】ＳｒＢｉ2 Ｔａ2 Ｏ9 からなる強誘電体薄膜
のヒステリシスカーブである。

【図２０】反転分極量Ｐと印加パルスの大きさＶａとの
関係を示す図である。

【図２１】メモリ装置の構成を示す図である。

【図２２】ＳｒＢｉ2 Ｔａ2 Ｏ9 からなる強誘電体薄膜
の容量値Ｃｐと部分分極作製電圧Ｖｐとの関係を示す図
である。

【図２３】ＳｒＢｉ2 Ｔａ2 Ｏ9 からなる強誘電体薄膜
の容量値Ｃｐと部分分極作製電圧Ｖｐとの関係を示す図
である。

【図２４】Ｐｂ（Ｚｒ0.4 Ｔｉ0.6 ）Ｏ3 からなる強誘
電体薄膜の容量値Ｃｐと部分分極作製電圧Ｖｐとの関係
を示す図である。

【図２５】Ｃｐ−Ｖｐ特性の非対称性について説明する
ための図である。

【図２６】サンプル構造を示す図である。

【図２７】単純マトリックス構成の強誘電体メモリ装置
を示す図である。

【図２８】ｎ×ｎ単純マトリックスメモリの構造を示す
図である。

【図２９】ｎ×ｎ単純マトリックスの各セルに印加され
る電圧を示す図である。

【図３０】比較信号の相対関係を示す図である。

【図３１】読み出し信号の相対関係を示す図である。

【図３２】２つの記憶セルを１つの記憶単位とした単純
マトリックス構成の強誘電体メモリを示す図である。

【図３３】複数ブロック分割された単純マトリックス構
成の強誘電体メモリを示す図である。

【図３４】完全反転させた分極状態に対する分極の非破
壊特性（片側極性パルスの場合）を示す図である。

【図３５】完全反転させた分極状態に対する分極の非破
壊特性（両極性パルスの場合）を示す図である。

【図３６】部分分極状態に対する分極の非破壊特性（片
側極性パルスの場合）を示す図である。

【図３７】部分分極状態に対する分極の非破壊特性（両
極性パルスの場合）を示す図である。

【図３８】従来の強誘電体メモリと本実施例の強誘電体
メモリとの差異を概念的に示す図である。

【図３９】１／３駆動法について説明するための図であ
る。

【図４０】従来技術を説明する図である。

【図４１】従来技術を説明する図である。

【図４２】従来技術を説明する図である。

【符号の説明】

１０…強誘電体薄膜、１１、１２、３２…切り替えスイ
ッチ、１３′…第１のパルス発生回路、１４′…第２の
パルス発生回路、１５′…第３のパルス発生回路、１
６、１７…負荷容量、１８…センス回路、３３…書き込
み回路、４０…分極設定回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 由森 博之 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 三原 孝士 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内 (72)発明者 平出 修三 東京都渋谷区幡ヶ谷２丁目43番２号 オリ ンパス光学工業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一対の電極により挟持された強誘電体薄
   膜を記憶セルとする強誘電体メモリと、 この強誘電体メモリに前記強誘電体薄膜の抗電圧よりも
   大きい電圧を有する第１のパルスを印加して、自発分極
   の２つの状態のうち第１の方向の分極状態に分極させる
   第１のパルス印加手段と、 前記第１のパルスとは逆極性の電圧を有する第２のパル
   スを印加して、前記第１の方向の分極状態を有するドメ
   インと、前記第１の方向とは逆方向の第２の方向の分極
   状態を有するドメインとが混合した部分分極状態を形成
   する第２のパルス印加手段と、を具備し、前記強誘電体
   メモリに対する情報の書き込みあるいは読み出しを、前
   記第１の方向の分極状態と、前記部分分極状態とに基づ
   いて行うようにしたことを特徴とする強誘電体メモリ装
   置。
2. 【請求項２】 前記強誘電体メモリは、前記一対の電極
   のうち一方がストライプ状に、または、該電極と電気的
   に接続された電極がストライプ状に複数本、略平行に配
   列された第１ストライプ電極と、前記一対の電極のもう
   一方がストライプ状に、または、該電極と電気的に接続
   された電極がストライプ状に複数本、略平行に配列さ
   れ、前記第１ストライプ電極と前記強誘電体薄膜を挟ん
   でほぼ直交する第２ストライプ電極とからなる電極に狭
   持された強誘電体薄膜から構成され、前記第１と第２ス
   トライプ電極との交差領域を記憶セルとし、これら記憶
   セルのうち特定の２つの記憶セルをペアで１つの記憶単
   位とした事を特徴とする請求項１記載の強誘電体メモリ
   装置。
3. 【請求項３】 前記第１のパルスの大きさが、前記強誘
   電体薄膜の抗電圧の２倍以上である事を特徴とする請求
   項１記載の強誘電体メモリ装置。