KR100251217B1 - 동적 램과 그의 제조 공정 - Google Patents

Abstract

집적도를 증가시키기 위해 커패시턴스가 증가된 스택 커패시터를 갖는 3소자/2비트의 FEC-DRAM. 스택 커패시터는 트렌치에 매립될 때 형성되고, 국부 배선은 소자격리(분리) 영역에 전기접촉을 형성하기 위해 제공된다. 필요할 경우, 스택 커패시터는 워드선 영역까지 연장된다. 스택 커패시터는 증가된 표면적과 보다 큰 커패시턴스를 제공하며, 이에 따라 점유되는 영역을 감소시키고 높은 집적도의 DRAM을 제공하는 것을 가능하게 한다.

Description

동적 램과 그의 제조 공정

본 발명은 동적 RAM(DRAM)과 그의 제조 방법에 관한 것으로, 특히 부유전극 커패시터 DRAM과 그의 제조공정에 관한 것이다.

DRAM셀은 제22도에 도시된 바와 같이 하나의 MOS 트랜지스터와 하나의 커패시터를 포함하는 것으로 이미 널리 사용하고 있다. 고집적화와 셀 사이즈의 축소 요망에 대처하기 위해, 부유 전극 커패시터 DRAM(EFC-DRAM) 셀이 제23도에 도시된 바와 같이 2개의 MOS 트랜지스터와 1개의 커패시터를 포함하는 것으로서 최근 제안되었다.

3-소자 구성인 EFC-DRAM 셀은 1커패시터에 2비트의 데이터를 기억할 수 있어, 2소자/1비트형의 종래의 셀 보다 소자당(1.5소자/비트) 보다 큰 기억용량을 가진다.

그러나, 종래의 EFC-DRAM 셀은 1쌍의 MOS 트랜지스터 Q1, Q2의 소스/드레인 활성영역 A, B에 대한 전기적 접속을 위해 각 콘택트를 갖는 상부전극 UP와 하부전극 LP 사이에 플로팅 커패시터가 제공되는 스택 커패시터를 가지기 때문에, 콘택트와 플로팅 커패시터는 기판상에 일정 면적을 필요로 한다.

따라서, EFC-DRAM 셀은 기판상에 비교적 큰 영향을 점유하여 고집적화의 측면에서 항상 유리하지는 않다.

예컨대, 셀이 1소자/비트형의 셀과 대략 같은 영역을 점유하도록 하면, 셀은 커패시턴스가 불충분하다는 결점이 있다.

또한, 셀은 미스얼라인먼트가 최소화되어 스택 커패시터가 기판상에 형성될 때 복잡한 공정을 요구하는 문제가 있다.

상기 관점에서 이루어진 본 발명의 주목적은 기판상에 작은 영역을 점유하면서도 대용량의 커패시턴스를 갖는 EFC-DRAM 및 그의 제조방법을 제공하는 것이다.

따라서, 본 발명은 기판상에 나란히 형성되는 한쌍의 MOS 트랜지스터(a), 각 MOS 트랜지스터의 일단부에 서로 인접한 소스/드레인 활성영역 A와 B사이의 기판에 형성되는 트렌치(trench)(b), 및 불순물 영역 A에 접속되는 제1전극층과 커패시터 절연층 및 불순물 영역 B에 접속되는 제2전극층을 포함하는 스택 커패시터(c)을 포함하고 이 층들은 서로 적층되어 상기 순서로 트렌치에 매립되는 동적 램(RAM)을 제공한다.

또한, 본 발명은 (a) 기판상에 나란히 제공되는 한쌍의 MOS 트랜지스터의 각 단부에 서로 인접하는 불순물 영역 A와 B 사이의 기판에 트렌치를 형성하는 공정, (b) 불순물 영역 B의 일방에 국부 배선용 스트랩을 형성하는 공정, (c) 타방의 불순물 영역 A상으로부터 상기 트렌치의 내면을 피복하는 제1전극층을, 상기 국부 배선용 스트랩과 절연하여 형성하는 공정, (d) 제1전극층상에 커패시터 절연층을 형성하는 공정, (e) 상기 국부 배선용 스트랩에 접속되는 제2전극층을 커패시터 절연층상에 형성하는 공정을 포함하는 다이나믹 RAM을 제조하는 공정을 제공한다.

본 발명의 다이나믹 RAM은 2개의 MOS 트랜지스터와 그 사이에 접속되는 1개의 스택 커패시터를 포함한다.

스택 커패시터는 트렌치 내벽을 따라 연장되도록 트랜지스터의 인접 단부 사이에 형성되는 트렌치에 매립되기 때문에, DRAM는 충분한 커패시턴스가 제공될 수 있다.

트렌치는 미스얼라인먼트없이 선에 의해 자기정합적으로 DRAM 레이아웃의 워드선들 사이에 형성될 수 있다. 이는 재현성이 향상된 대용량의 DRAM 셀을 제공하도록 한다.

또한, 트렌치내의 스택 커패시터를 중심으로 하여, 스택층은 그에 인접하는 워드선까지 용이하게 연장될 수 있어, 커패시턴스를 더욱 증대시킨다.

제1도는 본 발명을 구체화한 FEC-DRAM 셀을 부분 단면도로 도시한 사시도.

제2도는 제1도에 대응하는 레이아웃도.

제3도는 제조공정의 코스에서 셀을 도시한 사시도.

제4도는 제3도에 대응하는 평면도.

제5a도는 제4도의 선 B-B'를 따른 도면.

제5b도는 제4도의 선 A-A'를 따른 도면.

제6도∼제16도는 제5도에 후속되는, 단계적인 본 발명의 제조 공정을 설명하는 도면.

제17도는 제15도의 스텝에 따라 제조되는 셀을 도시한 사시도.

제18도∼제21도는 순차적으로 본 발명의 공정 스텝을 도시한 레이아웃도.

제22도는 2소자/1비트형의 DRAM 셀의 등가회로도.

제23도는 3소자/2비트형의 DRAM 셀의 등가회로도.

[실시예]

본 발명의 FEC-DRAM은 첨부 도면을 참조하여 이하에 설명한다.

제1도는 본 발명을 구체화한 FEC-DRAM 셀을 도시한 부분 사시도이다. 제2도는 제1도에 대응하는 레이아웃도로서, 그룹화되어 배열되는 2개의 FEC-DRAM 셀을 도시한다.

도시한 바와 같이, 본 발명의 FEC-DRAM 셀(1)은 p형 실리콘 기판(1') 액티브 영역(11)에 형성하여 구성되는 1쌍의 MOS 트랜지스터 Q1, Q2, 비트선 BL과 BL, 및 매트릭스 형태로 배열되는 워드선 WL을 포함한다. 한쌍의 트랜지스터 Q1, Q2의 일측에는 대향하는 N⁺불순물 영역들이 콘택트홀(10)을 통하여 각각 비트선 BL과 BL에 접속된다.

트렌치(2)는 도시된 타방에 인접한 N⁺불순물 영역 A, B 사이의 기판에 형성된다. 트렌치는 불순물 영역 A, B 사이에 커패시터를 형성하기 위해 사용된다.

커패시터는 폴리실리콘의 제1전극층(4), SiO₂/SiN의 커패시터의 절연층(5) 및 폴리실리콘의 제2전극층(6)을 포함하며 이들은 SiN 절연막(3)으로 피복되는 트렌치(2)의 내면에 순차적으로 서로 적층되며 또한 트렌치에 매립된다. 제1전극층 (4)은 적접 접촉하여 불순물 영역 A의 트렌치 개방 단부를 통하여 연장되고 각 라인의 중심부까지 워드선 WL상으로 연장되도록 특정 영역을 갖는다. 한편, 제2전극층(6)은 커패시터 절연층(5)을 개재하여 제1전극층(4)의 전영역을 커버함과 아울러, 상기 제1전극층과 절연하여 불순물 영역 B상에 형성된 콘택트 스트랩(8)(폴리실리콘)에 상부 실리콘 전극(9)을 통하여 접촉하도록 형성된다. 이에 따라, 트렌치의 내부를 포함하고 또한 워드선 영역을 부분적으로 포함하는 일정한 정방형의 스택 커패시터가 불순물 영역 A, B간에 형성되어 회로를 제공한다. FEC-DRAM은 제23도에 도시된 바와 같은 3-소자 2-비트 기억형으로 실현된다.

제1도에 있어서, 필드산화막은 FOX로 표시되고, 부호 7은 커패시터의 표면보호층(SiO₂), 부호 15는 층간 절연막으로 표시된다.

FEC-DRAM은 예를들면 아래에서 상세히 설명될 제3도∼제17도에 도시된 프로세스에 의해 제조될 수 있다.

제3도를 참조하면, 필드산화막에 의해 패터닝되는 N⁺불순물 영역 A, B를 포함하는 활성영역이 우선 실리콘 기판(1')상에 형성된다. 다음, 워드선 WL(폭이 약 0.5㎛)이 MOS 트랜지스터 Q1, Q2를 제공하기 위해 활성영역에 형성된다. 이 실시예에 있어서, 불순물 영역 A, B는 각 트랜지스터의 드레인에 대응한다. 제4도는 이 상태를 도시한 평면도이다. 제5a도는 제4도의 B-B'선 단면도이고, 제5b도는 제4도의 A-A'선 단면도이다. 제5도에 부호 12로 표시한 것은 게이트로 작용하는 워드선 WL의 측벽(SiO₂)이고, 부호 13은 열산화막인 산화표면막이다.

다음, 레지스트(14)의 피복에 의해 워드선이 형성되고, 불순물 영역 B상의 산화막(13)의 주요 부분은 제거된다(폭 x : 약 1㎛). 다음, 제7도에 도시된 바와 같이 폴리실리콘의 콘택트 스트랩(두께 약 1000 옹스트롬, 약 1×1㎛)은 제거된 부분을 커버하기 위해 형성된다.

다음, 제8도와 제9도에 도시된 바와 같이, SiN층(16)이 LPCVD에 의해 형성되고, 그 층은 백에칭되어 워드선 WL의 측면 부분을 보호하기 위한 측벽(16')을 형성한다. 다음, 4각형 트렌치(2)가 제10도에 도시된 바와 같이 레지스트(17)를 사용하여 비등방성 에칭에 의해 워드선 WL, WL 사이 및 불순물 영역 A, B 사이의 기판에 형성된다. 커패시턴스의 측면에서, 폭과 깊이는 셀의 사이즈에 따르지만 트렌치는 폭이 통상 0.5∼1㎛, 깊이는 약 5㎛인 것이 적당하다.

트렌치가 형성된 후, 레지스트(17)가 제거되고, 이에 따른 표면은 우선적으로 콘택트 스트랩상에 절연산화막(19)를 형성하기 위해 열산화된다.

그 후, SiN은 제11도에 도시된 바와 같이 트렌치의 내부 표면에 SiN 절연막(3)(두께 약 1000옹스트롬)을 형성하기 위해 LPCVD에 의해 전체 표면에 퇴적된다. 이어서, 마스킹 SOG층(또는 레지스트층)(18)이 전표면상에 형성된다.

다음, 제12도에 도시된 바와 같이, SOG층(또는 레지스트층)(18)은 트렌치 내부의 막부분을 제외하고 SiN 절연막(3)을 노출하기 위해 개방하는 트렌치의 레벨까지 백에칭된다. SiN 절연막의 노출부분은 등방성 에칭에 의해 제거되고, SiN 절연막(3)과 산화표면막(13)은 불순물 영역 A를 위한 콘택트 부분을 제공하기 위해 제13도에 도시된 바와 같이 레지스트(20)을 사용하여 포위 부분과 불순물 영역 A로부터 제거된다.

그 후 폴리실리콘의 제1전극층(4)(두께가 약 0.1㎛)이 전체 표면에 형성된다. 제1전극층은 제14도에 도시된 바와 같이 레지스트(21)를 사용하여 트렌치에 인접한 그의 단부를 제외하고 콘택트 스트랩(8)의 표면으로부터 제거된다. 다음, 제1전극층(4)위에 SiO₂또는 N₄의 커패시터 절연층(5)(두께 약 100옹스트롬)이 형성되고, 이어서 전체 표면에 폴리실리콘의 제2전극층(6)(두께 약 0.1㎛)이 퇴적된다. 이 상태에서, 불순물 영역 A는 제1전극층(4)과 접촉하나, 불순물 영역 B는 산화막(19)의 존재에 의해 제2전극층(6)과는 접촉하지 않게 된다.

다음, SiO₂의 표면보호층(7)은 CVD에 의해 전표면 상에 형성되고, 불순물 영역 B에 인접한 상층부분은 제2전극층(6)을 노출하기 위해 부식된다.

콘택트홀(20)은 제17도에 도시된 바와 같이 콘택트 스트랩(8)에 접속되기 위해 노출된 영역의 부분에서 형성된다.

그 후, 상부 실리콘 전극(9)은 제16도에 도시된 바와 같이 콘택트홀을 충전하기 위해 퇴적작용에 의해 형성되고, 이에 의해 스택 커패시터는 본 발명에 따라 구성된다.

제1 및 제2전극층과 상부 전극은 향상된 도전성의 제공을 요할때 P 또는 As와 같은 도전성 불순물 소자로서 도프(dope)될 수 있다.

상기와 같이 스택 커패시터 셀이 형성된 후, 층간 절연막, 비트선, 비트선 콘택트 등은 제1도에 도시된 바와 같이 본 발명에 따라 FEC-DRAM을 제공하기 위해 종래 방법에 의해 형성된다.

제18∼21도는 상기 공정시 디바이스의 단계적인 레이아웃을 도시한다. 제18도는 콘택트 스트랩(8)이 형성될 때의 디바이스를 도시하고, 제19도는 형성된 트렌지(2)를 도시하고, 제20도는 형성된 상부 실리콘 전극층 및 스택 커패시터층을 도시하며, 제21도는 완성된 DRAM을 도시한다.

본 발명의 FEC-DRAM에 의해, 트렌치의 존재가 불순물 영역 A와 B사이에 충분한 커패시턴스를 갖는 스택 커패시터가 실현된다.

따라서, 3소자/2비트의 DRAM은 종래 가능했던 것보다 더 작은 영역내에 구성될 수 있다.

이는 높은 집적도를 유도한다.

실제로, 상기 실시예에 의해 달성되는 셀 이용 인자 CUF(커패시터 영역/셀영역)는 약 40%까지인 종래 기능과 비교하여 50% 정도로 높다.

이는 집적도에 있어서 본 발명에 의해 달성되는 개량을 입증한다.

상기한 바와같이, 본 발명은 점유되는 영역이 감소되는 3소자/2비트형의 FEC-DRAM을 제공한다.

따라서, 본 발명은 더욱 높은 집적도를 갖도록 기대되는 DRAM 분야에 매우 유용하다.

Claims (4)

1. (a) 기판상에 나란히 형성되는 한쌍의 MOS 트랜지스터, (b) 각 MOS 트랜지스터의 일단부에 서로 인접하는 불순물 영역 A와 B 사이의 기판에 형성되는 트렌치, 및 (c) 불순물 영역 A에 접속되는 제1전극층, 콘택트 스트랩의 매개물을 통해 불순물 영역 B에 접속되는 제2전극층과 커패시터 절연층을 구비하고, 상기 층들이 트렌치에 서로 적층 및 매립되어 이 순서로 형성되는 스택 커패시터를 포함하는 동적 램(DRAM).
2. 제1항에 있어서, 상기 커패시터는 각 MOS 트랜지스터의 게이트로서 작용하는 워드선 영역을 부분적으로 커버하도록 연장되는 동적 램.
3. (a) 기판상에 나란히 제공되는 한쌍의 MOS 트랜지스터의 각 단부에 서로 인접하는 불순물 영역 A와 B 사이의 기판에 트렌치를 형성하는 공정, (b) 불순물 영역 B의 일방에 국부 배선용 스트랩을 형성하는 공정, (c) 타방의 불순물 영역 A상으로부터 상기 트렌치의 내면을 피복하는 제1전극층을, 상기 국부 배선용 스트랩과 절연하여 형성하는 공정, (d) 제1전극층상에 커패시터 절연층을 형성하는 공정, 및 (e) 상기 국부 배선용 스트랩에 접속되는 제2전극층을 커패시터 절연층상에 형성하는 공정을 포함하는 동적 램의 제조공정.
4. 제3항에 있어서, 상기 제1전극층, 상기 커패시터 절연층 및 상기 제2전극층은 각 MOS 트랜지스터의 게이트로 작용하는 워드선 영역을 부분적으로 커버하도록 형성되는 동적 램의 제조공정.