JPH0513385B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はMOSダイナミツクRAMの製造方法に
関するものであり、特にMOSキヤパシタ及び素
子分離領域の高密度化を達成することができる半
導体装置の製造方法に関する。

従来の技術 ダイナミツクRAMは、大容量・高集積化への
要望が強く、メモリーセル面積の縮小が最重要課
題となつている。

１ビツト当りのメモリーセル面積は256Kビツ
トDRAMでは50〜70μm²であるが、1Mビツト
DRAMではチツプ面積を同一に保つには20〜30μ
m²以下にする必要がある。しかし、ソフトエラー
対策やノイズマージンなどから、メモリーセルを
構成するキヤパシタ容量は小さくできない。メモ
リーセル面積を縮小し、メモリーセル容量を保つ
には、キヤパシタの絶縁膜の実効膜厚を薄くする
ことや、実効面積を大きくすることが必要とな
る。前者は絶縁膜厚10nｍ程度が実用上の限界で
ある。実効面積を大きくする方法としては、半導
体基板に数ミクロンの深さの溝を掘り、この内壁
にキヤパシタを形成する方法が、例えば1984ア
イ、イー、イー、イー、インターナシヨナル ソ
リツドステート サーキツト コンフアレンス、
ページ282〜283 キヨ イトウ、リヨウイチ ホ
リ、ジユン エトウ、シヨウジロー アサイ、ノ
リカズ ハシモト、クニヒロ ヤギ、ヒデオ ス
ナミ、“アン イツクスペリメンタル １ メガ
ビツト デーラム ウイズ オン−チツプ ボル
テージ リミター”（1984 IEEE International
Solid State Circuits Conference、P282〜283
Kiyoo Itoh、Ryoichi Horl、Jun Etoh、
Shojiro Asai、 Norikazu Hashimoto、
Kunihiro Yagi、Hideo Sunami、“An
Experimental １ Mb DRAM with on−chip
Voltage limiter”）に示され、キヤパシタを利用
することが報告されている。これは従来の平面型
キヤパシタにかわり、キヤパシタ領域の基板に溝
を掘り、この溝内壁に絶縁膜を形成し、さらに溝
にメモリーセルキヤパシタの電極となる多結晶シ
リコンを充填し、電極形成と同時に溝を埋めるも
のである。溝の深さは、約４ミクロンであり、空
量値は60fFである。この従来例技術では溝型キ
ヤパシタを利用し、高密度化を図つている。以
下、図面を参照しながら、前記従来例の詳細につ
いて説明する。第４図に前記文献に係るダイナミ
ツクRAMのメモリーセルの部分構造断面を示
す。第４図は素子分離領域を挟んで２ビツトのメ
モリーセルが配置された部分を現している。図中
の符号１はＰ型シリコン基板、２１は選択酸化法
により形成された素子分離領域である。４はシリ
コン基板１に反応性イオンエツチングなどの異方
性エツチングにより形成された溝であり、約４ミ
クロンの深さである。この溝の内壁にMOSキヤ
パシタが形成され、２２が絶縁膜、７が多結晶シ
リコンであり、絶縁膜２２の実効厚みが12nｍの
とき、このキヤパシタの容量は60fFとなる。ア
クセス用トランジスタはゲート電極１０、低抵抗
メタル電極１０１、ゲート酸化膜８、ソースドレ
イン拡散層１１からなり、低抵抗メタル電極１０
１はアクセス用トランジスタのゲート電極１０と
直結したワードラインであり、層間絶縁膜９を介
して多結晶シリコン膜７と多層構造となる。１２
は層間絶縁膜、１３は拡散層１１からの電極取り
出し口であり、ビツトラインを構成するアルミニ
ウム配線１４によつて接続されている。この従来
例ではMOSキヤパシタを基板に溝を掘ることに
より、この内壁に三次元的に形成し、容量の拡大
を図り、素子面積の縮小を図つている。

発明が解決しようとする問題点 前述の従来技術ではシリコン基板に溝を掘り、
この内壁にキヤパシタを形成することにより、メ
モリーセル面積の縮小を図つている。しかし素子
分離に選択酸化法が用いられており、高集積化に
限界がある。素子分離幅の縮小が必要であるが、
同素子分離幅を小さくすると隣接するキヤパシタ
間でパンチスルーが起り易くなり、分離幅を縮小
することにも限界がある。例えば、Ｐ型（100）
で比抵抗が４Ω・cmの基板を用いた場合、溝間距
離2.5μｍでは基板バイアス−3Vの条件で測定す
ると、パンチスルー電圧20Vであるが、2.0μｍと
なると約2Vまで急激に低下する。基板濃度を高
くすることにより向上するが、１Ω・cm基板を用
いても1.5μｍ間隔で１〜2Vまで低下し、溝間距
離を2μｍ以下に小さくすることは困難である。

以上のように、メモリーセル面積の縮小によ
り、高密度化を図るには、素子分離幅の縮小が必
要である。

本発明はかかる従来方法でのメモリーセルキヤ
パシタを用いたダイナミツクRAMの製造におい
て、素子分離幅の縮小を図り、高密度化を可能と
する半導体装置の製造方法を提供するものであ
る。

問題点を解決するための手段 本発明は半導体基板の主面に第１の溝を形成
し、この溝の内壁を絶縁膜で覆つた後、絶縁体又
は半導体材料で溝内部を充填して素子分離領域を
形成する工程と、この素子分離領域の側壁と接
し、かつ前記分離領域を挟んで向い合う前記基板
領域に第２の溝を形成する工程と、この第２の溝
の内壁の基板表面に薄い絶縁膜を形成する工程
と、この薄い絶縁膜上に導電性を有する多結晶シ
リコンを充填し、前記薄い絶縁膜を介して前記基
板と前記多結晶シリコンでキヤパシタを形成する
工程とをそなえた半導体装置の製造方法である。
これにより、従来技術における問題点の解決を可
能にするものである。

作 用 本発明はMOSダイナミツクRAMの製造におい
て、素子分離に溝型分離を用い、かつ溝型キヤパ
シタを分離溝に接触させることにより、同溝に充
填された絶縁体によつて、キヤパシタの溝間耐圧
の低下を防止し、素子分離幅を縮小しメモリーセ
ルの高密度化を可能にした。

実施例 次に本発明に係るMOSダイナミツクRAMの製
造方法について図面を参照しながら説明する。第
１図は本発明に係るMOSダイナミツクRAMのメ
モリーセルの構造断面図である。１はＰ型シリコ
ン基板、２は溝型素子分離領域、３は素子分離領
域２の下に形成されたチヤンネルストツパー領域
を示し、反転防止用のP⁺拡散層である。MOSキ
ヤパシタは溝４の中に形成され、溝の内壁の基板
側にN⁺拡散層５、内側には絶縁膜６が形成され、
溝に埋め込まれ導電性の多結晶シリコン７が
MOSキヤパシタの電極となる。アクセス用トラ
ンジスタはゲート酸化膜８、タングステンからな
るゲート電極１０、タングステンからなりワード
ラインとなる低抵抗メタル電極１０１、ソースド
レイン１１からなり、９，１２は多層配線の層間
酸化膜である。１３は拡散層１１からの電極取り
出し口であり、アルミニウム配線１３に接続さ
れ、ビツトラインを構成する。（図中、保護膜略） 第２図にはMOSキヤパシタの形成において、
溝の内壁の基板側にN⁺拡散層５のない場合の構
造断面を示した。この例では、第１図に示した例
の場合にくらべて、キヤパシタ容量は約10％減少
するが、MOSキヤパシタとして使用することが
可能であり、製造の容易さから判断し、有用であ
る。

次に第３図ａ〜ｈに本発明実施例の製造工程順
断面図を示す。

第３図ａに示すように、Ｐ型シリコン基板１
に、二酸化珪素膜１５を形成し、素子分離形成領
域１６を写真食刻法により開口する。次にｂのよ
うに、二酸化珪素膜１５をマスクとして、四塩化
炭素、酸素混合反応ガスにより反応性イオンエツ
チング法を用い、基板１に溝１７を形成する。溝
の深さを5μｍとし、底部にはイオン注入法によ
り、ボロンイオン２×10¹³／cm²を注入し、P⁺拡散
層を形成し、チヤンネルストツパー領域３を設け
る。次にｃのように、溝１７に絶縁物などを埋め
込み、分離領域を設ける。本実施例では、まず、
同溝１７の表面を水蒸気雰囲気で酸化し、二酸化
珪素膜１８を0.2〜0.3μｍの厚さに形成し、残り
の溝内空洞部にリンドープ多結晶シリコン１９を
埋め込む。多結晶シリコン１９を堆積し、溝を埋
め込んだ後、プラズマエツチング法により、溝外
の基板表面に堆積した多結晶シリコンのみ除去す
る。次にこの多結晶シリコンの表面を酸化し、多
結晶シリコン１９を埋め込んだ形状とする。次に
ｄのように、写真食刻法により二酸化珪素膜１５
をマスクとして、基板に溝２０を形成する。図示
した断面では分離領域を挟んで深さ4μｍの溝を
両側部に形成する。紙面に直交する方向では基板
に形成された溝２０は、溝１７に二酸化珪素膜１
８と多結晶シリコン１９が埋め込まれた分離領域
に接し、同分離領域が２つの溝で挟まれた状態に
なつている。この溝２０の形成におけるマスク合
せ精度は、合せずれが0.5μｍ程度であつても、容
量への影響は少なく、さらに窓幅は3μｍ程度で
あり、容易にパターニングできる。

次にｅのように、PSG（リン珪酸ガラス）を用
いた固相拡散法により、溝２０の基板側にN⁺拡
散層５を形成する。次に、二酸化珪素膜１５を除
去する。PSG膜を除去する工程において、すで
に二酸化珪素膜１５の一部は除去されている。次
にｆのように、MOSキヤパシタの絶縁膜６を実
効酸化膜厚12nｍ形成する。この上に電極となる
リンドープした多結晶シリコン７を堆積する。約
500nｍ堆積すると、溝はほぼ埋まり、一部残つ
た溝は酸化により埋めることが可能である。電極
７のパターン形成後、ｈのように、アクセス用ト
ランジスタのゲート酸化膜８、層間酸化膜９、ゲ
ート電極１０、ワードラインとなる低抵抗メタル
電極１０１を形成した後、ソースドレイン１１を
形成する。次に、層間膜１２の堆積後、電極取り
出し口１３を開孔し、アルミニウム電極１４を設
ける。保護膜を堆積すると、素子は完成する。か
くして、第１図に示すものと同等の断面構造を有
する半導体装置が得られる。

本実施例で示される溝の内壁の基板側に形成さ
れたN⁺拡散層５を除いた第２図に示した構造に
おいても、キヤパシタ容量が約10％減少するなど
の影響はあるが、同様なメモリーセル面積の縮小
効果が得られる。このようにして形成されたメモ
リーキヤパシタは、キヤパシタ溝幅1μｍ、奥行
き（図中紙面に垂直方向）3μｍ、深さ4μｍとす
ることにより、容量値40fFのものが得られ、分
離幅の縮小が図られた。溝キヤパシタ１個当りの
基板平面の占有面積は8μm²（分離領域を含む）
となつた。さらに、溝間距離を2μｍ以下にして
も、パンチスルーは起らず、実例では、溝間隔
1μｍ、基板比抵抗４〜５Ω・cmで溝間耐圧20Vの
ものが得られ（基板バイアス−3V）、実用上の問
題を解決できた。

発明の効果 以上のように本発明によれば、深い溝型分離領
域に隣接して、溝型キヤパシタを形成し、キヤパ
シタの溝間距離を1μｍ程度にまで近接すること
が可能となつた。この分離幅の縮小により、メモ
リーセル面積の縮小が可能となつた。

【図面の簡単な説明】

第１図は本発明に係るMOSダイナミツクRAM
の構造を示す部分断面図、第２図はその一部変更
した一実施例を示す部分構造断面図、第３図ａ〜
ｈはその製造工程順断面図、第４図は従来の
MOSダイナミツクRAMの構造を示す断面図であ
る。 ２……溝型分離領域、３……チヤンネルストツ
パー領域、４……シリコン溝、５……N⁺拡散層、
６……絶縁膜、７……多結晶シリコン。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板の主面に第１の溝を形成し、この
   溝の内壁を絶縁膜で覆つた後、絶縁体又は半導体
   材料で同溝内部を充填して素子分離領域を形成す
   る工程と、この素子分離領域の側壁と接し、かつ
   前記素子分離領域を挟んで向い合う前記基板領域
   に第２の溝を形成する工程と、この第２の溝の内
   壁の基板表面に薄い絶縁膜を形成する工程と、こ
   の薄い絶縁膜上に導電性を有する多結晶シリコン
   を充填し、前記薄い絶縁膜を介して前記基板と前
   記多結晶シリコンとでキヤパシタを形成する工程
   とからなることを特徴とする半導体装置の製造方
   法。