JPH09115903A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09115903A JPH09115903A JP7269893A JP26989395A JPH09115903A JP H09115903 A JPH09115903 A JP H09115903A JP 7269893 A JP7269893 A JP 7269893A JP 26989395 A JP26989395 A JP 26989395A JP H09115903 A JPH09115903 A JP H09115903A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
Abstract
(57)【要約】
【課題】ケミカル・メカニカル・ポリッシング（ＣＭ
Ｐ）による層間絶縁膜平坦化にかかる時間を短縮する。 【解決手段】プラズマを用いない常圧又は減圧化学気相
成長によって半導体基板上に第１の絶縁膜を形成し、こ
の第１の絶縁膜上にＥＣＲを用いたバイアスプラズマＣ
ＶＤによって形成された第２の絶縁膜を形成し、その後
に第２の絶縁膜をＣＭＰによって平坦にする。
Ｐ）による層間絶縁膜平坦化にかかる時間を短縮する。 【解決手段】プラズマを用いない常圧又は減圧化学気相
成長によって半導体基板上に第１の絶縁膜を形成し、こ
の第１の絶縁膜上にＥＣＲを用いたバイアスプラズマＣ
ＶＤによって形成された第２の絶縁膜を形成し、その後
に第２の絶縁膜をＣＭＰによって平坦にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、層間絶縁膜を平坦化する半導体装置の製
造方法に関する。
に関し、特に、層間絶縁膜を平坦化する半導体装置の製
造方法に関する。
【０００２】
【従来技術】近年、半導体基板上にはトランジスタ等の
微細な素子が多数形成され、これらの素子と個々の素子
を接続するための配線とは、素子を覆うように形成され
る層間絶縁膜によって、電気的、空間的に隔てられてい
る。しかしながら、半導体基板上には素子及び配線等に
よって凹凸が形成されるため、これらの上に形成される
層間絶縁膜も凹凸に形成される。この層間絶縁膜上に
は、配線が形成されるため、配線のパターニングを容易
に、また配線の段切れ等を無くするために、層間絶縁膜
を平坦化する技術が注目されている。このような、層間
絶縁膜を平坦化する技術として、リフローとケミカル・
メカニカル・ポリッシング（ＣＭＰ）があるが、平坦化
の精度が高いという理由でＣＭＰによる平坦化が、近年
特に注目されている。
微細な素子が多数形成され、これらの素子と個々の素子
を接続するための配線とは、素子を覆うように形成され
る層間絶縁膜によって、電気的、空間的に隔てられてい
る。しかしながら、半導体基板上には素子及び配線等に
よって凹凸が形成されるため、これらの上に形成される
層間絶縁膜も凹凸に形成される。この層間絶縁膜上に
は、配線が形成されるため、配線のパターニングを容易
に、また配線の段切れ等を無くするために、層間絶縁膜
を平坦化する技術が注目されている。このような、層間
絶縁膜を平坦化する技術として、リフローとケミカル・
メカニカル・ポリッシング（ＣＭＰ）があるが、平坦化
の精度が高いという理由でＣＭＰによる平坦化が、近年
特に注目されている。
【０００３】このＣＭＰにより層間絶縁膜を平坦化する
技術が、米国特許４７５５４７８号公報に記載されてい
る。この技術をＭＯＳトランジスタを形成した後の半導
体基板上に適用すると、常圧ＣＶＤ又は減圧ＣＶＤによ
ってＭＯＳトランジスタ及び半導体基板１０６を覆うよ
う図１０に示すような層間絶縁膜を形成し、この層間絶
縁膜１０７の凸部１０８をＣＭＰによって研磨・除去し
平坦化するものとなる。ここで、ＭＯＳトランジスタ
は、Ｎ型基板に、ゲート電極１０１、ゲート絶縁膜１０
２、Ｐ型ソースドレイン領域１０３、Ｎ型ソースドレイ
ン領域１０９、Ｎ型ウエル１０５を備えて形成され、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとは素子分離領域１０４を介して分離されてい
る。
技術が、米国特許４７５５４７８号公報に記載されてい
る。この技術をＭＯＳトランジスタを形成した後の半導
体基板上に適用すると、常圧ＣＶＤ又は減圧ＣＶＤによ
ってＭＯＳトランジスタ及び半導体基板１０６を覆うよ
う図１０に示すような層間絶縁膜を形成し、この層間絶
縁膜１０７の凸部１０８をＣＭＰによって研磨・除去し
平坦化するものとなる。ここで、ＭＯＳトランジスタ
は、Ｎ型基板に、ゲート電極１０１、ゲート絶縁膜１０
２、Ｐ型ソースドレイン領域１０３、Ｎ型ソースドレイ
ン領域１０９、Ｎ型ウエル１０５を備えて形成され、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとは素子分離領域１０４を介して分離されてい
る。
【発明が解決しようとする課題】しかしながら、プラズ
マを用いない常圧ＣＶＤ又は減圧ＣＶＤにより層間絶縁
膜１０７を形成する際には、層間絶縁膜が素子の上部で
図１０に示されるように広い範囲で盛り上がり凸部１０
８を形成するため、層間絶縁膜を平坦化するＣＭＰによ
って凸部１０８を研磨する時間が長くなってしまう。
マを用いない常圧ＣＶＤ又は減圧ＣＶＤにより層間絶縁
膜１０７を形成する際には、層間絶縁膜が素子の上部で
図１０に示されるように広い範囲で盛り上がり凸部１０
８を形成するため、層間絶縁膜を平坦化するＣＭＰによ
って凸部１０８を研磨する時間が長くなってしまう。
【０００４】そこで、本発明は、ＣＭＰによって研磨・
除去されるシリコン酸化膜の量を減少させ、層間絶縁膜
の平坦化にかかる時間を短縮する半導体装置の製造方法
を提供するものである。
除去されるシリコン酸化膜の量を減少させ、層間絶縁膜
の平坦化にかかる時間を短縮する半導体装置の製造方法
を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面に凹凸を有する半導体基板を覆うように
プラズマを用いない常圧又は減圧化学気相成長によって
第１の絶縁膜を形成する工程と、前記第１の絶縁膜を覆
うように電子サイクロトロン共鳴を用いたバイアスプラ
ズマ化学気相成長によって形成された第２の絶縁膜を形
成する工程と、前記第２の絶縁膜をケミカルメカニカル
ポリッシングによって平坦化する工程とを備えることを
特徴とする。
造方法は、表面に凹凸を有する半導体基板を覆うように
プラズマを用いない常圧又は減圧化学気相成長によって
第１の絶縁膜を形成する工程と、前記第１の絶縁膜を覆
うように電子サイクロトロン共鳴を用いたバイアスプラ
ズマ化学気相成長によって形成された第２の絶縁膜を形
成する工程と、前記第２の絶縁膜をケミカルメカニカル
ポリッシングによって平坦化する工程とを備えることを
特徴とする。
【０００６】
【発明の実施の形態】次に、本発明について、図面を参
照しながら説明する。
照しながら説明する。
【０００７】本発明の一実施例を図１乃至図８を参照し
て説明する。
て説明する。
【０００８】まず、図１に示すようにＰ型シリコン基板
１上に、ゲート酸化膜としてのシリコン酸化膜２を熱酸
化法によって形成し、その上に多結晶シリコンからなる
ゲート電極３を選択的に形成する。
１上に、ゲート酸化膜としてのシリコン酸化膜２を熱酸
化法によって形成し、その上に多結晶シリコンからなる
ゲート電極３を選択的に形成する。
【０００９】次に、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ（ＬＤＤ）層を形成するために図２のように、Ｎ
型の不純物、例えばボロンをイオン注入する。これによ
って、ＭＯＳトランジスタのソース及びドレインとなる
べき領域にＬＤＤ層となるドナー濃度の低いＮ-不純物
４を形成する。
ａｉｎ（ＬＤＤ）層を形成するために図２のように、Ｎ
型の不純物、例えばボロンをイオン注入する。これによ
って、ＭＯＳトランジスタのソース及びドレインとなる
べき領域にＬＤＤ層となるドナー濃度の低いＮ-不純物
４を形成する。
【００１０】続いて、Ｐ型シリコン基板１全面にシリコ
ン酸化膜を熱酸化法によって成長させ、その酸化膜を異
方性エッチングによってエッチングすることによって、
図３に示すように、ゲート電極３の側面にサイドウオー
ル５を形成する。
ン酸化膜を熱酸化法によって成長させ、その酸化膜を異
方性エッチングによってエッチングすることによって、
図３に示すように、ゲート電極３の側面にサイドウオー
ル５を形成する。
【００１１】その後、ソース及びドレイン拡散層を形成
するためにＮ型の不純物、例えばボロンＢを注入し、ソ
ース及びドレインの拡散層となるべき領域にドナー濃度
の高いＮ+不純物領域６を形成する。その後、熱処理を
行い、注入した不純物を活性化する。さらに、シリコン
基板１全面にチタンＴｉの薄膜を形成し、熱処理を行
う。この、熱処理によって、シリコンＳｉとチタンＴｉ
が反応し、チタンシリサイドＴｉＳｉ2が形成される。
シリサイド反応しなかったチタンＴｉを選択的にエッチ
ングすると、図４に示されるように、ゲート電極３上
と、シリコン基板１表面上にはチタンシリサイドＴｉＳ
ｉ2が形成される。ここまでの工程は、良く知られた工
程であるため、圧力、温度、材料等の条件は特に明示し
ない。
するためにＮ型の不純物、例えばボロンＢを注入し、ソ
ース及びドレインの拡散層となるべき領域にドナー濃度
の高いＮ+不純物領域６を形成する。その後、熱処理を
行い、注入した不純物を活性化する。さらに、シリコン
基板１全面にチタンＴｉの薄膜を形成し、熱処理を行
う。この、熱処理によって、シリコンＳｉとチタンＴｉ
が反応し、チタンシリサイドＴｉＳｉ2が形成される。
シリサイド反応しなかったチタンＴｉを選択的にエッチ
ングすると、図４に示されるように、ゲート電極３上
と、シリコン基板１表面上にはチタンシリサイドＴｉＳ
ｉ2が形成される。ここまでの工程は、良く知られた工
程であるため、圧力、温度、材料等の条件は特に明示し
ない。
【００１２】上記のような製造方法によって形成された
ＭＯＳトランジスタ等の素子及びシリコン基板１全面
に、シランＳｉＨ4と酸素Ｏ2を原料ガスとして約４００
℃の常圧化学気相成長（ＣＶＤ）もしくは減圧ＣＶＤに
よって保護膜１７としてシリコン酸化膜を、図５に示す
ように１０００〜１５００オングストローム程度成長さ
せる。
ＭＯＳトランジスタ等の素子及びシリコン基板１全面
に、シランＳｉＨ4と酸素Ｏ2を原料ガスとして約４００
℃の常圧化学気相成長（ＣＶＤ）もしくは減圧ＣＶＤに
よって保護膜１７としてシリコン酸化膜を、図５に示す
ように１０００〜１５００オングストローム程度成長さ
せる。
【００１３】続いて、ｅｌｅｃｔｒｏｎ ｃｙｃｌｏｔ
ｒｏｎ ｒｅｓｏｎａｎｃｅ（ＥＣＲ）プラズマを使用
したバイアスプラズマＣＶＤを用いて、シランＳｉＨ4
と酸素Ｏ2を原料ガスとし、ガス圧１ｍＴｏｒｒ程度、
高周波（ＲＦ）パワー８００Ｗ程度、ＲＦパワー密度１
Ｗ／ｃｍ2の条件で、図６に示すように、シリコン酸化
膜１８を８０００〜１００００オングストローム程度成
長させる。
ｒｏｎ ｒｅｓｏｎａｎｃｅ（ＥＣＲ）プラズマを使用
したバイアスプラズマＣＶＤを用いて、シランＳｉＨ4
と酸素Ｏ2を原料ガスとし、ガス圧１ｍＴｏｒｒ程度、
高周波（ＲＦ）パワー８００Ｗ程度、ＲＦパワー密度１
Ｗ／ｃｍ2の条件で、図６に示すように、シリコン酸化
膜１８を８０００〜１００００オングストローム程度成
長させる。
【００１４】ここで、シリコン酸化膜をプラズマを用い
ない常圧ＣＶＤ又は減圧ＣＶＤによって形成した場合
と、ＥＣＲプラズマを使用したバイアスプラズマＣＶＤ
によって形成した場合の違いについて説明する。
ない常圧ＣＶＤ又は減圧ＣＶＤによって形成した場合
と、ＥＣＲプラズマを使用したバイアスプラズマＣＶＤ
によって形成した場合の違いについて説明する。
【００１５】シリコン酸化膜をプラズマを用いない常圧
ＣＶＤ又は減圧ＣＶＤによって形成した場合には、図１
０のように素子の上部で広い範囲にわたってシリコン酸
化膜が盛り上がり、大きな凸部１０８が形成される。こ
れに対して、本発明では、図６に示すようにＥＣＲプラ
ズマを用いたバイアスプラズマＣＶＤによってシリコン
酸化膜１７を形成すると、当該バイアスプラズマＣＶＤ
の特性としてゲート電極を覆うシリコン酸化膜１７の上
部の限られた部分が三角形状もしくは台形状に盛り上が
って凸部２０を形成する。なぜならば、ＥＣＲプラズマ
を用いたバイアスプラズマＣＶＤでは、エッチングを行
いながら膜を形成しているためである。したがって、Ｅ
ＣＲプラズマを用いたバイアスプラズマＣＶＤによって
素子の上部に形成される凸部の横幅は、エッチングによ
って、素子の横幅よりも小さなものとなる。このような
特性は、現在、他のプラズマＣＶＤによっては得ること
ができない。したがって、研磨されるべき凸部の体積は
非常に小さなものとなり、続くＣＭＰにかかるの時間を
削減することができる。しかしながら、ＥＣＲを用いた
バイアスプラズマＣＶＤでは、プラズマを発生させなが
ら成膜を行っているため、形成された素子、例えばＭＯ
Ｓトランジスタ、の上面に直接シリコン酸化膜を形成す
ることができなかった。なぜなら、バイアスプラズマＣ
ＶＤで発生させられた高周波のプラズマガスが、基板に
ぶつかり、ゲート電極が荷電粒子によってチャージアッ
プされ、ゲート酸化膜にも荷電粒子がトラップされるた
め、トランジスタの閾値がずれ、ゲート酸化膜も帯電し
たゲート電極と、逆バイアスされている基板との間の電
界によって破壊される可能性があるためである。このよ
うな状態では、ＭＯＳトランジスタの閾値及びゲート酸
化膜の耐圧も一意に決定できなくなり、設計値を満足す
るＭＯＳトランジスタを得ることができなくなる。
ＣＶＤ又は減圧ＣＶＤによって形成した場合には、図１
０のように素子の上部で広い範囲にわたってシリコン酸
化膜が盛り上がり、大きな凸部１０８が形成される。こ
れに対して、本発明では、図６に示すようにＥＣＲプラ
ズマを用いたバイアスプラズマＣＶＤによってシリコン
酸化膜１７を形成すると、当該バイアスプラズマＣＶＤ
の特性としてゲート電極を覆うシリコン酸化膜１７の上
部の限られた部分が三角形状もしくは台形状に盛り上が
って凸部２０を形成する。なぜならば、ＥＣＲプラズマ
を用いたバイアスプラズマＣＶＤでは、エッチングを行
いながら膜を形成しているためである。したがって、Ｅ
ＣＲプラズマを用いたバイアスプラズマＣＶＤによって
素子の上部に形成される凸部の横幅は、エッチングによ
って、素子の横幅よりも小さなものとなる。このような
特性は、現在、他のプラズマＣＶＤによっては得ること
ができない。したがって、研磨されるべき凸部の体積は
非常に小さなものとなり、続くＣＭＰにかかるの時間を
削減することができる。しかしながら、ＥＣＲを用いた
バイアスプラズマＣＶＤでは、プラズマを発生させなが
ら成膜を行っているため、形成された素子、例えばＭＯ
Ｓトランジスタ、の上面に直接シリコン酸化膜を形成す
ることができなかった。なぜなら、バイアスプラズマＣ
ＶＤで発生させられた高周波のプラズマガスが、基板に
ぶつかり、ゲート電極が荷電粒子によってチャージアッ
プされ、ゲート酸化膜にも荷電粒子がトラップされるた
め、トランジスタの閾値がずれ、ゲート酸化膜も帯電し
たゲート電極と、逆バイアスされている基板との間の電
界によって破壊される可能性があるためである。このよ
うな状態では、ＭＯＳトランジスタの閾値及びゲート酸
化膜の耐圧も一意に決定できなくなり、設計値を満足す
るＭＯＳトランジスタを得ることができなくなる。
【００１６】したがって、本発明では、ゲート酸化膜２
のトラップおよびゲート電極３のチャージアップを防止
するために、上述したとおり、まず素子上にプラズマを
用いない常圧ＣＶＤ又は減圧ＣＶＤによってシリコン酸
化膜を約１０００〜１５００オングストローム形成し、
このシリコン酸化膜をチャージアップ及びトラップ防止
用の保護膜１７として使用する。この常圧ＣＶＤ又は減
圧ＣＶＤを使用して形成されるシリコン酸化膜は、保護
膜として機能する程度の厚さに形成する必要があるが、
厚く形成するとこのシリコン酸化膜１７上にバイアスプ
ラズマＣＶＤによって形成されるシリコン酸化膜（層間
絶縁膜１８）の凸部２０の横幅が大きくなるので保護膜
として機能する程度に薄く形成する。実際には、常圧Ｃ
ＶＤ又は減圧ＣＶＤによって形成されるシリコン酸化膜
は、カバレッジが悪いため厚く形成することができな
い。
のトラップおよびゲート電極３のチャージアップを防止
するために、上述したとおり、まず素子上にプラズマを
用いない常圧ＣＶＤ又は減圧ＣＶＤによってシリコン酸
化膜を約１０００〜１５００オングストローム形成し、
このシリコン酸化膜をチャージアップ及びトラップ防止
用の保護膜１７として使用する。この常圧ＣＶＤ又は減
圧ＣＶＤを使用して形成されるシリコン酸化膜は、保護
膜として機能する程度の厚さに形成する必要があるが、
厚く形成するとこのシリコン酸化膜１７上にバイアスプ
ラズマＣＶＤによって形成されるシリコン酸化膜（層間
絶縁膜１８）の凸部２０の横幅が大きくなるので保護膜
として機能する程度に薄く形成する。実際には、常圧Ｃ
ＶＤ又は減圧ＣＶＤによって形成されるシリコン酸化膜
は、カバレッジが悪いため厚く形成することができな
い。
【００１７】その後に、ＥＣＲプラズマを用いたバイア
スプラズマＣＶＤによって層間絶縁膜１８としてのシリ
コン酸化膜を８０００〜１００００オングストローム形
成すると、保護膜１７がプラズマからゲート絶縁膜２及
びゲート電極３を保護し、チャージアップおよびトラッ
プを防止することができる。そして、バイアスプラズマ
ＣＶＤの特性として上述したとおり、素子の上部の限ら
れた部分のみ三角形状もしくは台形状に盛り上がって形
成されるため、続くＣＭＰによって研磨・除去されるシ
リコン酸化膜の凸部２０の総量は非常に小さなものとな
る。このように、ＥＣＲプラズマを用いたバイアスプラ
ズマＣＶＤによって形成された層間絶縁膜１８を、ＣＭ
Ｐを用いて図７に示すように平坦化する。
スプラズマＣＶＤによって層間絶縁膜１８としてのシリ
コン酸化膜を８０００〜１００００オングストローム形
成すると、保護膜１７がプラズマからゲート絶縁膜２及
びゲート電極３を保護し、チャージアップおよびトラッ
プを防止することができる。そして、バイアスプラズマ
ＣＶＤの特性として上述したとおり、素子の上部の限ら
れた部分のみ三角形状もしくは台形状に盛り上がって形
成されるため、続くＣＭＰによって研磨・除去されるシ
リコン酸化膜の凸部２０の総量は非常に小さなものとな
る。このように、ＥＣＲプラズマを用いたバイアスプラ
ズマＣＶＤによって形成された層間絶縁膜１８を、ＣＭ
Ｐを用いて図７に示すように平坦化する。
【００１８】そして、図８に示すように選択的に形成さ
れたフォトレジストをマスクとしてＣＨＦ3、ＣＦ4のガ
スをＡｒガスで希釈し、圧力５００ｍＴｏｒｒ程度、Ｒ
Ｆパワー８００Ｗの条件でドライエッチングを行い、ソ
ース及びドレイン領域の上部に選択的にコンタクトホー
ルを形成する。続いて、全面にタングステンＷを５００
０オングストローム程度成長し、エッチバックして、コ
ンタクトホール中にのみタングステンＷのプラグを形成
する。さらに、配線２２ＢとしてＡｌＳｉＣｕを４００
０〜８０００オングストローム程度にスパッタ形成し、
さらに、反射防止用のチタンナイトライドＴｉＮ２２Ａ
を５００オングストローム程度スパッタ形成するする。
そして、フォトレジストを使用して配線部をマスクし、
ドライエッチングによってＴｉＮ／ＡｌＳｉＣｕをエッ
チングして金属配線２１を形成する。このようにして、
素子上に層間絶縁膜１８を形成し、その上面に金属配線
２１を形成する工程が終了する。
れたフォトレジストをマスクとしてＣＨＦ3、ＣＦ4のガ
スをＡｒガスで希釈し、圧力５００ｍＴｏｒｒ程度、Ｒ
Ｆパワー８００Ｗの条件でドライエッチングを行い、ソ
ース及びドレイン領域の上部に選択的にコンタクトホー
ルを形成する。続いて、全面にタングステンＷを５００
０オングストローム程度成長し、エッチバックして、コ
ンタクトホール中にのみタングステンＷのプラグを形成
する。さらに、配線２２ＢとしてＡｌＳｉＣｕを４００
０〜８０００オングストローム程度にスパッタ形成し、
さらに、反射防止用のチタンナイトライドＴｉＮ２２Ａ
を５００オングストローム程度スパッタ形成するする。
そして、フォトレジストを使用して配線部をマスクし、
ドライエッチングによってＴｉＮ／ＡｌＳｉＣｕをエッ
チングして金属配線２１を形成する。このようにして、
素子上に層間絶縁膜１８を形成し、その上面に金属配線
２１を形成する工程が終了する。
【００１９】本発明の第２の実施例を９図に示す。この
実施例は１０図に示した従来技術と対比させるためのも
のであり、対応する部分を同じ番号で示している。従来
技術と異なる部分は、基板１０６の表面、ゲート電極１
０１および素子分離領域１０４を覆うようにプラズマを
用いない減圧もしくは常圧ＣＶＤによって形成された保
護膜１１６が設けられており、さらに保護膜１１６を覆
うようにＥＣＲを用いたプラズマＣＶＤによって層間絶
縁膜１１７が形成されている部分である。ここで、層間
絶縁膜１１７は基板上に形成された凸部であるところの
ゲート電極１０１および素子分離領域１０４に対応する
部分が凸部１１８として層間絶縁膜１１８上に突出して
形成される。しかしながら、既に説明したＥＣＲを用い
たプラズマＣＶＤによって形成された層間絶縁膜の特徴
によって、凸部１１８はゲート電極１０１および素子分
離領域１０４を覆う保護膜１１６によって規定される凸
部よりも小さく形成される。したがって、ＣＭＰを用い
て平坦化を行うために必要な時間が短縮され、コストを
低減することができる。
実施例は１０図に示した従来技術と対比させるためのも
のであり、対応する部分を同じ番号で示している。従来
技術と異なる部分は、基板１０６の表面、ゲート電極１
０１および素子分離領域１０４を覆うようにプラズマを
用いない減圧もしくは常圧ＣＶＤによって形成された保
護膜１１６が設けられており、さらに保護膜１１６を覆
うようにＥＣＲを用いたプラズマＣＶＤによって層間絶
縁膜１１７が形成されている部分である。ここで、層間
絶縁膜１１７は基板上に形成された凸部であるところの
ゲート電極１０１および素子分離領域１０４に対応する
部分が凸部１１８として層間絶縁膜１１８上に突出して
形成される。しかしながら、既に説明したＥＣＲを用い
たプラズマＣＶＤによって形成された層間絶縁膜の特徴
によって、凸部１１８はゲート電極１０１および素子分
離領域１０４を覆う保護膜１１６によって規定される凸
部よりも小さく形成される。したがって、ＣＭＰを用い
て平坦化を行うために必要な時間が短縮され、コストを
低減することができる。
【００２０】上述したように、層間絶縁膜をＥＣＲを用
いたバイアスプラズマＣＶＤで形成した結果、プラズマ
を用いない常圧ＣＶＤ又は減圧ＣＶＤによって形成され
たシリコン酸化膜をＣＭＰによって研磨・除去する時間
と、ＥＣＲを用いたバイアスプラズマＣＶＤでシリコン
酸化膜をＣＭＰによって研磨・除去する時間とは、約２
対１になることが確認され、本発明を適用することによ
って従来の約半分の時間でＣＭＰの工程を終了させるこ
とができる。特に、減圧ＣＶＤからＥＣＲを用いたプラ
ズマＣＶＤへの移行は、材料ガスＳｉＨ4及びＯ2にアル
ゴンＡｒガスを添加し、圧力をほとんど変化させること
なく、ＲＦパワー８００Ｗ程度及びＲＦパワー密度１Ｗ
／ｃｍ2程度の高周波を加えることによって行われるた
め、絶縁膜１７の形成から層間絶縁膜１８の形成への移
行に対し新たな工程を付加する必要がないため、余分な
時間がかからない。したがって、本発明の半導体装置の
製造方法を適用することによって、ＣＭＰに要する時間
を約半分にすることができる。
いたバイアスプラズマＣＶＤで形成した結果、プラズマ
を用いない常圧ＣＶＤ又は減圧ＣＶＤによって形成され
たシリコン酸化膜をＣＭＰによって研磨・除去する時間
と、ＥＣＲを用いたバイアスプラズマＣＶＤでシリコン
酸化膜をＣＭＰによって研磨・除去する時間とは、約２
対１になることが確認され、本発明を適用することによ
って従来の約半分の時間でＣＭＰの工程を終了させるこ
とができる。特に、減圧ＣＶＤからＥＣＲを用いたプラ
ズマＣＶＤへの移行は、材料ガスＳｉＨ4及びＯ2にアル
ゴンＡｒガスを添加し、圧力をほとんど変化させること
なく、ＲＦパワー８００Ｗ程度及びＲＦパワー密度１Ｗ
／ｃｍ2程度の高周波を加えることによって行われるた
め、絶縁膜１７の形成から層間絶縁膜１８の形成への移
行に対し新たな工程を付加する必要がないため、余分な
時間がかからない。したがって、本発明の半導体装置の
製造方法を適用することによって、ＣＭＰに要する時間
を約半分にすることができる。
【００２１】また、本発明では、カバレッジが良いとい
う理由でＥＣＲを用いたバイアスプラズマＣＶＤで形成
される層間絶縁膜としてシリコン酸化膜を使用したが、
カバレッジが良いという理由で、シリコン酸化膜の代わ
りに燐を含有するＰＳＧや燐及びボロンを含有するＢＰ
ＳＧを層間絶縁膜として使用することはできない。すな
わち、ＰＳＧ及びＢＰＳＧを層間絶縁膜として使用した
場合、ＭＯＳトランジスタのホットキャリア耐性を悪化
させ、ＭＯＳトランジスタの寿命が劣化するためであ
る。この問題は、ＰＳＧ及びＢＰＳＧに含まれる水分に
よって起こると考えられている。したがって、ＰＳＧ及
びＢＰＳＧを層間絶縁膜として使用する場合には、半導
体基板上にシリコン酸化膜を形成した後に耐水性に優れ
たシリコン窒化膜を形成し、これらの上に層間絶縁膜と
してＰＳＧ及びＢＰＳＧを形成してＣＭＰを行うことは
可能である。ただし、この場合は、ＰＳＧ及びＢＰＳＧ
を常圧ＣＶＤ又は減圧ＣＶＤによって形成することがで
きるが、シリコン窒化膜を形成するという工程が増加す
ることになる。さらにシリコン窒化膜の上に、これらＰ
ＳＧ及びＢＰＳＧにかえて、ＥＣＲを用いたバイアスプ
ラズマＣＶＤで形成されるシリコン酸化膜を使用するこ
とができることも明らかである。
う理由でＥＣＲを用いたバイアスプラズマＣＶＤで形成
される層間絶縁膜としてシリコン酸化膜を使用したが、
カバレッジが良いという理由で、シリコン酸化膜の代わ
りに燐を含有するＰＳＧや燐及びボロンを含有するＢＰ
ＳＧを層間絶縁膜として使用することはできない。すな
わち、ＰＳＧ及びＢＰＳＧを層間絶縁膜として使用した
場合、ＭＯＳトランジスタのホットキャリア耐性を悪化
させ、ＭＯＳトランジスタの寿命が劣化するためであ
る。この問題は、ＰＳＧ及びＢＰＳＧに含まれる水分に
よって起こると考えられている。したがって、ＰＳＧ及
びＢＰＳＧを層間絶縁膜として使用する場合には、半導
体基板上にシリコン酸化膜を形成した後に耐水性に優れ
たシリコン窒化膜を形成し、これらの上に層間絶縁膜と
してＰＳＧ及びＢＰＳＧを形成してＣＭＰを行うことは
可能である。ただし、この場合は、ＰＳＧ及びＢＰＳＧ
を常圧ＣＶＤ又は減圧ＣＶＤによって形成することがで
きるが、シリコン窒化膜を形成するという工程が増加す
ることになる。さらにシリコン窒化膜の上に、これらＰ
ＳＧ及びＢＰＳＧにかえて、ＥＣＲを用いたバイアスプ
ラズマＣＶＤで形成されるシリコン酸化膜を使用するこ
とができることも明らかである。
【００２２】本発明では、素子の例としてＭＯＳトラン
ジスタを例にして説明したが、素子はＭＯＳトランジス
タに限定されるものではなく、半導体基板上に凹凸を形
成するものであれば同様の効果が得られることは明らか
である。さらに、素子上にプラズマに対する保護膜とし
てプラズマを用いない常圧ＣＶＤ又は減圧ＣＶＤによっ
てシリコン酸化膜を形成したが、この保護膜はシリコン
酸化膜に限定されるものではなく、プラズマに対する保
護膜として使用できる膜であれば、保護膜の材料は適宜
選択使用されるものであることも明らかである。
ジスタを例にして説明したが、素子はＭＯＳトランジス
タに限定されるものではなく、半導体基板上に凹凸を形
成するものであれば同様の効果が得られることは明らか
である。さらに、素子上にプラズマに対する保護膜とし
てプラズマを用いない常圧ＣＶＤ又は減圧ＣＶＤによっ
てシリコン酸化膜を形成したが、この保護膜はシリコン
酸化膜に限定されるものではなく、プラズマに対する保
護膜として使用できる膜であれば、保護膜の材料は適宜
選択使用されるものであることも明らかである。
【００２３】
【発明の効果】このように、素子上にプラズマを用いな
い常圧又は減圧ＣＶＤによって薄いシリコン酸化膜を形
成し、その後に、ＥＣＲを用いたバイアスプラズマＣＶ
Ｄによって平坦化のためのシリコン酸化膜を形成するこ
とによって、基板表面の平坦化のために行われるＣＭＰ
に要する時間を減少させることができる。したがって、
製造にかかる時間を短縮することができるとともに、製
造コストを削減することができる。
い常圧又は減圧ＣＶＤによって薄いシリコン酸化膜を形
成し、その後に、ＥＣＲを用いたバイアスプラズマＣＶ
Ｄによって平坦化のためのシリコン酸化膜を形成するこ
とによって、基板表面の平坦化のために行われるＣＭＰ
に要する時間を減少させることができる。したがって、
製造にかかる時間を短縮することができるとともに、製
造コストを削減することができる。
【図１】ＭＯＳトランジスタを形成するための工程を示
す断面図。
す断面図。
【図２】ＭＯＳトランジスタを形成するための工程を示
す断面図。
す断面図。
【図３】ＭＯＳトランジスタを形成するための工程を示
す断面図。
す断面図。
【図４】ＭＯＳトランジスタを形成するための工程を示
す断面図。
す断面図。
【図５】本発明の第１の実施例に基づいてＭＯＳトラン
ジスタ上に絶縁膜を形成する工程を示す断面図。
ジスタ上に絶縁膜を形成する工程を示す断面図。
【図６】本発明の第１の実施例に基づいてＭＯＳトラン
ジスタ上に層間絶縁膜を形成する工程を示す断面図。
ジスタ上に層間絶縁膜を形成する工程を示す断面図。
【図７】本発明の第１の実施例に基づいて層間絶縁膜を
ＣＭＰする工程を示す断面図。
ＣＭＰする工程を示す断面図。
【図８】本発明の第１の実施例に基づいて形成された層
間絶縁膜上に配線を形成する工程を示す断面図。
間絶縁膜上に配線を形成する工程を示す断面図。
【図９】本発明の第２の実施例を示す断面図。
【図１０】ＭＯＳトランジスタ上に層間絶縁膜を形成す
るための従来の工程を示す断面図。
るための従来の工程を示す断面図。
１、１０６ 半導体基板 １７、１１６ 保護膜 １８、１０７、１１７ 層間絶縁膜 ２０、１０８、１１８ 凸部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｎ
Claims (3)
- 【請求項１】表面に凹凸を有する半導体基板を覆うよう
にプラズマを用いない常圧又は減圧化学気相成長によっ
て第１の絶縁膜を形成する工程と、前記第１の絶縁膜を
覆うように電子サイクロトロン共鳴を用いたバイアスプ
ラズマ化学気相成長によって形成された第２の絶縁膜を
形成する工程と、前記第２の絶縁膜をケミカルメカニカ
ルポリッシングによって平坦化する工程とを備えること
を特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の第１の領域にこの半導体基板
上に凸部として形成されたゲート電極を有する第１のＭ
ＯＳトランジスタを形成する工程と、前記半導体基板の
第２の領域にこの半導体基板上に凸部として形成された
ゲート電極を有する第２のＭＯＳトランジスタを形成す
る工程と、前記第１および第２のＭＯＳトランジスタを
互いに分離するために前記第１の領域と前記第２の領域
との間に第１の絶縁膜を形成する工程と、プラズマを用
いない常圧又は減圧化学気相成長によって前記第１、第
２及び半導体基板を覆って第２の絶縁膜を形成する工程
と、前記第１の絶縁膜を覆うように電子サイクロトロン
共鳴を用いたバイアスプラズマ化学気相成長によって形
成された第３の絶縁膜を形成する工程と、前記第３の絶
縁膜をケミカルメカニカルポリッシングによって平坦化
する工程とを備えることを特徴とする半導体装置の製造
方法。 - 【請求項３】前記第２の絶縁膜はシリコン酸化膜によっ
て形成されていることを特徴とする請求項１及び２記載
の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7269893A JPH09115903A (ja) | 1995-10-18 | 1995-10-18 | 半導体装置の製造方法 |
| CN96119897A CN1078743C (zh) | 1995-10-18 | 1996-10-11 | 用化学机械抛光的平整步骤制造半导体器件的方法 |
| US08/734,025 US5733818A (en) | 1995-10-18 | 1996-10-18 | Method for fabricating semiconductor device with planarization step using CMP |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7269893A JPH09115903A (ja) | 1995-10-18 | 1995-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115903A true JPH09115903A (ja) | 1997-05-02 |
Family
ID=17478693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7269893A Pending JPH09115903A (ja) | 1995-10-18 | 1995-10-18 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5733818A (ja) |
| JP (1) | JPH09115903A (ja) |
| CN (1) | CN1078743C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615485B2 (en) | 2005-04-27 | 2009-11-10 | Kabushiki Kaisha Toshiba | Method of manufacture of contact plug and interconnection layer of semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960319A (en) * | 1995-10-04 | 1999-09-28 | Sharp Kabushiki Kaisha | Fabrication method for a semiconductor device |
| US6720627B1 (en) | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| TW362257B (en) * | 1998-03-11 | 1999-06-21 | United Microelectronics Corp | Planarization method of dielectric layer |
| US7654221B2 (en) * | 2003-10-06 | 2010-02-02 | Applied Materials, Inc. | Apparatus for electroless deposition of metals onto semiconductor substrates |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684902A (ja) * | 1992-09-04 | 1994-03-25 | Kawasaki Steel Corp | 絶縁膜の平坦化方法 |
| JPH0697156A (ja) * | 1992-09-11 | 1994-04-08 | Fujitsu Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4732658A (en) * | 1986-12-03 | 1988-03-22 | Honeywell Inc. | Planarization of silicon semiconductor devices |
| US4753898A (en) * | 1987-07-09 | 1988-06-28 | Motorola, Inc. | LDD CMOS process |
| JPH0221652A (ja) * | 1988-07-08 | 1990-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4962063A (en) * | 1988-11-10 | 1990-10-09 | Applied Materials, Inc. | Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing |
| US5204288A (en) * | 1988-11-10 | 1993-04-20 | Applied Materials, Inc. | Method for planarizing an integrated circuit structure using low melting inorganic material |
| US5556501A (en) * | 1989-10-03 | 1996-09-17 | Applied Materials, Inc. | Silicon scavenger in an inductively coupled RF plasma reactor |
| US5602056A (en) * | 1990-03-05 | 1997-02-11 | Vlsi Technology, Inc. | Method for forming reliable MOS devices using silicon rich plasma oxide film |
| JP3362432B2 (ja) * | 1992-10-31 | 2003-01-07 | ソニー株式会社 | プラズマ処理方法及びプラズマ処理装置 |
| US5531834A (en) * | 1993-07-13 | 1996-07-02 | Tokyo Electron Kabushiki Kaisha | Plasma film forming method and apparatus and plasma processing apparatus |
| JP2899600B2 (ja) * | 1994-01-25 | 1999-06-02 | キヤノン販売 株式会社 | 成膜方法 |
| US5571576A (en) * | 1995-02-10 | 1996-11-05 | Watkins-Johnson | Method of forming a fluorinated silicon oxide layer using plasma chemical vapor deposition |
-
1995
- 1995-10-18 JP JP7269893A patent/JPH09115903A/ja active Pending
-
1996
- 1996-10-11 CN CN96119897A patent/CN1078743C/zh not_active Expired - Fee Related
- 1996-10-18 US US08/734,025 patent/US5733818A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPH0684902A (ja) * | 1992-09-04 | 1994-03-25 | Kawasaki Steel Corp | 絶縁膜の平坦化方法 |
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| US7615485B2 (en) | 2005-04-27 | 2009-11-10 | Kabushiki Kaisha Toshiba | Method of manufacture of contact plug and interconnection layer of semiconductor device |
| US7825497B2 (en) | 2005-04-27 | 2010-11-02 | Kabushiki Kaisha Toshiba | Method of manufacture of contact plug and interconnection layer of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5733818A (en) | 1998-03-31 |
| CN1153399A (zh) | 1997-07-02 |
| CN1078743C (zh) | 2002-01-30 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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