CN1153399A - 用化学机械抛光的平整步骤制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的步骤包括，用常压CVD或低压CVD而不用等离子体形成第一绝缘层(17)覆盖住表面凸凹不平的半导体衬底；通过利用电子回旋共振的偏压等离子体CVD工艺形成第二绝缘膜(18)覆盖住第一绝缘层；采用化学机械抛光工艺平整第二绝缘膜。这样，可以缩短用化学机械抛光工艺平整半导体衬底表面所需的时间。

Description

用化学机械抛光的平整步骤制造半导体器件的方法
本发明涉及一种制造半导体器件的方法，特别涉及一种对夹层绝缘膜进行平整的半导体器件制造方法。
近年来，在一块半导体衬底上形成了大量的晶体管之类的超小型元件，并用夹层绝缘膜复盖着这些超小型元件，它们和其它互联的各个元件在电学上和空间上是被隔离开的。然而，由于在半导体表面上由元件与互联线产生的凸凹不平，使得在其上面形成的夹层绝缘膜也是凸凹不平的。由于互联线是形成在夹层绝缘膜上，因而能够方便加工互联图形并能防止互联线在台阶部位断裂的夹层绝缘膜平整技术就很引人注目。返流和化学机械抛光(CMP)的方法是一种有效的夹层绝缘膜平整技术。近年来，由于化学机械抛光法(CMP)在使用中的精度较高而特别引人注目。
美国专利US 4755478公开了一种用CMP法平整夹层绝缘膜的方法。当此方法应用于形成MOS晶体管之后的半导体衬底时，如图1所示用常压化学汽相淀积(CVD)或低压化学汽相淀积形成的夹层绝缘膜覆盖住MOS晶体管和半导体衬底。夹层绝缘膜107上的隆起部分108用CMP法抛光去除得到平整。这里的MOS晶体管是在N型衬底106上形成的，并有一个栅电极101、一层栅绝缘薄膜102、一个P型源/漏区103、一个N型源/漏区109以及一个P型阱105。P沟道MOS晶体管和N沟道MOS晶体管是由一个元件隔离区104使其相互隔离。
当用常压CVD或低压CVD工艺形成夹层绝缘膜107而不用等离子体技术时，如图1所示夹层绝缘膜形成的隆起部分108大面积扩展，从而为平整夹层绝缘膜而用CMP法抛光隆起部分108就必然需要延长一段时间。
因而，本发明的一项目的是要克服现有技术中存在的问题，提供一种半导体器件的制造方法，它能减少用CMP法抛光去除的氧化硅膜数量以及减少平整夹层绝缘膜所需的时间。
根据本发明的一种方式，所提供用于制造半导体器件的方法包括以下步骤：
采用常压CVD和低压CVD两种方法之一而不用等离子体技术，形成第一层绝缘层覆盖在表面凸凹不平的半导体衬底上；
采用电子回旋共振工艺的偏压等离子体CVD技术形成第二层绝缘膜，覆盖住第一层绝缘膜；以及
用CMP工艺平整第二层绝缘膜。
第二层绝缘膜可用氧化硅生成。
按照本发明，因为是用常压或低压CVD的方法在一个元件上形成薄层氧化硅膜而不用等离子体技术，随后利用电子回旋共振(ECR)的偏压等离子体CVD形成平整的氧化硅膜，就有可能减少用CMP法进行衬底表面平整所需的时间。这就能够缩短生产时间从而降低制造成本。
下面参照附图对本发明的优选实施例进行说明，从这些描述中明显可见本发明的上述和其他目的、特性以及优点，其中：
图1为用以说明在MOS晶体管上形成一层夹层绝缘膜的常规方法的结构剖面图；
图2A至2H为说明按本发明制造MOS晶体管的第一实施例方法的顺序步骤所用结构剖面图；以及
图3为说明按本发明在第二实施例MOS晶体管上形成一层夹层绝缘膜的方法所用结构剖面图。
现在，参照附图说明本发明的优选实施例。
图2A至2H是用以说明本发明第一实施例制造半导体器件的方法。
图2A中所示一层氧化硅膜2是用热氧化方法在P型硅衬底1上形成的一层栅氧化膜。然后，在此栅氧化膜上选择形成由多晶硅组成的栅电极3。
其次，如图2B中所示，为了形成一层轻掺杂的漏极层(LDD)，注入一种N型杂质，例如磷。这样，在MOS晶体管的源/漏形成区就产生了成为具有低施主浓度LDD层的N-型杂质层4。
然后，用热氧化方法在P型硅衬底1的全部表面上生长氧化硅膜，并将此氧化硅膜进行各向异性腐蚀，从而如图2C中所示，在栅电极3的侧边形成侧壁5。
其后，为形成源/漏扩散层，注入一种N型杂质，例如砷As，从而在源/扩散层形成区产生具有高施主浓度的N+型杂质区6。然后进行热处理并使注入的杂质激活。接着，在硅衬底1整个表面上形成一薄层钛(Ti)膜，接着进行一次热处理。经过这次热处理，硅Si和钛Ti作用生成硅化钛TiSi2。当末经硅化反应的钛Ti被腐蚀去除时，就如图2D中所示，在栅电极3上形成硅化钛TiSi27并在硅衬底1的表面上形成源/漏电极8。描述至此的所知工艺未对压力、温度、材料等等之类的条件进行说明。
在上述形成的MOS晶体管这样一类元件以及半导体衬底1的整个表面上，如图2E中所示，作为保护膜的一层氧化硅膜17是用硅烷SiH4和氧O2作为气体源在约400℃以常压CVD或低压CVD方法生长达1000至1500埃左右。
其后，用电子回旋共振(ECR)等离子体的偏压等离子体CVD工艺，用硅烷SiH2和氧O2作气体源，并用条件为约1毫乇的气体压力、约800瓦的射频(RF)功率以及每平方厘米1瓦的射频功率密度，生长如图2F中所示约达800至1000埃的一层氧化硅膜18。
现在对通过常压CVD或低压CVD而不用等离子体形成氧化硅膜的情形与用ECR等离子体的偏压等离子体CVD形成氧化硅膜的情形两者之间的差异进行说明。
在用常压CVD或低压CVD而不用等离子体形成氧化硅膜的地方，如图1中所示，氧化硅膜大面积隆起，从而形成大隆起部位108。另一方面，由图2F中所示的氧化硅膜17，是按照本发明用ECR等离子体的偏压等离子体CVD形成的，仅在覆盖栅电极的氧化硅膜17上部的有限部位造成三角形或梯形的隆起20，它是偏压等离子体CVD的特征。这是因为，在利用ECR等离子体的偏压等离子CVD中，薄膜的形成是随同腐蚀进程进行的。因此，用ECR等离子体的偏压等离子体CVD在元件上形成的隆起部位宽度比腐蚀后的元件宽度窄，这种特征是用现有其它等离子体CVD工艺所不能达到的。需要抛光的隆起部位体积很小，使得CMP工艺所需持续进行的时间能够缩短。然而，在利用ECR的偏压等离子体CVD中，由于薄膜的形成是随等离子体的发生而进行的，因而就不可能在象MOS晶体管这样的元件上直接形成氧化硅膜。这是因为由偏压等离子体CVD产生的高频等离子体气体冲击着衬底，从而造成载荷电子的粒子使栅电极充电，同时载荷电子的粒子还使栅氧化膜成为陷阱，因此使晶体管的阈值电压偏离，并导致可能发生因在载荷电子的栅电极与反偏衬底之间的电场损伤栅氧化膜的情形。在这样的状态下，就不可能确定MOS晶体管的均匀阈值和栅氧化膜的均匀击穿电压值，因而就不可能获得满足设计需求值的MOS晶体管。
因此，按照本发明，为了防止在栅氧化膜2中产生陷阱并防止栅电极3充电，如前面说明的那样用常压CVD或低压CVD的方法不用等离子体在元件上首次形成一层约为1000至1500埃的氧化硅膜，此氧化硅膜是用以防止充电和产生陷阱的保护膜17。由常压CVD和低压CVD按所要求的如此厚度形成的氧化硅膜使其起着保护膜的作用。倘若这层氧化硅膜17较厚，用偏压等离子体CVD形成的氧化硅膜(夹层绝缘膜)18就会产生大幅度的隆起部位。因此，就需要使氧化硅膜17形成得足够薄，使其起到保护膜的作用。实际上，用常压CVD或低压CVD形成氧化硅膜的覆盖厚度有限，因而就不会让这层膜形成得过厚。
此后，当用ECR等离子体的偏压等离子体CVD形成一层8000至10000埃的氧化硅膜作为夹层绝缘膜18时，保护膜17就保护着绝缘栅膜2和栅电极3使其免受等离子体充电以及产生陷阱。还有，如过去已说明过的，作为偏压等离子体的一种特征，仅在元件上面的有限部位处形成一块三角形或梯形的隆起，这就使得要被抛光去除的氧化硅膜的隆起部位20的总量变得很小。用ECR等离子体的偏压等离子体CVD如此形成的夹层绝缘膜18示于图2G。
然后，用选择形成的光刻胶作为掩膜，用由氩Ar气冲淡的CHF3和CF4并在约500毫乇压力以及800瓦射频功率的条件下进行干法腐蚀工艺，由此如图2H所示，在源/漏区的上面选择性地形成接触孔。此后，在整个表面上生长一层5000埃的钨W层，并通过返腐蚀使得仅在接触孔中形成钨的插塞。接着，通过溅射形成一层4000至8000埃的AlSiCu层作为互连层22B，并且还通过溅射形成一层约500埃的氮化钛TiN层22A供防止反射。然后用光刻胶掩蔽互连线部分对TiN/AlSiCu层进行干法腐蚀，由此形成金属互连线21。这样，在元件上形成夹层绝缘膜18以及在其表面上形成金属互连线21的工艺就完成了。
图3图示本发明第二实施例的一个半导体器件。图3的注解与图1中所示现有技术的示例相对应，同样的标号是指同样的或类似的组成部分。此实施例与现有技术的区别在于，它用低压或常压的CVD不用等离子体形成保护膜116覆盖住衬底106和栅电极101的表面以及元件隔离区104，并用ECR的等离子体CVD形成一层夹层绝缘膜117覆盖住保护膜116。这里，与栅电极101和元件隔离区104对应的夹层绝缘膜117的部分自衬底形成隆起，成为夹层绝缘膜117的隆起部分118。然而，如同已予说明的那样，由于用ECR的等离子体CVD形成的夹层绝缘膜的特性，它所形成的隆起部位118小于由覆盖栅电极101和元件隔离区104的保护膜116所确定的隆起部位。因而就缩短了用CMP法平整所需的时间，使得制造成本降低。
作为使用ECR的偏压等离子体CVD形成夹层绝缘膜的一项结果，已经证实，用CMP法抛光去除由常压CVD或低压CVD形成的氧化硅膜所需的时间约为用CMP法抛光去除由用ECR的偏压等离子体CVD形成的氧化硅膜所需时间的两倍。就是说，当运用本发明的方法时，CMP工艺步骤能够在现有技术所需的一半时间内完成。特别是，由于进行从低压CVD到用ECR的等离子体CVD的转换几乎没有改变压力，只是向气体材料SiH4和O2中加进氩Ar气以及加上约800瓦的射频功率，射频功率密度约为每平方厘米1瓦，为从形成绝缘层17(116)转换到形成夹层绝缘膜18(117)无需增加任何新的步骤，这样就省去了任何额外的时间。因此，当采用本发明的方法时，进行CMP工艺步骤所需的时间就能减至现有技术所需时间的一半。
在本发明的方法中，用偏压等离子体CVD形成用作夹层绝缘膜的氧化硅膜是由于可以得到足够的覆盖厚度。然而，当使用含磷的一层磷硅玻璃(PSG)膜或是含磷或硼的一层硼磷硅玻璃(BPSG)膜时，即使也能获得类似的足够覆盖厚度，但这样的一层薄膜并不能取代按本发明的方法所获得的夹层绝缘膜。这是由于，当用PSG或BPSG作夹层绝缘膜时，MOS晶体管的热载流子电阻特性使得MOS晶体管的寿命遭受损伤。考虑这一问题是由于在PSG和BPSG中含有水。因此，在用PSG或BPSG形成夹层绝缘膜的地方可以首先在半导体衬底上形成一层具有防水特性的氮化硅膜，在此氮化硅膜上可以形成一层PSG或BPSG薄膜；接着进行CMP工艺。然而，在这样的情况下，尽管能用常压CVD或低压CVD形成PSG或BPSG薄膜，但要求为形成氮化硅膜所需的附加步骤。再说，用ECR的偏压等离子体CVD形成的氧化硅膜是明显可以用来取代PSG或BPSG的。
在对本发明的说明当中，引用了MOS晶体管作为一项元件的示例。然而，这种元件无须只限于MOS晶体管，因为在半导体衬底上具有隆起部位的其它元件可以得到同样的效果。此外，尽管是用常压CVD或低压CVD不用等离子体在元件上形成氧化硅膜作为抗等离子体的一层保护膜，由于任何可用于作抗等离子体保护的薄膜都可合适选用为保护膜的材料，显然此保护膜就不是必须用氧化硅膜。
当对本发明在其优选实施例中进行过描述的同时，要了解到所使用的言词只是描述的言词而非限定，并可在不偏离权利要求所确定的真实范围的情况下进行在从属权利范围内的改变。

Claims (4)

1.一种制造半导体器件的方法，其特征在于，它包括以下步骤：
用常压CVD和低压CVD中的一种方法而不用等离子体，形成第一层绝缘层(17)覆盖住表面凸凹不平的半导体衬底；
通过利用电子回旋共振的偏压等离子体CVD工艺，形成第二层绝缘膜(18)覆盖住所述的第一层绝缘层；以及
用化学机械抛光工艺平整所述的第二层绝缘膜。
2.一种制造半导体器件的方法，其特征在于，它包括以下步骤：
在半导体衬底(106)上的第一区形成第一MOS晶体管，具有形成为隆起部位的第一栅电极(101)；
在所述半导体衬底上的第二区形成第二MOS晶体管，具有形成为隆起部位的第二栅电极(101)；
形成第一层绝缘层(104)，设置在所述第一区和所述第二区之间，供所述第一MOS晶体管与所述第二MOS晶体管相互隔离；
用常压CVD和低压CVD中的一种方法而不用等离子体，形成第二层绝缘膜(116)覆盖住所述第一区和所述第二区以及所述半导体衬底；
通过利用电子回旋共振的偏压等离子体CVD工艺，形成第三层绝缘膜(117)覆盖住所述第二绝缘层；以及
用化学机械抛光工艺平整所述第三层绝缘膜。
3.按照权利要求1所述的一种制造半导体器件的方法，其特征在于，其中所述的第二层绝缘膜是用氧化硅形成的。
4.按照权利要求2所述的一种制造半导体器件的方法，其特征在于，其中所述的第三层绝缘膜是用氧化硅形成的。
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