KR100846613B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100846613B1
KR100846613B1 KR1020027010532A KR20027010532A KR100846613B1 KR 100846613 B1 KR100846613 B1 KR 100846613B1 KR 1020027010532 A KR1020027010532 A KR 1020027010532A KR 20027010532 A KR20027010532 A KR 20027010532A KR 100846613 B1 KR100846613 B1 KR 100846613B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
groove
insulating film
forming
diffusion layer
Prior art date
Application number
KR1020027010532A
Other languages
English (en)
Other versions
KR20020077447A (ko
Inventor
우메바야시타쿠
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20020077447A publication Critical patent/KR20020077447A/ko
Application granted granted Critical
Publication of KR100846613B1 publication Critical patent/KR100846613B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

DRAM에 있어서, 커패시터 용량을 증대시키지 않고 접합 리크의 억제를 도모하고, 확산층과 추출 전극의 접촉 면적의 증대를 도모하여 콘택트 저항을 저감하여 DRAM 셀의 축소화를 가능하게 하며, 게이트 전극과 추출 전극 사이의 절연 내압도 확보한다. 메모리 소자와 로직 소자를 동일 반도체 기판 상에 형성한 반도체 장치에 있어서, 메모리 소자의 트랜지스터는 반도체 기판(11)에 형성한 홈(13) 내에 게이트 절연막(15)을 개재하여 메운 게이트 전극(16)과, 홈(13)의 측벽의 반도체 기판(11) 표면측에 형성한 확산층(17)을 구비하고, 게이트 전극(16) 상에 제 1 층간 절연막(18)을 개재하여 게이트 전극(16)에 오버랩하는 상태로 확산층(17)에 접속시키는 추출 전극(20)을 구비한 것으로, 워드선(16)도 홈(13) 내에 형성되고, 확산층(17)은 깊이 방향으로 불순물 농도가 엷어지고 있다.
Figure R1020027010532
메모리 소자, 로직 소자, 반도체 기판, 트랜지스터, 확산층, 접속 구멍

Description

반도체 장치 및 그 제조 방법{Semiconductor device and its manufacturing method}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 DRAM(Dynamic Random Access Memory)과 로직 소자를 혼재한 반도체 장치 및 그 제조 방법에 관한 것이다.
해마다 가속되는 미세화 경쟁에 의해서, 특히, 대용량의 DRAM과 고속 로직 소자를 1칩에 탑재하는 복합 디바이스의 개발이 행해지고 있다. 그 구성의 일예로서는, DRAM의 메모리 셀 게이트를 기판 위에 쌓고, 메모리 셀 트랜지스터의 확산층의 추출에는 이른바 자기 정합 콘택트(self-align contact)를 사용하고, 한편, 로직 소자는 자기 정합 콘택트를 사용하지 않고 형성하는 구성의 것이다.
그렇지만, 적층형의 DRAM도 여러가지 문제가 현재화되고 있다.
트랜지스터 성능을 유지하기 위해서, DRAM 메모리 셀의 축소와 함께 기판 농도는 점점 높아지고 있고, DRAM부의 접합 리크(leak)도 엄격한 상태에 가까워지고 있다. 이 때문에, 메가비트급의 DRAM에서의 접합 리크의 억제가 곤란해지고 있다. 즉, 종래는 여유를 가지고 제어 가능하던 DRAM의 데이터 보유 특성의 유지가 곤란해지고 있다. 이대로는 세대마다 커패시터 용량을 증대시켜 나가는 것 밖에 유효 한 수단이 발견되지 않는다.
또한, DRAM 셀의 축소화와 함께, 확산층과 추출 전극의 접촉 면적이 좁아지고, 세대마다 2배의 기세로 콘택트 저항이 상승하도록 되어 있다. O.1㎛ 이후의 세대에서는 이 콘택트 저항이 수 킬로 Ω이 될 것으로 예상되고, 메모리 셀의 워드 트랜지스터의 온 저항에 효과가 있을 것으로 예상된다. 따라서, 셀 트랜지스터뿐만 아니라, 이 콘택트 저항의 격차가 DRAM 동작에 엄격한 영향을 주게 되어, 제조상, 한층 더 정밀성이 요구되고 있다.
또한, DRAM 셀의 축소화와 함께, 셀 트랜지스터의 게이트 전극과 그 옆에 형성되는 확산층의 추출 전극의 층간 절연 거리는 세대마다 가까워지고 있다. 메가비트급의 DRAM을 제조하는 데에 있어서, 이 내압(耐壓)을 확보하기 위해서는 20㎚ 내지 30㎚가 한계의 거리가 되고 있다. 그 때문에, 0.1㎛ 이후의 세대의 DRAM에서는 이 내압 한계 거리 이하의 거리로 확산층의 추출 전극을 형성하는 것이 곤란하게 되어 있다.
한편, 로직부의 트랜지스터 성능의 향상도 눈부시고, O.1㎛ 이후의 세대의 로직 트랜지스터에서는 그 게이트 길이가 50㎚ 내지 70㎚, 게이트 절연막이 1.5㎚ 이하의 극박막을 형성하는 것이 요구된다고 예상된다. 이 두께 이하부터, 종래부터 사용된 양질의 절연막인 산화실리콘(SiO2)의 적용이 한계가 되고, 산화지르코늄, 산화하프늄, 산화탄탈, 산화알루미늄, BST(BaTiO3과 SrTiO3의 혼정(混晶)) 등의 새로운 절연막의 적용이 불가결해질 것으로 예상되고 있다.
상기 산화 지르코늄, 산화하프늄, 산화탄탈, 산화알루미늄, BST 등의 절연재료로 이루어지는 게이트 절연막은 확산층의 활성화에 필요한 열처리를 피하기 위해서, 또한 게이트 전극을 형성할 때의 플라즈마 데미지(damage)를 회피하기 위해서, 확산층을 형성한 후에 더미(dummy) 게이트 패턴 전극을 바꾸는 리플레이스먼트(replacement) 게이트 전극이 제안되고 있다. 이 리플레이스먼트 게이트 전극 구조에도, 종래의 폴리실리콘 게이트 전극에서 문제가 되는 공핍화(空乏化) 억제를 위해, 비교적 내열성이 낮은 상기 재료의 채용이 필요해질 것으로 예상된다.
또한, 상기 리플레이스먼트 게이트의 제조 프로세스에서는 더미 게이트 패턴 위를 화학적 기계 연마(이하 CMP라고 하고, CMP는 Chemical Mechanical Polishing)에 의해서 노출시키는 공정을 수반하기 때문에, 게이트 전극 상부에 자기 정합 콘택트와 커패시터를 형성하는 스택(stack)형의 DRAM 셀과는 정합성이 좋지 않고, 또한, DRAM의 콘택트 활성화에 필요한 열처리에 대하여도 정합성이 좋지 않다.
이와 같이, 현재의 0.18㎛ 세대에서는 간신히 허용되고 있는 기술에서도, 금후의 O.1㎛ 세대 이후에서는 어떠한 대책이 필요해지고, 칩의 성능 경향을 유지하기 위해서는 적층형의 DRAM 구조의 발본적인 개량이 필요하게 될 것으로 예상된다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 반도체 장치 및 그 제조 방법이다.
본 발명의 반도체 장치는 메모리 소자와 로직 소자를 동일 반도체 기판 상에 형성한 반도체 장치에 있어서, 상기 메모리 소자의 트랜지스터는 상기 반도체 기판에 형성한 홈 내에 게이트 절연막을 개재하여 메운 게이트 전극과, 상기 홈의 측벽의 상기 반도체 기판 표면측에 형성한 확산층을 갖고, 상기 게이트 전극 상에 절연막을 개재하여 상기 게이트 전극에 오버랩(overlap)하는 상태로 상기 확산층에 접속되는 추출 전극을 구비한 것이다.
또한, 상기 반도체 기판에 소자 분리 영역이 형성되고, 상기 게이트 전극에 접속되는 워드선은 상기 반도체 기판 및 상기 소자 분리 영역에 형성한 홈에 상기 게이트 전극에 접속하여 형성되는 것이다. 또한, 상기 확산층은 깊이 방향으로 불순물 농도가 엷어지는 것이다.
상기 반도체 장치에서는 게이트 절연막을 개재하여 반도체 기판에 메워진 게이트 전극 상에 절연막을 개재하여 이 게이트 전극에 오버랩하는 상태로 확산층에 접속되는 추출 전극을 구비하고 있기 때문에, 게이트 전극 상의 절연막을 20㎚ 내지 30㎚ 이상의 충분한 막 두께를 확보하는 것이 가능하게 되고, 그것에 의하여, 게이트 전극(워드선)과 확산층에 접속되는 추출 전극의 내압이 확보되게 된다. 또한, 반도체 기판에 게이트 절연막을 개재하여 게이트 전극이 메워지고, 확산층이 반도체 기판 표면측에 형성되어 있는 것으로부터, 채널은 게이트 전극이 형성되어 있는 홈 바닥부측의 반도체 기판을 돌아 들어가도록 형성된다. 그 때문에, 실효적인 채널 길이가 충분히 확보되기 때문에, 백바이어스를 인가하여, 짧은 채널 효과가 엄격한 DRAM의 트랜지스터 특성이 안정화된다. 또한, 추출 전극은 확산층의 반도체 기판의 표면측 전역에 접속되는 것이 가능하게 되어, 콘택트 저항의 저감을 도모할 수 있다.
또한, 워드선은 반도체 기판 및 소자 분리 영역에 형성한 홈에 게이트 전극에 접속되도록 형성되어 있기 때문에, 게이트 전극과의 동시 형성을 가능하게 하고 있다. 또한, 확산층은 깊이 방향으로 불순물 농도가 엷어지기 때문에, 접합의 전계를 완화하는 것이 가능하게 되어, 데이터 보유 특성의 성능이 유지된다.
본 발명의 반도체 장치의 제조 방법은, 메모리 소자와 로직 소자를 동일 반도체 기판 상에 형성하는 반도체 장치의 제조 방법에 있어서, 상기 메모리 소자의 메모리 트랜지스터는 상기 반도체 기판 및 상기 반도체 기판에 형성한 소자 분리 영역에 홈을 형성하는 공정과, 상기 홈 내에 게이트 절연막을 형성하는 공정과, 상기 홈의 상부를 남긴 상태로 상기 홈 내를 메우도록 게이트 전극 및 워드선을 형성하는 공정과, 상기 홈의 측벽의 상기 반도체 기판 표면측에 확산층을 형성하는 공정과, 상기 홈의 상부를 메우도록 절연막을 형성하는 공정과, 상기 게이트 전극 상에 상기 절연막을 개재하여 상기 게이트 전극에 오버랩하는 상태로 상기 확산층에 도달하는 접속 구멍을 형성하는 공정과, 상기 접속 구멍 내에 추출 전극을 형성하는 공정과, 상기 추출 전극을 활성화하는 열처리를 행하는 공정으로 형성되고, 상기 로직 소자의 로직 트랜지스터는 상기 게이트 전극 및 상기 워드선과 동일층에서 상기 반도체 기판 상에 더미 게이트 패턴을 형성하는 공정과, 상기 더미 게이트 패턴을 마스크로 하여 로직 트랜지스터의 저농도 확산층을 형성하는 공정과, 상기 더미 게이트 패턴의 측벽에 사이드 월(side wall)을 형성하는 공정과, 상기 더미 게이트 패턴과 상기 사이드 월을 마스크로 하여 로직 트랜지스터의 확산층을 형성하는 공정과, 상기 절연막과 동일층에서 더미 게이트 패턴을 덮는 공정과, 상기 접속 구멍 내에 추출 전극을 형성한 후의 상기 절연막의 평탄화 공정에서 상기 더미 게이트 패턴의 상부를 노출시키는 공정과, 상기 활성화의 열처리를 한 후에 상기 더미 게이트 패턴을 제거하여 게이트 홈을 형성하는 공정과, 상기 게이트 홈에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정으로 형성된다. 또한, 상기 메모리 트랜지스터의 확산층은 깊이 방향으로 불순물 농도가 엷어지도록 형성된다.
상기 반도체 장치의 제조 방법에서는, 반도체 기판에 형성한 홈 내에, 그 홈의 상부를 남기고 게이트 절연막을 개재하여 게이트 전극(워드선)을 메우도록 형성하고, 또한, 홈의 측벽의 반도체 기판 표면측에 확산층을 형성하며, 또한 홈의 상부를 메우도록 절연막을 형성하고, 게이트 전극 상에 절연막을 개재하여 게이트 전극에 오버랩하는 상태로 확산층에 도달하는 접속 구멍을 형성하는 것으로부터, 접속 구멍 내에 형성되는 추출 전극과 게이트 전극은 절연막에 의해서 이간되고, 더욱이 그 절연막은, 예를 들면, 20㎚ 내지 30㎚ 이상의 충분한 막 두께를 확보하는 것이 가능하게 된다.
그 때문에, 게이트 전극(워드선)과 확산층에 접속되는 추출 전극의 내압을 확보하는 것이 가능하게 된다.
또한, 반도체 기판에 형성한 홈 내에 게이트 절연막을 개재하여 게이트 전극을 메우고, 확산층을 반도체 기판 표면측에 형성함으로써, 채널은 게이트 전극이 형성되어 있는 홈 바닥부측의 반도체 기판을 돌아 들어가도록 형성된다. 그 때문에, 실효적인 채널 길이가 충분히 확보되기 때문에, 백 바이어스를 인가하여, 짧은 채널 효과가 엄격한 DRAM의 트랜지스터 특성이 안정화된다. 또한, 추출 전극은 확산층의 반도체 기판의 표면측 전역에 접속시키는 것이 가능하게 되고, 콘택트 저항의 저감을 도모할 수 있다.
또한, 워드선은 반도체 기판 및 소자 분리 영역에 형성한 홈에 게이트 전극에 접속되도록 형성되어 있기 때문에, 게이트 전극과의 동시 형성을 가능하게 하고 있다. 또한, 확산층은 깊이 방향으로 불순물 농도가 엷어지도록 형성함으로써, 접합의 전계를 완화하는 것이 가능하게 되어, 데이터 보유 특성의 성능이 유지된다.
도 1은 본 발명의 반도체 장치에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 2a 및 도 2b는 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 3a 및 도 3b는 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 4a 및 도 4b는 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 5a 및 도 5b는 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 6a 및 도 6b는 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 7a 및 도 7b는 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
도 8은 본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를 도시하는 개략 구성 단면도.
본 발명의 반도체 장치에 따른 실시예의 일예를 도 1의 개략 구성 단면도에 따라 설명한다.
도 1에 도시하는 바와 같이, 반도체 기판(11)에는 소자 분리 영역(12)이 형성되어 있다.
이 소자 분리 영역(12)은, 예를 들면, STI(Shallow Trench Isolation) 기술에 의해서, 예를 들면, 0.1㎛ 내지 0.2㎛ 정도의 깊이로 형성되어 있다. 상기 반도체 기판(11) 및 상기 소자 분리 영역(12)에는 홈(13)이, 예를 들면, 50㎚ 내지 100㎚ 정도의 깊이로 형성되고, 그 홈(13) 내에는 게이트 절연막(15)을 개재하여 워드선(게이트 전극)(16)이 형성되어 있다. 또, 반도체 기판(11)에 형성된 홈(13)의 깊이와 소자 분리 영역(12)에 형성된 홈(13)의 깊이에 다소의 차가 생기더라도 지장은 없다.
또한, 상기 홈(13)의 바닥부에서의 반도체 기판(11)에는 채널 확산층(14)이 형성되어 있다. 상기 채널 확산층(14)은 고농도(예를 들면 1.O×1018/㎤ 내지 1.O×1019/㎤)로 해야만 하지만, 반도체 기판(11)을 파내려 간 홈(13) 바닥부의 반도체 기판(11) 부분에 형성되어 있는 것으로, 홈(13)의 측벽이나 상부는 거의 기판 농도로서 좋고, 그 영역은 지극히 저농도(예를 들면 1.O×1017/㎤ 내지 1.O×1018/㎤)로 되어 있다.
상기 게이트 절연막(15)은 최선단(最先端)의 로직 트랜지스터보다도 약간 두꺼운 막 두께를 갖고, 또한 게이트 길이도 약간 길게 형성되기 때문에, 이 세대에서도, 열 산화에 의한 산화실리콘막의 적용이 가능하다. 따라서, DRAM 영역의 상기 게이트 절연막(15)은, 예를 들면, 1.5㎚ 내지 2㎚ 정도의 두께의 산화실리콘막으로 형성되어 있다.
또한, 상기 워드선(게이트 전극)(16)은 적어도 나중에 설명하는 추출 전극(20)과의 내압이 확보되는 거리로서, 그 표면이 홈(13)의 상부의 반도체 기판(11) 표면보다 적어도 30㎚ 이상 50㎚ 이하, 바람직하게는 40㎚ 이상 50㎚ 이하 내려간 상태로 형성되어 있다. 이 실시예에서는, 예를 들면, 50㎚ 정도 내려간 상태로 형성되어 있다.
또한, 상기 워드선(게이트 전극)(16)은 지연을 억제하기 위해서, 종래부터 사용한 텅스텐실리사이드(WSi2)/폴리실리콘으로 이루어지는 폴리사이드 구조 대신에, 예를 들면, 텅스텐/질화텅스텐/폴리실리콘 또는 코발트/코발트실리사이드/폴리실리콘으로 이루어지는 내열성의 폴리메탈 게이트 구조를 사용할 수 있다. 본 실시예에서는 N채널 트랜지스터를 구성하고 있기 때문에, 게이트 전극 및 워드선을 폴리메탈 게이트 구조로 형성하고 있다. 그 때문에, 붕소의 천공이나 질화텅스텐 계면으로의 편석(偏析) 등의 문제는 발생하지 않는다.
또한, 상기 홈(13)의 측벽 상부에 있어서의 반도체 기판(11) 표면측에는 DRAM 영역의 확산층(17)이 형성되어 있다. 이 확산층(17)의 바닥부는 가능한 한 엷은 농도로 설정되고, 반도체 기판(11)과의 전계를 완화시키는 것이 바람직하다. 원래 반도체 기판(11)측은 이 확산층(17)의 접합부에서는 저농도로 설정되어 있기 때문에, 확산층(17)과 함께 저전계 강도의 접합이 형성되어 있다. 이 접합에 의해서 DRAM 데이터 보유 특성이 유지된다.
상기 설명한 바와 같이, 반도체 기판(11)에 게이트 절연막(15)을 개재하여 게이트 전극(16)이 메워지고, 확산층(17)이 반도체 기판(11) 표면측에 형성되어 있기 때문에, 채널은 게이트 전극(16)이 형성되어 있는 홈(13) 바닥부측의 반도체 기판(11)을 돌아 들어가도록 형성된다. 그 때문에, 실효적인 채널 길이를 확보할 수 있고, 백 바이어스를 인가하여 짧은 채널 효과가 엄격한 DRAM 셀의 트랜지스터 특성을 안정화시킬 수도 있다.
상기 반도체 기판(11) 상의 전체 면에는 제 1 층간 절연막(18)이 형성되어 있다. 이 제 1 층간 절연막(18) 표면은 평탄화되어 있다. 상기 제 1 층간 절연막(18) 상에는 DRAM 영역의 확산층(17)에 도달하는 접속 구멍(19)이 형성되어 있다. 이 접속 구멍(19)은 확산층(17)의 표면 전체 면에서 추출 전극을 콘택트시키는 것이 가능하도록, 접속 구멍(19)의 개구 직경을 가능한 한 크게 형성하는 것이 바람직하다. 그것에 의하여 콘택트 저항의 저감이 도모된다. 또한, 도면에서는 다소 얼라인먼트(alignment) 어긋남을 일으킨 상태를 고의로 기재하였지만, 접 속 구멍 개구시에 지나친 오버 에칭을 실시하지 않으면, 접속 구멍(19) 내에 형성되는 워드선 추출 전극의 물리적인 거리를 확보하는 것이 가능해진다. 또, 상부에서 본 투영 디자인에서는 이 접속 구멍(19)이 완전히 워드선(게이트 전극)(16)에 오버랩하는 형태로 되어 있다. 상기 접속 구멍(19) 내에는, 예를 들면, 인 도핑된 폴리실리콘으로 형성되는 추출 전극(20)이 형성되어 있다.
한편, 로직 영역에는 로직 트랜지스터가 형성된다. 즉, 상기 제 1 층간 절연막(18)에 형성된 반도체 기판(11)에 도달하는 홈(81)의 내부에는 게이트 절연막(82)을 개재하여 게이트 전극(84)이 형성되어 있다. 이 홈(81)의 측벽은 사이드 월(73)에 의해 형성되어 있고, 이 사이드 월(73)의 하부에서의 반도체 기판(11)에는 저농도 확산층(72, 72)이 형성되고, 이 저농도 확산층(72, 72)을 개재한 게이트 전극(84)의 양측의 반도체 기판(11)에는 확산층(74, 74)이 형성되어 있다. 또한, 로직 영역의 소자 분리 영역(12) 상에는 제 1 층간 절연막(18)에 형성된 홈(81)이 배치되고, 그 홈(81) 내에는 워드선(84)이 형성되어 있다. 이 워드선(84)이 형성되어 있는 홈(81)의 측벽도 앞서 설명한 바와 같이, 사이드 월(73)에 의해 형성되어 있다.
또한, 상기 제 1 층간 절연막(18) 상에는 추출 전극(20), 게이트 전극(84) 등을 덮는 제 2 층간 절연막(21)이 형성되어 있다. 이 제 2 층간 절연막(21)에는 비트 콘택트 홀(22)이 형성되어 있다. 또한 제 2 층간 절연막(21) 상에는 비트선(23)이 형성되어 있고, 그 일부는 상기 비트 콘택트 홀(22)을 통하여 추출 전극(20)에 접속되어 있다. 이 비트선(23)은 금속 배선에 의해 형성되어, 그 하부 에 밀착층(23a)이 형성되고, 그 상부에 옵셋 절연막(24)이 형성되어 있다.
상기 제 2 층간 절연막(21) 상에는 상기 비트선(23)을 덮는 에칭 스토퍼층(25) 및 제 3 층간 절연막(26)이 형성되어 있다. 이 제 3 층간 절연막(26) 표면은 평탄화되어 있다. 상기 제 3 층간 절연막(26)에는 상기 추출 전극(20)에 접속하는 접속 구멍(27)이 형성되고, 이 접속 구멍(27) 내에는 비트선(23)과의 절연을 도모하기 위해서 사이드 월 절연막(28)이 형성되어 있다.
또한, 기억 노드에 접속하는 커패시터(31)가 형성되어 있다. 여기서는 열처리가 불필요한 MIM(Metal/insulator/Metal) 구조의 커패시터가 사용되고 있다. MIM 구조의 커패시터(31)는 0.1㎛ 이후의 DRAM에서는 필수가 될 것으로 예상되고, 현재에서는 일예로서, 전극에 루테늄(Ru), 산화루테늄(Ru)계 재료가 사용되고, 유전체막에는 BST(BaTiO3과 SrTiO3의 혼정)계의 막이 채용된다.
또, 상기 커패시터에는 상기 MIM 구조의 커패시터(31)에 한정되지 않고, 예를 들면, 폴리실리콘의 결정 입자를 이용한 HSG의 기억 노드 전극 또는 실린더 형상의 기억 노드 전극을 적용하는 것도 가능하고, 절연막에 종래부터 사용되고 있는 산화실리콘막과 질화실리콘막과 산화실리콘막의 적층막(ONO막), 산화탄탈막, 산화알루미늄막 등을 사용할 수 있다.
상기 제 3 층간 절연막(26) 상에는 상기 MIM 구조의 커패시터(31)를 덮는 제 4 층간 절연막(32)이 형성되어 있다. 이 제 4 층간 절연막(32)의 표면은 평탄화되어 있다. 상기 제 4 층간 절연막(32) 내지 상기 제 1 층간 절연막(18)에는 커패시터 추출 전극, 워드선 추출 전극, 비트선 추출 전극, 로직 영역의 확산층 추출 전극, 로직 영역의 게이트 추출 전극 등을 형성하기 위한 접속 구멍(33, 34, 35, 85, 86) 등이 형성되어 있다. 또한, 접속 구멍(33, 34, 35, 85, 86) 등에는 커패시터 추출 전극(36), 워드선 추출 전극(37), 비트선 추출 전극(38), 로직 영역의 확산층 추출 전극(87), 로직 영역의 게이트 추출 전극(88) 등이 형성되어 있다.
또한, 제 4 층간 절연막(32) 상에는 제 5 층간 절연막(39)이 형성되어 있다. 상기 제 5 층간 절연막(39)에는 각 전극(36 내지 38, 87, 88) 등에 도달하는 각 배선 홈(40)이 형성되고, 각 배선 홈(40)에 제 1 배선(41)이 형성되어 있다. 이 제 1 배선(41)은, 예를 들면, 구리 배선으로 이루어진다. 도시하지는 않지만, 또한 필요에 따라 상층 배선을 형성한다.
상기 반도체 장치(1)에서는 게이트 절연막(15)을 개재하여 반도체 기판(11)에 메워진 게이트 전극(16) 상에 제 1 층간 절연막(18)을 개재하여 이 게이트 전극(15)에 오버랩하는 상태로 확산층(17)에 접속되는 추출 전극(20)을 구비하고 있기 때문에, 게이트 전극(16) 상의 제 1 층간 절연막(18)을 20㎚ 내지 30㎚ 이상의 충분한 막 두께를 확보하는 것이 가능하게 되고, 그것에 의하여, 게이트 전극(워드선)(16)과 확산층(17)에 접속되는 추출 전극(20)의 내압이 확보되게 된다.
또한, 반도체 기판(11)에 게이트 절연막(15)을 개재하여 게이트 전극(16)이 메워지고, 확산층(17)이 반도체 기판(11) 표면측에 형성되어 있기 때문에, 채널은 게이트 전극(16)이 형성되어 있는 홈(13) 바닥부측의 반도체 기판(11)을 돌아 들어가도록 형성되어 있다. 그 때문에, 실효적인 채널 길이가 충분히 확보되기 때문 에, 백 바이어스를 인가하여, 짧은 채널 효과가 엄격한 DRAM의 트랜지스터 특성이 안정화된다. 또한, 추출 전극(20)은 확산층(17)의 반도체 기판(11) 표면측 전역에 접속시키는 것이 가능하게 되어, 콘택트 저항의 저감을 도모할 수 있다.
또한, 워드선(16(16w))은 반도체 기판(11) 및 소자 분리 영역(12)에 형성한 홈(13)에 게이트 전극에 접속되도록 형성되어 있기 때문에, 게이트 전극(16)과의 동시 형성을 가능하게 하고 있다. 또한, 확산층(17)은 깊이 방향으로 불순물 농도가 엷어지기 때문에, 접합의 전계를 완화하는 것이 가능하게 되고, 데이터 보유 특성의 성능이 유지된다.
본 발명의 반도체 장치의 제조 방법에 따른 실시예의 일예를, 도 2a 내지 도 8의 개략 구성 단면도에 따라서 설명한다. 도 2a 내지 도 8에서는 상기 도 1에 따라 설명한 바와 같은 구성 부품에는 동일 부호를 부여한다.
도 2a 도에 도시하는 바와 같이, 예를 들면, STI(Shallow Trench Isolation) 기술에 의해서, 반도체 기판(11)에 소자 분리 영역(12)을 형성한다. 또한, 리소그래피 기술에 이용하는 레지스트막(61)을 형성한 후, DRAM부의 게이트 전극 및 워드선이 되는 부분의 레지스트막(61)에 개구부(62)를 형성한다. 도면에서는 산화실리콘으로 이루어지는 버퍼층(51)을 형성한 반도체 기판(11)을 도시하고 있지만, 경우에 따라서는 상기 버퍼층(51)은 필요로 하지 않는다. 또한, 상기 소자 분리 영역(12)은 0.1㎛ 내지 0.2㎛ 정도의 깊이로 형성된다.
이어서, 도 2b에 도시하는 바와 같이, 상기 레지스트막(61)을 에칭 마스크로 사용하여, 버퍼층(51), 소자 분리 영역(12) 및 반도체 기판(11)을 에칭(예를 들면, 연속적으로 에칭)하여 소자 분리 영역(12)(필드) 및 반도체 기판(11)에 홈(13)을 형성한다. 이 홈(13)의 깊이는, 예를 들면, 50㎚ 내지 100㎚ 정도이며, 반도체 기판(11)에 형성된 홈(13)의 깊이와 소자 분리 영역(12)에 형성된 홈(13)의 깊이가 다소의 차가 생겨도 좋다.
그 후 상기 레지스트막(61)을 통상의 제거 기술에 의해 제거하고, 또한 버퍼층(51)을 에칭에 의해 제거한다.
이어서, 도 3a에 도시하는 바와 같이, DRAM 영역의 채널 도즈(dose)를, 예를 들면, 이온 주입법으로 행하여, 홈(13)의 바닥부에서의 반도체 기판(11)에 채널 확산층(14)을 형성한다. 그 후, 상기 홈(13)의 내면 및 반도체 기판(11), 소자 분리 영역(12) 상에 DRAM부의 게이트 절연막(15)을 형성한다. 또한, 홈(13)을 메우도록 반도체 기판(11), 소자 분리 영역(12) 상에 게이트 전극 형성막(52)을 형성한다.
DRAM 영역의 워드 트랜지스터의 채널로서, 고농도(예를 들면, 1.O×1018/㎤ 내지 1.O×1019/㎤)로 해야만 하는 영역은 반도체 기판(11)을 파내려 간 홈(13) 바닥부의 반도체 기판(11) 부분이며, 홈(13)의 측벽이나 상부에는 거의 기판 농도로서의 이온 주입을 할 필요는 없다. 따라서, 지극히 저농도(예를 들면, 1.0×1017/㎤ 내지 1.O×1018/㎤)에서의 형성이 가능하게 된다.
DRAM 셀은 최선단의 로직 트랜지스터보다도 약간 두꺼운 게이트 절연막을 갖고, 또한, 게이트 길이도 약간 길게 형성되기 때문에, 이 세대에서도, 열 산화에 의한 산화실리콘막의 적용이 가능하다. 따라서, DRAM 영역의 상기 게이트 절연막(15)은, 예를 들면, 1.5㎚ 내지 2㎚ 정도의 두께의 산화실리콘막으로 형성된다. 또한, 게이트 전극 형성막(52)은 지연을 억제하기 위해서, 종래부터 사용한 텅스텐 실리사이드(WSi2)/폴리실리콘으로 이루어지는 폴리사이드 구조 대신에, 예를 들면, 텅스텐/질화텅스텐/폴리실리콘 또는 코발트/코발트실리사이드/폴리실리콘으로 이루어지는 내열성의 폴리메탈 게이트 구조를 사용할 수 있다. 본 프로세스에서는 N채널 트랜지스터를 형성하기 위해서, DRAM 영역의 트랜지스터의 게이트 전극 및 워드선을 폴리메탈 게이트 구조로 형성하고 있다(도면에서는 메탈 부분과 폴리실리콘 부분을 도시하고 있다). 그 때문에, 붕소의 천공이나 질화텅스텐 계면으로의 편석 등의 문제는 발생하지 않는다.
또한, 상기 게이트 절연막(15)과 상기 게이트 전극 형성막(52)은 로직 영역의 더미 게이트 패턴으로서 사용할 수 있다. 따라서, 이 게이트 전극 형성막(52)의 막 두께는 합계로 150㎚ 내지 200㎚ 정도가 필요하게 된다.
또한, 전체 면에 레지스트막(91)을 형성한 후, 리소그래피 기술에 의해서, DRAM 영역의 워드선(게이트 전극도 포함함)을 형성하기 위해서 로직 영역만을 상기 레지스트막(91)으로 덮도록 패터닝한다. 이어서, 상기 레지스트막(91)을 마스크로 사용하여 DRAM 영역의 에치 백(etch back)을 행한다.
도 3b에 도시하는 바와 같이, 홈(13) 내에만 상기 게이트 전극 형성막(52)을 남기도록 하여, 워드선(일부가 게이트 전극이 됨)(16)을 형성한다. 그 때, DRAM 영역의 워드선(16) 형성을 위한 에치 백은 반도체 기판(11)보다도, 예를 들면, 50㎚ 정도 낮아지도록 하고, 나중에 형성되는 확산층 추출 전극과의 내압 거리를 확보한다.
이어서, 이온 주입에 의해서, 반도체 기판(11) 표면측에 DRAM 영역의 확산층(17)을 형성한다. 이 이온 주입에서는 데이터 보유 특성을 고려하여 인을 이온 주입한다. 이 때, 확산층(17)의 바닥부는 가능한 한 엷은 농도로 설정하고, 반도체 기판(11)의 전계를 완화시키는 것이 바람직하다. 원래 반도체 기판(11)측은 이 확산층(17)의 접합부에서는 저농도로 설정되어 있기 때문에, 확산층(17)과 함께, 저전계 강도의 접합이 형성된다. 이 접합이 DRAM 데이터 보유 특성의 경향을 유지한다. 또, DRAM 영역의 확산층(17)을 형성할 때는 로직 영역은 게이트 전극 형성막(52)으로 덮여 있기 때문에, 특히, 마스크를 필요로 하지 않기 때문에 마스크 형성 공정도 필요로 하지 않는다.
상기 설명한 바와 같이, 반도체 기판(11)에 게이트 절연막(15)을 개재하여 게이트 전극(16)이 메워지고, 확산층(17)이 반도체 기판(11) 표면측에 형성되어 있기 때문에, 채널은 게이트 전극(16)이 형성되어 있는 홈(13) 바닥부측의 반도체 기판(11)을 돌아 들어가도록 형성된다. 그 때문에, 실효적인 채널 길이를 확보할 수 있고, 백 바이어스를 인가하여 짧은 채널 효과가 엄격한 DRAM 셀의 트랜지스터 특성을 안정화시킬 수도 있다.
도 4a에 도시하는 바와 같이, 로직 영역의 더미 게이트 패턴의 패터닝을 행한다. 우선, 전체 면에 레지스트막(92)을 형성하고, 예를 들면, 리소그래피 기술에 의해서 레지스트막(92)을 로직 영역의 게이트 전극 패턴으로 가공한다. 그 때, DRAM 영역은 레지스트막(92)으로 보호하여 둔다.
도 4b에 도시하는 바와 같이, 상기 레지스트막(92)(상기 도 4a 참조)을 에칭 마스크로 하여 게이트 전극 형성막(52)을 에칭 가공하여 로직 영역에 더미 게이트 패턴(71)을 형성한다. 그 후, 상기 레지스트막(92)을 제거한다.
이어서, 로직 영역의 n채널 트랜지스터의 형성 영역 위를 개구한 레지스트막(도시하지 않음)을 형성하고, 계속해서 그 레지스트막을 마스크로 사용하여 반도체 기판(11)에 이온 주입을 행하고, n채널 트랜지스터의 저농도 확산층(72, 72)을 형성한다. 그 후, 상기 레지스트막을 제거한다. 마찬가지로 하여, 로직 영역의 p채널 트랜지스터의 형성 영역 위를 개구한 레지스트막(도시하지 않음)을 형성하고, 계속해서 그 레지스트막을 마스크로 사용하여 반도체 기판(11)에 이온을 주입하고, p채널 트랜지스터의 익스텐션(extension)(도시하지 않음)을 형성한다. 그 후, 상기 레지스트막을 제거한다.
이어서, 사이드 월 형성막(73F)을 전체 면에 형성한다. 이 사이드 월 형성막(73F)은 DRAM 영역의 게이트 전극(16) 상에 직접 접촉하는 상태로 형성되기 때문에, 질화실리콘보다도 저응력의 산화실리콘으로 형성하는 것이 바람직하다.
또는, 산화실리콘막과 질화실리콘막의 적층막 또는 산화 질화실리콘막으로 형성하는 것도 가능하다. 그 후, 전체 면에 레지스트막(93)을 형성하여, 예를 들면, 리소그래피 기술에 의해 로직 영역의 레지스트막(93)을 제거하고, DRAM 영역의 레지스트막(93)은 남기고, DRAM 영역을 보호하여 둔다. 그 상태에서, 상기 사이드 월 형성막(73F)을 에치 백한다.
그 결과, 도 5a에 도시하는 바와 같이, 더미 게이트 패턴(71)의 측벽에 사이드 월 형성막(73F)에서 사이드 월(73)이 형성된다. 이어서, 로직 영역의 n채널 트랜지스터의 형성 영역 위를 개구한 레지스트막(도시하지 않음)을 형성하고, 계속해서 그 레지스트막을 마스크로 사용하여 반도체 기판(11)에 이온 주입을 행하고, n채널 트랜지스터의 확산층(74, 74)을 형성한다. 그 후, 상기 레지스트막을 제거한다. 마찬가지로 하여, 로직 영역의 p채널 트랜지스터의 형성 영역 위를 개구한 레지스트막(도시하지 않음)을 형성하고, 계속해서 그 레지스트막을 마스크로 사용하여 반도체 기판(11)에 이온 주입을 행하고, p채널 트랜지스터의 확산층(도시하지 않음)을 형성한다. 그 후, 상기 레지스트막을 제거한다.
또한, 통상의 실리사이드화 기술을 사용하여, 상기 로직 영역의 각 확산층(74) 상에 선택적으로 실리사이드층(75)을 형성한다. 이 때, 더미 게이트 패턴(71)의 정상부에도 실리사이드층(75)이 형성되지만, 나중의 화학적 기계 연마(이하, CMP라고 하고, CMP는 Chemical Mechanical Polishing) 공정에서 이 실리사이드층은 제거되게 된다. 또, 더미 게이트 패턴(71)의 텅스텐막 상에 실리사이드층을 형성하고자 하지 않는 경우에는 더미 게이트 패턴(71) 상에 미리 질화실리콘막(도시하지 않음) 등으로 캡층을 형성하여 둠으로써 더미 게이트 패턴(71) 상의 실리사이드화를 저지할 수 있다.
다음에, 반도체 기판(11) 상의 전체 면에 캡 절연막(76)을 형성한다. 이 캡 절연막(76)은 실리사이드층을 형성한 영역의 접합 리크를 억제하는 효과가 있지만, 불필요하면 형성할 필요는 없다. 이어서, 전체 면에 제 1 층간 절연막(18)을 형성한 후, CMP에 의해, 제 1 층간 절연막(18) 표면을 평탄화한다. 상기 제 1 층간 절연막(18) 표면을 평탄화하는 방법은 평탄화를 실현할 수 있는 방법이면 CMP에 한정되는 것은 아니고, 예를 들면, 에치 백 법 등을 이용하는 것도 가능하다. 그 후, 상기 제 1 층간 절연막(18) 상에 레지스트막(53)을 형성한 후 리소그래피 기술에 의해, 상기 레지스트막(53)에 접속 구멍 패턴(54)을 형성한다.
이어서, 도 5b에 도시하는 바와 같이, 상기 레지스트막(도 4의 (5) 참조)을 에칭 마스크로 사용하여, 제 1 층간 절연막(18)을 관통하여 DRAM 영역의 확산층(17)에 도달하는 접속 구멍(19)을 형성한다. 이 때, DRAM 영역의 워드선(게이트 전극)(16)은 콘택트를 취해야 하는 확산층(17)보다도 반도체 기판(11) 표면 하에 배치되어 있기 때문에, 자기 정합 콘택트 등의 특별한 기술을 사용할 필요는 없다. 또한, DRAM의 확산층(17) 전체 면이 추출 전극과 콘택트할 수 있도록, 접속 구멍(19)의 개구 직경을 가능한 한 크게 형성하는 것이 바람직하다. 그것에 의하여 콘택트 저항의 저감이 도모된다. 또한, 도면에서는, 다소 얼라인먼트 어긋남을 일으킨 상태를 고의로 기재하였지만, 접속 구멍 개구시에 지나친 오버 에칭을 실시하지 않으면, 나중의 공정에서 접속 구멍(19) 내에 형성되는 워드선 추출 전극의 물리적인 거리를 확보하는 것이 가능해진다. 또, 상부에서 본 투영 디자인에서는 이 접속 구멍(19)이 완전히 워드선(게이트 전극)(16)에 오버랩하는 형태로 되어 있다.
이어서, 상기 접속 구멍(19) 내를 메우도록, 제 1 층간 절연막(18) 상에 추출 전극 형성막(55)을 형성한다. 이 추출 전극 형성막(55)은, 예를 들면, 인 도핑된 폴리실리콘으로 형성된다. 이 확산층 추출을 위한 추출 전극 형성막(55)은 종래대로, DRAM 영역에 접합 리크의 저감을 고려하여 인 도핑된 폴리실리콘이 선택되는 것이 바람직하다. 그 후, 인 도핑된 폴리실리콘을 활성화하기 위한 열처리를 행한다. 이 열처리로서는 900℃ 정도의 급속 가열 처리(이하, RTA라고 하고, RTA는 Rapid Thermal Annealing의 약칭)가 필요하게 된다. 그 후는 로직 영역의 게이트 전극을 형성하는 공정이 되기 때문에, 일체의 고온 열처리를 행하지 않도록 할 필요가 있다.
그 후, 도 6a에 도시하는 바와 같이, 예를 들면, CMP에 의해서, 제 1 층간 절연막(18) 상의 잉여의 추출 전극 형성막(55)(인 도핑된 폴리실리콘)을 제거하고, 접속 구멍(19) 내에 추출 전극 형성막(55)으로 이루어지는 추출 전극(20)을 형성하는 동시에, 제 1 층간 절연막(18)을 연마하여 그 표면을 평탄화시킨다. 그 때, 로직 영역의 더미 게이트 패턴(71) 상부를 노출시킨다.
이어서, 도 6b에 도시하는 바와 같이, DRAM 영역에 형성된 확산층 추출을 위한 추출 전극(20)을 보호하는 캡 절연막(77)을 형성한다. 그리고, 레지스트막(94)을 형성한 후, 리소그래피 기술에 의해 상기 레지스트막(94)을 DRAM 영역에만 남긴다. 이 캡 절연막(77)은 나중의 공정에서 행하는 CMP에 의해 제거되기 때문에, 재질은 상관없다. 일예로서, 질화실리콘 또는 산화실리콘으로 형성된다. 그 후, 로직 영역에서의 더미 게이트 패턴(71)을 제거한다.
그 결과, 도 7a에 도시하는 바와 같이, 상기 더미 게이트 패턴을 제거한 부 분에 홈(81)이 형성된다. 이 더미 게이트 패턴의 제거는 기초가 산화실리콘계이기 때문에 반응성 이온 에칭으로 행하는 것도 가능하고, 또는 유산과수 또는 플루오르초산에 의한 웨트 에칭에 의해 제거하는 것도 가능하다.
그리고, 도 7b에 도시하는 바와 같이, 상기 홈(81)의 내벽에 상기 로직 영역의 게이트 절연막(82)을 형성한 후, 그 홈(81) 내부를 메우도록 게이트 전극 형성막(83)을 형성한다. 이 게이트 절연막(82) 및 게이트 전극 형성막(83)은 상기 캡 절연막(77) 상에도 형성된다. 상기 게이트 절연막(82)은 산화실리콘막으로 형성되지만, 산화지르코늄, 산화하프늄, 산화탄탈, 산화알루미늄, BST 등의 고유전체막을 사용하는 것도 가능하다. 또한, 상기 게이트 전극 형성막(83)은 텅스텐막/질화티타늄막의 적층막으로 형성하는 것이 일반적이다.
다시 CMP에 의해서, 제 1 층간 절연막(18) 상의 잉여의 게이트 절연막(82)과 게이트 전극 형성막(83)을 제거하고, 홈(81) 내에 게이트 절연막(82)을 개재하여 게이트 전극 형성막(83)으로 이루어지는 게이트 전극(84)을 형성하는 동시에, 제 1 층간 절연막(18) 표면을 평탄화한다. 그 결과, 로직 영역의 게이트 전극(84) 상부는 노출된다. 그 때, DRAM 영역의 확산층을 추출하기 위한 추출 전극(20)의 상부도 연마되지만, 전혀 문제는 없다.
이어서, DRAM 영역의 추출 전극(20) 위 및 로직 영역의 게이트 전극(84) 위를 덮는 캡 절연막(제 2 층간 절연막)(21)을 전체 면에 형성한다.
그 후, 도 8에 도시하는 바와 같이, 통상의 DRAM 프로세스를 거친다. 즉, 상기 제 2 층간 절연막(21)을 형성한 후, 비트 콘택트 홀(22)을 형성한다. 이어 서, 금속 전극에 의한 비트선(23)을 형성한다. 이 비트선(23)은 그 하부에 밀착층(23a)을 성막하여 형성되고, 그 상부에 옵셋 절연막(24)을 성막하여 형성된다. 그 후, 비트선(23)을 덮는 에칭 스토퍼층(25) 및 제 3 층간 절연막(26)을 형성한다. 그리고, 제 3 층간 절연막(26) 표면을 평탄화한다. 다음으로, 제 3 층간 절연막(26)에 상기 추출 전극(20)에 접속하는 접속 구멍(27)을 자기 정합 콘택트를 형성하는 기술에 의해 형성한다. 이 접속 구멍(27) 내에는 비트선(23)과의 절연을 도모하기 위해서 사이드 월 절연막(28)이 형성되어 있다.
이어서, 열처리가 불필요한 MIM(Metal/insulator/Metal) 구조의 커패시터(31)를 형성한다. MIM 구조의 커패시터(31)는 0.1㎛ 이후의 DRAM에서는 필수가 된다고 예상되고, 현재에서는 일예로서, 전극에 루테늄(Ru), 산화루테늄(Ru)계 재료가 사용되고, 유전체막에는 BST(BaTiO3과 SrTiO3의 혼정)계의 막이 채용된다.
다음으로, 상기 제 3 층간 절연막(26) 상에 상기 MIM 구조의 커패시터(31)를 덮는 제 4 층간 절연막(32)을 형성한다. 그 후, CMP에 의해 상기 제 4 층간 절연막(32) 표면을 평탄화한다. 이어서, 제 4 층간 절연막(32) 내지 제 1 층간 절연막(18)에 커패시터 추출 전극, 워드선 추출 전극, 비트선 추출 전극, 로직 영역의 확산층 추출 전극, 로직 영역의 게이트 추출 전극 등을 형성하기 위한 접속 구멍(33, 34, 35, 85, 86) 등을 형성한다. 또한, 접속 구멍(33, 34, 35, 85, 86) 등에, 커패시터 추출 전극(36), 워드선 추출 전극(37), 비트선 추출 전극(38), 로직 영역의 확산층 추출 전극(87), 로직 영역의 게이트 추출 전극(88) 등을 형성한다. 또한, 제 4 층간 절연막(32) 상에 제 5 층간 절연막(39)을 형성한다. 이어서, 이 제 5 층간 절연막(39)에 각 전극(36 내지 38, 87, 88) 등에 도달하는 각 배선 홈(40)을 형성하고, 배선 홈(40)에 제 1 배선(41)을 형성한다. 이 제 1 배선(41)은, 예를 들면, 구리 배선으로 이루어진다. 도시하지는 않지만, 또한 필요에 따라 상층 배선을 형성한다.
상기 반도체 장치(1)의 제조 방법에서는, 반도체 기판(11)에 형성한 홈(13) 내에, 그 홈(13)의 상부를 남기고, 게이트 절연막(15)을 개재하여 게이트 전극(워드선)(16)을 메우도록 형성하고, 또한, 홈(13)의 측벽의 반도체 기판(11) 표면측에 확산층(17)을 형성하며, 또한 홈(13)의 상부를 메우도록 제 1 층간 절연막(18)을 형성하고, 게이트 전극(16) 상에 제 1 층간 절연막(18)을 개재하여 게이트 전극(16)에 오버랩하는 상태로 확산층(17)에 도달하는 접속 구멍(19)을 형성함으로써, 접속 구멍(19) 내에 형성되는 추출 전극(20)과 게이트 전극(16)은 제 1 층간 절연막(18)에 의해 이간되고, 더욱이 그 제 1 층간 절연막(18)은, 예를 들면, 30㎚ 이상의 충분한 막 두께를 확보하는 것이 가능하게 된다. 그 때문에, 게이트 전극(워드선)(16)과 확산층(17)에 접속되는 추출 전극(20)의 내압을 확보하는 것이 가능하게 된다.
또한, 반도체 기판(11)에 형성한 홈(13) 내에 게이트 절연막(15)을 개재하여 게이트 전극(16)을 메우고, 확산층(17)을 반도체 기판(11) 표면측에 형성함으로써, 채널은 게이트 전극(16)이 형성되어 있는 홈(13) 바닥부측의 반도체 기판(11)을 돌 아 들어가도록 형성된다. 그 때문에, 실효적인 채널 길이가 충분히 확보되기 때문에, 백 바이어스를 인가하여, 짧은 채널 효과가 엄격한 DRAM의 트랜지스터 특성이 안정화된다. 또한, 추출 전극(20)은 확산층(17)의 반도체 기판(11)의 표면측 전역에 접속시키는 것이 가능하게 되어, 콘택트 저항의 저감을 도모할 수 있다.
또한, 워드선(16(16w))은 반도체 기판(11) 및 소자 분리 영역(12)에 형성한 홈(13)에 게이트 전극(16)에 접속되도록 형성되어 있기 때문에, 게이트 전극(16)과의 동시 형성을 가능하게 하고 있다. 또한, 확산층(17)은 깊이 방향으로 불순물 농도가 엷어지도록 형성함으로써, 접합의 전계를 완화하는 것이 가능하게 되고, 데이터 보유 특성의 성능이 유지된다.
상기 DRAM 영역에 사용한 기술은 범용 DRAM의 메모리 칩의 제조에도 적용하는 것이 가능하다.
이상 설명한 바와 같이 본 발명의 반도체 장치 및 그 제조 방법에 의하면, DRAM 영역의 확산층 하부의 기판 농도를 셀 트랜지스터에서 요구되는 만큼 짙게 할 필요가 없기 때문에 접합의 전계를 완화하는 것이 가능하게 되고, DRAM 영역의 셀 축소화로 점점 더 엄격해지는 데이터 보유 특성의 성능을 유지하는 것이 가능하게 된다.
또한, DRAM 영역의 셀 트랜지스터의 실효적인 채널 길이가 연장되기 때문에, 짧은 채널 효과를 억제하여, 트랜지스터 특성의 안정화를 도모할 수 있다.
또한, DRAM 영역의 확산층 전체 면을 추출 전극과의 콘택트에 사용하기 때문에, 실효 면적을 유효하게 사용할 수 있기 때문에, 확산층의 콘택트 저항을 그 셀 디자인으로 실현 가능한 최저의 저항치로 억제하는 것이 가능해진다.
또한, 상부 투영 디자인적으로, DRAM 영역의 확산층의 추출 전극과, 워드선(게이트 전극)이 오버랩하는 것이 가능해지고, 셀의 미세화가 가능하게 된다. 현재의 DRAM 구조에서는 워드선과 추출 전극간은 20㎚ 내지 30㎚ 정도의 거리의 확보가 필요시되고 있지만, 본 발명의 DRAM 구조에서는 이 거리의 확보가 필요하지 않게 된다.
로직 영역의 고구동력 트랜지스터를 실현하기 위해서, 리플레이스먼트 게이트 전극과 DRAM의 1칩화를 가능하게 하였다. 이것에 의해서, 로직 영역의 게이트는 열처리에 대한 케어가 불필요해지고, 게이트 절연막에 산화 지르코늄, 산화하프늄, 산화탄탈, 산화알루미늄, BST(BaTiO3과 SrTiO3의 혼정) 등, 및 게이트 전극에 Cu/TiN, W/TiN 등을 사용하는 것이 가능하게 되었다. 그것에 의하여, 로직 소자의 성능의 향상을 도모할 수 있다.

Claims (5)

  1. 메모리 소자와 로직 소자를 동일 반도체 기판 상에 형성한 반도체 장치에 있어서,
    상기 메모리 소자의 트랜지스터는 상기 반도체 기판에 형성한 홈 내에 게이트 절연막을 개재하여 메운 게이트 전극과, 상기 홈의 측벽의 상기 반도체 기판 표면측에 형성한 확산층을 갖고, 상기 게이트 전극 상에 절연막을 개재하여 상기 게이트 전극에 오버랩하는 상태로 상기 확산층에 접속되는 추출 전극을 구비하며,
    상기 반도체 기판에 소자 분리 영역이 형성되고, 상기 게이트 전극에 접속되는 워드선은, 상기 반도체 기판 및 상기 소자 분리 영역에 형성한 홈에 상기 게이트 전극에 접속하여 형성되는 것을 특징으로 하는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 확산층은 깊이 방향으로 불순물 농도가 엷어지는 것을 특징으로 하는, 반도체 장치.
  4. 메모리 소자와 로직 소자를 동일 반도체 기판 상에 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 메모리 소자의 메모리 트랜지스터는, 상기 반도체 기판 및 상기 반도체 기판에 형성한 소자 분리 영역에 홈을 형성하는 공정과, 상기 홈 내에 게이트 절연막을 형성하는 공정과, 상기 홈의 상부를 남긴 상태로 상기 홈 내를 메우도록 게이트 전극 및 워드선을 형성하는 공정과, 상기 홈의 측벽의 상기 반도체 기판 표면측에 확산층을 형성하는 공정과, 상기 홈의 상부를 메우도록 절연막을 형성하는 공정과, 상기 게이트 전극 상에 상기 절연막을 개재하여 상기 게이트 전극에 오버랩하는 상태로 상기 확산층에 도달하는 접속 구멍을 형성하는 공정과, 상기 접속 구멍 내에 추출 전극을 형성하는 공정과, 상기 추출 전극을 활성화하는 열처리를 행하는 공정으로 형성되고,
    상기 로직 소자의 로직 트랜지스터는, 상기 게이트 전극 및 상기 워드선과 동일층에서 상기 반도체 기판 상에 더미 게이트 패턴을 형성하는 공정과, 상기 더미 게이트 패턴을 마스크로 하여 로직 트랜지스터의 저농도 확산층을 형성하는 공정과, 상기 더미 게이트 패턴의 측벽에 사이드 월을 형성하는 공정과, 상기 더미 게이트 패턴과 상기 사이드 월을 마스크로 하여 로직 트랜지스터의 확산층을 형성하는 공정과, 상기 절연막과 동일층에서 더미 게이트 패턴을 덮는 공정과, 상기 접속 구멍 내에 추출 전극을 형성한 후의 상기 절연막의 평탄화 공정에서 상기 더미 게이트 패턴의 상부를 노출시키는 공정과, 상기 활성화의 열처리를 행한 후에 상기 더미 게이트 패턴을 제거하여 게이트 홈을 형성하는 공정과, 상기 게이트 홈에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정으로 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 확산층은 깊이 방향으로 불순물 농도가 엷어지도록 형성되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
KR1020027010532A 2000-12-14 2001-12-13 반도체 장치 및 그 제조 방법 KR100846613B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000379607A JP4635333B2 (ja) 2000-12-14 2000-12-14 半導体装置の製造方法
JPJP-P-2000-00379607 2000-12-14

Publications (2)

Publication Number Publication Date
KR20020077447A KR20020077447A (ko) 2002-10-11
KR100846613B1 true KR100846613B1 (ko) 2008-07-16

Family

ID=18847938

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027010532A KR100846613B1 (ko) 2000-12-14 2001-12-13 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (1) US7087956B2 (ko)
JP (1) JP4635333B2 (ko)
KR (1) KR100846613B1 (ko)
CN (1) CN1271716C (ko)
DE (1) DE10195494B4 (ko)
TW (1) TW517381B (ko)
WO (1) WO2002049112A1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100738065B1 (ko) * 2002-07-10 2007-07-10 삼성전자주식회사 한 개의 트랜지스터와 데이터 저장 수단으로 한 개의저항체를구비하는 메모리 소자 및 그 구동 방법
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
DE10243380A1 (de) * 2002-09-18 2004-04-01 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung
KR100468771B1 (ko) * 2002-10-10 2005-01-29 삼성전자주식회사 모스 트랜지스터의 제조방법
KR100539276B1 (ko) * 2003-04-02 2005-12-27 삼성전자주식회사 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법
KR100511045B1 (ko) 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
US20050056881A1 (en) * 2003-09-15 2005-03-17 Yee-Chia Yeo Dummy pattern for silicide gate electrode
US20060192249A1 (en) * 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
KR100642632B1 (ko) * 2004-04-27 2006-11-10 삼성전자주식회사 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
KR100605500B1 (ko) * 2005-03-03 2006-07-28 삼성전자주식회사 라인형 활성영역을 갖는 반도체소자들 및 그 제조방법들
US7384849B2 (en) * 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7214621B2 (en) * 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
KR100782488B1 (ko) * 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100763337B1 (ko) * 2006-10-02 2007-10-04 삼성전자주식회사 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
US7745876B2 (en) 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7563675B2 (en) * 2007-07-24 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Ladder poly etching back process for word line poly planarization
US8072345B2 (en) * 2008-02-14 2011-12-06 Darren Gallo Electronic flare system and apparatus
JP2010021295A (ja) 2008-07-09 2010-01-28 Nec Electronics Corp 半導体装置およびその製造方法
KR20100031854A (ko) * 2008-09-16 2010-03-25 삼성전자주식회사 셀 영역과 코아/페리 영역간에 서로 다른 게이트 스택들을 갖는 집적 회로 반도체 소자 및 그 제조방법
JP5435720B2 (ja) * 2009-12-21 2014-03-05 パナソニック株式会社 半導体装置
KR101155093B1 (ko) 2011-07-24 2012-06-12 윤재만 반도체 메모리 장치
CN104112746B (zh) * 2013-04-19 2017-06-06 华邦电子股份有限公司 埋入式字线动态随机存取存储器及其制造方法
KR20150055469A (ko) 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
US10096696B2 (en) * 2014-06-03 2018-10-09 Micron Technology, Inc. Field effect transistors having a fin
CN108010883B (zh) * 2016-11-01 2020-07-14 华邦电子股份有限公司 动态随机存取存储器结构及其制造方法
CN108695239B (zh) * 2017-04-07 2021-09-21 联华电子股份有限公司 具有接触插塞的半导体结构及其制作方法
EP4002453A4 (en) 2020-05-28 2022-11-16 Changxin Memory Technologies, Inc. OUTLET STRUCTURE FOR WORD LINE AND PROCESS FOR THEIR PRODUCTION
CN113745193B (zh) * 2020-05-28 2023-12-12 长鑫存储技术有限公司 字线引出结构及其制备方法
CN113078103B (zh) * 2021-03-24 2022-09-02 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
CN113539972B (zh) * 2021-07-13 2023-10-27 长鑫存储技术有限公司 存储器及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766297A (ja) * 1993-06-30 1995-03-10 Toshiba Corp 半導体記憶装置
KR970063743A (ko) * 1996-02-26 1997-09-12 가네꼬 히사시 반도체 메모리 장치의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755592B2 (ja) * 1988-02-23 1998-05-20 株式会社東芝 半導体記憶装置およびその製造方法
JPH04212466A (ja) * 1990-07-09 1992-08-04 Toshiba Corp 半導体装置およびその製造方法
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US5429977A (en) * 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
EP0698919B1 (en) * 1994-08-15 2002-01-16 Siliconix Incorporated Trenched DMOS transistor fabrication using seven masks
US5838603A (en) * 1994-10-11 1998-11-17 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip
US5488244A (en) * 1995-02-27 1996-01-30 Chartered Simiconductor Manufacturing Pte Ltd. Electrically erasable and programmable read only memory cell
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
JP3413569B2 (ja) * 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
DE19928781C1 (de) * 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP4860022B2 (ja) * 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766297A (ja) * 1993-06-30 1995-03-10 Toshiba Corp 半導体記憶装置
KR970063743A (ko) * 1996-02-26 1997-09-12 가네꼬 히사시 반도체 메모리 장치의 제조 방법
KR100230023B1 (ko) * 1996-02-26 1999-11-15 가네꼬 히사시 반도체 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
WO2002049112A1 (fr) 2002-06-20
JP2002184958A (ja) 2002-06-28
CN1401139A (zh) 2003-03-05
DE10195494B4 (de) 2014-02-13
KR20020077447A (ko) 2002-10-11
US20030011032A1 (en) 2003-01-16
DE10195494T5 (de) 2004-04-22
US7087956B2 (en) 2006-08-08
TW517381B (en) 2003-01-11
JP4635333B2 (ja) 2011-02-23
CN1271716C (zh) 2006-08-23

Similar Documents

Publication Publication Date Title
KR100846613B1 (ko) 반도체 장치 및 그 제조 방법
KR100704244B1 (ko) 반도체기억장치및그제조방법
US10074603B2 (en) Methods of forming a semiconductor device comprising first and second nitride layers
US6667503B2 (en) Semiconductor trench capacitor
US6815752B2 (en) Semiconductor memory device for increasing access speed thereof
US7375389B2 (en) Semiconductor device having a capacitor-under-bitline structure and method of manufacturing the same
US7554148B2 (en) Pick-up structure for DRAM capacitors
US7192862B2 (en) Semiconductor device and method of manufacturing the same
US6335241B1 (en) Semiconductor device and manufacturing method thereof
JPH11243180A (ja) 半導体装置の製造方法
US7560356B2 (en) Fabrication method of trench capacitor
JP2011129762A (ja) 半導体装置及び半導体装置の製造方法
CN113078159B (zh) 具有去耦电容的集成电路芯片及其制造方法
JP4759819B2 (ja) 半導体装置の製造方法
US6974987B2 (en) Semiconductor device
JP2003158201A (ja) 半導体装置およびその製造方法
JP4759821B2 (ja) 半導体装置の製造方法
US20050186743A1 (en) Method for manufacturing semiconductor device
JP4639524B2 (ja) 半導体装置の製造方法
JP2004095745A (ja) 半導体装置およびその製造方法
US6551877B1 (en) Method of manufacturing memory device
US7955927B2 (en) Semiconductor device and fabricating method thereof
KR101087521B1 (ko) 콘택과 셀 게이트 전극 간의 개선된 분리를 제공하기 위한 반도체 장치를 제조하는 방법
JP5023415B2 (ja) 半導体装置の製造方法
KR100275333B1 (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150703

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160705

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 11