TW517381B - Semiconductor device and its manufacturing method - Google Patents

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TW517381B TW090129987A TW90129987A TW517381B TW 517381 B TW517381 B TW 517381B TW 090129987 A TW090129987 A TW 090129987A TW 90129987 A TW90129987 A TW 90129987A TW 517381 B TW517381 B TW 517381B
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517381 A7 B7 五、發明説明（1 ) 發明之技術領域 本發明係有關半導體裝置及其製造方法，詳細而言，係 有關同時設置動態隨機存取記憶體（DRAM; Dynamic Random Access Memory)與邏輯元件的半導體裝置及其製造 方法。 先前技術 因逐年加劇的微細化競爭，特別進行在1個晶片内設置大 容量之DRAM與快速邏輯元件之混合裝置的開發。其一種 構造為在基板上堆積DRAM的記憶體單元閘，於取出記憶 體單元電晶體的擴散層時，使用所謂之自我對準接觸，另 外，邏輯元件則採不使用自我對準接觸而形成的構造。 發明所欲解決之問題 但是，堆積型的DRAM也暴露出各種問題。 為求維持電晶體性能，隨DRAM記憶體單元的縮小，基板 濃度日益提高，致使DRAM部的接合洩漏日益嚴重。因此 ，很難抑制百萬位元級之DRAM的接合洩漏。亦即，先前 足可控制之DRAM的資料保持特性維持困難。如此，只不 過是一種促使各代裝置電容器容量增加的有效手段。 -此外，隨DRAM單元逐漸縮小，擴散層與取出電極之接觸 面積變窄，各代裝置的接觸電阻以兩倍的程度提高。預期 在0.1 # m代以後，該接觸電阻將高達數千Ω，亦逐漸影響 記憶體單元之字電晶體的開啟電阻。因此，除單元電晶體 之外，該接觸電阻的不穩定也嚴重影響DRAM的工作，因 而在製造上要求進一步的精密性。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 517381 A7 ----- -5!____ 五、發明説明（2 一)~— '~ 此外，隨DRAM單元逐漸縮小，單元電晶體之閘極與形成 於其兩側之擴散層之取出電極間的層間絕緣距離亦逐代縮 減。於製造百萬位元級之DRAM時，為確保其耐壓，其距 離限制在20nm〜30nm。因而0· 1 # m代以後之DRAM，欲在 該耐壓距離限制以下的距離形成擴散層之取出電極很困難。 另外，邏輯部之電晶體性能亦顯著提高，預期^“瓜代 以後之邏輯電晶體將要求形成閘長在5〇nm〜7〇ηιη，閘極絕 緣膜在1.5nm以下極薄的膜。該厚度以下即達先前一貫採用 之良好絕緣膜之氧化矽（Si〇2)的使用限制，預期未來須採用 氧化锆、氧化铪、氧化钽、氧化鋁、BST(BaTi〇^SrTi〇3 的》吧晶）荨新的絕緣膜。 包含上述氧化鍅、氧化铪、氧化鈕、氧化鋁、BST等絕緣 材料的閘極絕緣膜，為避免擴散層活性化所需的熱處理與 形成閘極時之電漿損傷，須於形成擴散層後，採用替換虛 擬閘圖案電極的替換閘極。縱使採用該替換閘極的構造， 為求抑制在先前之多晶質閘極上造成的耗盡化，預期須亦 採用耐熱性變低的上述材料。 此外，由於上述替換閘極的製造過程，須增加藉由化學 機械研磨（以下稱 CMP ’ CMP 即 Chemicai Mechanicai
Polishing)使其在虛擬閘圖案上露出之步驟因此’與在閘 極上部形成自我對準接觸與電容器之堆疊型DRAM單元的 整合性不佳，且對DRAM之接觸活性化上所需的熱處理， 整合性亦不佳。 因而，縱使目前的0.18//111代，有任何可行的技術，在未 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) -5- 517381 A7
心代以後仍須採取―些對策，為求維持晶片的性能 趨勢，預期有必要對堆疊fDRAM的構造作根本性的改良。 解決問題之手段 本發明之半導體裝置及其製造方法 題0 即係為了解決上述課 _本發明之半導體裝置係將記憶體元件與邏輯元件形成在 同一半導體基板上，上述記憶體元件之電晶體具有：介以 閘極絕緣膜，埋入形成於上述半導體基板之溝内的閘極； 及形成於上述溝側壁之上述半導體基板表面的擴散層；在 上述閘極上，介以絕緣膜重疊在上述閘極上的狀態下，具 備連接於上述擴散層的取出電極。 此外’上述半導體基板上形成有元件分離區域，連接於 上述閘極的子線為’在形成於上述半導體基板及上述元件 分離區域之溝内連接於上述閘極而形成者。此外，上述擴 散層在深度方向的雜質濃度變低。 由於上述半導體裝置具備介以閘極絕緣膜埋入半導體基 板之閘極上，在介以絕緣膜重疊於該閘極上的狀態下連接 於擴散層的取出電極，因此可確保閘極上之絕緣膜達到 20nm〜30nm以上的足夠膜厚，藉此，確保閘極（字線）與連接 於擴散層之取出電極的耐壓。此外，由於介以絕緣膜在半 導體基板上埋有閘極，並在半導體基板表面形成有擴散層 ，因此，通道係旋入形成有閘極之溝底部的半導體基板而 形成。由於可確保足夠的有效通道長度，可促使施加負偏 壓，嚴格要求短通道效果之DRAM之電晶體特性的穩定化 -6-
裝 訂
線 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 517381 A7 _______ B7 五、發明説明（4 ) 。且可使取出電極連接於擴散層之半導體基板的整個表面 ’有助於降低接觸電阻。 此外’由於係在形成於半導體基板及元件分離區域上的 溝内連接於閘極來形成字線，因此可與閘極同時形成。此 外’由於擴散層在深度方向的雜質濃度變低，因此可缓和 接合的電場，以確保資料保持特性的性能。 本發明之半導體裝置的製造方法係在同一半導體基板上 形成記憶體元件與邏輯元件，上述記憶體元件之記憶體電 晶體藉由：在上述半導體基板及該半導體基板上所形成的 7C件分離區域内形成溝之步驟；在上述溝内形成閘極絕緣 膜之步驟；於保留上述溝之上部的狀態下，埋入上述溝内 以形成閘極及子線之步驟；在上述溝側壁之上述半導體基 板表面形成擴散層之步驟；埋入上述溝之上部以形成絕緣 膜之步驟；在上述閘極上介以上述絕緣膜而重疊於上述閘 極的狀態下，形成深達上述擴散層之連接孔之步驟；在上 述連接孔内形成取出電極之步驟；及將上述取出電極予以 活性化而執行熱處理之步驟而形成；上述邏輯元件之邏輯 電晶體藉由：在與上述閘極及上述字線的同一層，在上述 半-導體基板上形成虛擬閘圖案之步驟；將上述虛擬閘圖案 作為掩膜，形成邏輯電晶體之低濃度擴散層之步驟；在上 述虛擬閘圖案側壁形成側壁（Side wall)之步驟；將上述虛 擬閘圖案與上述側壁作為掩膜，以形成邏輯電晶體之擴散 層之步驟；在與上述絕緣膜之同一層上覆蓋虛擬閘圖案之 步驟；於上述連接孔内形成取出電極後之上述絕緣膜平坦
517381 A7 ___ B7 五、發明説明（5 ) 化步驟中，使上述虛擬閘圖案之上部露出之步驟；實施上 述活性化之熱處理後，除去上述虛擬閘圖案以形成閘極溝 之步驟，及介以閘極絕緣膜’在上述閘極溝内形成閘極之 步驟而形成。此外，上述記憶體電晶體之擴散層形成在深 度方向的雜質濃度低。 由於上述半導體裝置之製造方法，係在形成於半導體基 板之溝内保留該溝之上部’介以閘極絕緣膜埋入閘極（字線） 而形成’且在溝側壁之半導體基板表面形成擴散層，再埋 入溝之上部來形成絕緣膜’在閘極上介以絕緣膜，於重最 於閘極的狀態下’形成深達擴散層的連接孔，因此，形成 於連接孔内之取出電極與閘極被絕緣膜分離，且該絕緣膜 可確保如20nm〜30nm以上的足夠膜厚。因而可確保閘極（字 線）與連接於擴散層之取出電極的耐壓。 此外，由於係在形成於半導體基板上之溝内介以閘極絕 緣膜埋入閘極，於半導體基板表面形成擴散層，因此，通 道係旋入形成有閘極之溝底部的半導體基板而形成。由於 可確保足夠的有效通道長度，可促使施加負偏壓，嚴格要 求短通道效果之DRAM之電晶體特性的穩定化。且可使取 出'電極連接於擴散層之半導體基板的整個表面，有助於降 低接觸電阻。 此外，由於係在形成於半導體基板及元件分離區域上的 溝内連接於閘極來形成字線，因此可與閘極同時形成。此 外，由於擴散層在深度方向的雜質濃度變低，因此可緩和 接合的電場，以確保資料保持特性的性能。 本紙張尺度適財@ @家標準(CNS) A4規格(21GX297公[-8 _-----一— 517381 A7 _ __B7 五、發明説明（1 ~^ ^ " ~~ 發明之實施形態 以下，芩照圖1之概略構造剖面圖，來說明本發明之半導 體裝置的一種實施形態。 如圖1所示，在半導體基板11上形成有元件分離區域12。 該元件分離區域12係藉由如淺溝隔離（STI; Shall〇w
Isolation)技術，形成約O.i 〜0.2 的深度。上述半導體 基板11及上述元件分離區域12内之溝13如形成約5〇 nm〜i〇〇 nm的深度，在該溝13内，介以閘極絕緣膜15形成有字線（閘 極）16。形成於半導體基板U内之溝13的深度與形成於元件 分離區域12之溝13的深度，亦可彼此有若干差異。 再暑，於上述溝13底部之半導體基板丨丨内形成有通道擴 散層14。~上述通道擴散層14雖須為高濃度（如 1.0xl018/cm3〜l.〇xl〇19/cm3)，不過，由於係形成在挖掘半導 體基板11之溝13底部的半導體基板丨丨部分，因此，溝^側 壁及上部概略為基板濃度即可，因而該區域形成極低濃度（ 如 1.0xl0l7/cm3〜l.〇xl〇18/cm3)。 由於上述閘極絕緣膜15之膜厚稍厚於最頂端之邏輯電晶 體，，且形成之閘長也稍長，可應用目前之熱氧化的氧化矽 膜。因此，DRAM區域之上述閘極絕緣膜15係以厚度約15 nm〜2 nm的氧化矽膜所形成。 此外，上述字線（閘極）16在至少確保與爾後說明之取出電 極20之耐壓的距離方面，其表面低於溝13之上部半導體美 板11表面至少在30 nm以上，5〇 nm以下，更宜為在4〇 ^^以 517381 A7 B7 五、發明説明（7~~~) — 上，50 nm以下的狀態下來形成。本實施形態係在約低於5〇 nm的狀態下形成。 此外’上述字線（閘極）16為抑制延遲’可使用如包含鶴/ 氮化鎮/多晶質或敍/石夕化銘/多晶質之耐熱性多金屬閑 構造，來取代先前一貫使用之包含矽化鎢（WSid/多晶質 的聚化物構造。本實施形態為構成N通道電晶體，係以多金 屬閘構造形成閘極及字線。因此，不致發生爛穿透及向氣 化鑛界面彎曲等的問題。 此外，在上述溝13之側壁上部之半導體基板^表面上形 成有DRAM區域的擴散層17。該擴散層17的底部宜設定成 儘可能最低的濃度，以緩和其與半導體基板丨i的電場。由 於半導體基板11在該擴散層17的接合部已設定成低濃度， 因此與擴散層17形成低電場強度的接合。並藉由該接合以 確保DRAM資料的保持特性。 如上述之說明，由於半導體基板u上介以閘極絕緣膜15 埋入有問極16，擴散層17形成於半導體基板11表面，因此 ，通道係旋入形成有閘極16之溝13底部之半導體基板丨j而 形成。由於亦可確保有效通道長度，可促使施加負偏壓， 嚴格要求短通道效果iDRAM之電晶體特性的穩定化。 在正個上述半導體基板丨1上形成有第一層間絕緣膜（絕緣 膜）18。該第一層間絕緣膜18表面予以平坦化。在上述第一 層間絕緣膜18上形成深達DRAM區域之擴散層丨了的連接孔 19^為使該連接孔19在整個擴散層17表面可接觸取出電極 ，宜儘可能形成較大的連接孔19開孔徑。如此可降低接觸
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線
517381 A7 _____B7 五、發明説明（8 ) 電阻。此外，圖式上刻意顯示出引起若干對準偏差的狀態 ’不過’若於連接孔開孔時，未實施過多的過度蝕刻，可 確保形成於連接孔19内之字線取出電極的實際距離。另外 ，自上方俯視之投影設計，該連接孔19形成完全重疊於字 線（閘極）16的形狀。上述連接孔19内形成有包含摻雜磷之多 晶質所形成的取出電極20。 另外’邏輯區域内形成有邏輯電晶體。亦即，在深達形 成於上述第一層間絕緣膜18之半導體基板η之溝81的内部 ’介以閘極絕緣膜82形成有閘極84。該溝8 1的側壁係以側 壁73所形成，該側壁73下部之半導體基板n上形成有低濃 度擴放層72，72，介以該低濃度擴散層72，72，在閘極84兩 側的半導體基板11上形成有擴散層74, 74。此外，在邏輯區 域之元件为離區域12上配置有形成於第一層間絕緣膜μ内 的溝81 ’該溝81内形成有字線84。形成有該字線84之溝81 的側壁，與上述之說明同樣的，係藉由側壁73而形成。 此外，在上述第一層間絕緣膜18上形成有覆蓋取出電極 20及閘極84等的第二層間絕緣膜2 1。該第二層間絕緣膜2 i 上形成有位元接觸孔22。此外，在第二層間絕緣膜2丨上形 成有位元線23，其一部分通過上述位元接觸孔22，連接於 取出電極20。該位元線23以金屬配線所形成，其下部形成 有黏合層23a，在其上部形成有偏置絕緣膜24。 上述第二層間絕緣膜21上形成有覆蓋上述位元線23之餘 刻止動層25及第三層間絕緣膜26。該第三層間絕緣膜26表 面予以平坦化。上述第三層間絕緣膜26上形成有連接於上 -11 - 517381 A7 -------B7 五、發明説明（9 ) 述取出電極20的連接孔27，該連接孔27内形成有用於與位 元線23絕緣的侧壁絕緣膜28。 此外’形成有連接於儲存節點的電容器3 i。此時係採用 不須熱處理之金屬-絕緣體金屬（MIM; Metal/insulator /Metal)構造的電容器。預期〇1#m代以後之dram需要此 種MIM構造的電容器31，目前有一種係於電極上採用釕 (Ru)、氧化釘（Ru)系材料，電介質膜上採用BST(BaTi〇3與 SrTi〇3的混晶）系的膜。 另外’上述電容器並不限定於上述1^11^1構造的電容器31 ，例如，亦可採用利用多晶質之結晶粒之HS(}儲存節點電 極或‘卿筒形狀的儲存節點電極，絕緣膜可使用先前一貫使 用之氧化矽膜與氮化矽膜與氧化矽膜之疊層膜（〇N〇膜）、氧 化鈕膜、氧化鋁膜等。 - 上述第二層間絕緣膜26上形成有覆蓋上述MIM構造之電 容器31的第四層間絕緣膜32。該第四層間絕緣膜32表面予 以平坦化。上述第四層間絕緣膜32至上述第一層間絕緣膜 18上，形成有用於形成電容器取出電極、字線取出電極、 位元線取出電極、邏輯區域之擴散層取出電極、及邏輯區 域之閘取出電極等的連接孔33, 34, 35, 85, 86等。此外，連 接孔33, 34, 35, 85，86等内形成有電容器取出電極36、字線 取出電極37、位元線取出電極38、邏輯區域之擴散層取出 電極87、及邏輯區域之閘取出電極88等。 此外，在第四層間絕緣膜32上形成有第五層間絕緣膜39 。上述第五層間絕緣膜39内形成有深達各電極36〜38, 87, 88 _________ -12- 本紙張尺度適财g g家標準(CNS) Μ規格(21G χ 297公爱) 517381 A7 B7
等的各配線溝40，各配線溝40内形成有第一配線41。該第 一配線41如包含銅配線。另外，依需要而形成上層配線， 不過圖上並未顯示。 由於上述半導體裝置1具備，於介以閘極絕緣膜15埋入半 導體基板11内之閘極16上，以介以第一層間絕緣膜（絕緣膜 )18，重疊於該閘極16上的狀態，而連接於擴散層17的取出 電極20，因此，可確保閘極16上之第一層間絕緣膜18具有 20nm〜30nm以上的足夠膜厚，藉此，可確保閘極（字線）16與 連接於擴散層17之取出電極20的耐壓。 此外，由於在半導體基板11内介以閘極絕緣膜15埋入有 閘極‘16’擴散層17形成於半導體基板11表面，因此，通道 係旋入形成有閘極16之溝13底部之半導體基板^而形成。 由於可確保足夠的有效通道長度，可促使施加負偏壓，嚴 格要求短通道效果之DRAM之電晶體特性的穩定化。且可 使取出電極20連接於擴散層17之半導體基板^的整個表面 ，有助於降低接觸電阻。 此外’由於字線16(16w)係連接於半導體基板11及元件分 離區域12内形成之溝π内的閘極而形成，因此可與閘極16 同時形成。此外，由於擴散層17在深度方向的雜質濃度低 ’因此可緩和接合的電場，以確保資料保持特性的性能。 以下，參照圖2〜圖8之概略構造剖面圖，說明本發明半導 體裝置之製造方法的一種實施形態。圖2〜圖8中與上述圖1 中說明之相同構成組件註記相同符號。 如圖2之（1)所示，如藉由淺溝隔離（STI; Shall〇w Trench -13- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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517381 A7 _____B7 五、發明説明Γ11 ) "
Isolation)技術，在半導體基板u上形成元件分離區域12。 繼續形成微影技術上使用的光阻膜61後，在DRAM部之閘 極及構成字線部分的光阻膜61上形成開孔部62。圖式中係 顯示形成包含氧化矽之緩衝層51的半導體基板11，不過， 有時不需要上述緩衝層51。此外，上述元件分離區域12形 成約O.lVm〜0.2/zm的深度。 繼續，如圖2之（2)所示，將上述光阻膜61作為蝕刻光阻， 來钱刻缓衝層51、元件分離區域12及半導體基板1丨（例如連 續性蝕刻），在元件分離區域12(圖場）及半導體基板^内形 成溝13。該溝深度如約50nm〜lOOnm，形成於半導體基板11 内之溝13的深度與形成於元件分離區域12之溝13的深度， 亦可彼此有若干差異。 之後，以一般除去技術除去上述光阻膜6丨，再以蝕刻除 去緩衝層5 1。 繼續，如圖3之（3)所示，如以離子植入法進rDRAM區域 的通道劑量植入，在溝13底部之半導體基板u上形成通道 擴散層14。之後在上述溝13之内面及半導體基板u、元件 刀離區域12上形成DRAM部的閘極絕緣膜15。再於半導體 基板11及元件分離區域12上形成閘極形成膜52 ,埋入溝13。 DRAM區域之字電晶體的通道須為高濃度（如 1.0x10 /cm3〜l.〇xl〇19/cm3)的區域為挖掘半導體基板u之溝 13底部的半導體基板U部分，溝13側壁及上部均不需要植 入離子以形成概略基板濃度。因此可以極低濃 l.〇xl〇17/cm3 〜LOxlO^cm3)形成。 _
517381 A7 __B7 五、發明説明（12 ) 由於DRAM具有稍厚於最頂端之邏輯電晶體的閘極絕緣膜 ，且形成之閘長也稍長，可應用目前之熱氧化的氧化矽膜 。因此，DRAM區域之上述閘極絕緣膜15係以厚度約 1.5nm〜2nm的氧化矽膜所形成。此外，閘極形成膜52為抑 制延遲，可使用如包含鎢/氮化鎢/多晶質或鈷/矽化鈷 /多晶質之耐熱性多金屬閘構造，來取代先前一貫使用之 包含矽化鎢（WSi2)/多晶質的聚化物構造。本實施形態為 構成N通道電晶體，係以多金屬閘構造形成DRAM區域之電 晶體的閘極及字線（圖式中描繪之金屬部分與多晶質部分）。 因此，不致發生硼穿透及向氮化鎢界面彎曲等的問題。 此外，上述閘極絕緣膜15及上述閘極形成膜52可用於邏 輯區域的虛擬閘圖案。因此，該閘極形成膜52的膜厚合計 約須 150nm〜200nm。 此外，全面形成光阻膜91後，為求形成DRAM區域的字線 (亦包含閘極），以微影技術實施圖案化，將上述光阻膜91僅 覆蓋邏輯區域。繼續，將上述光阻膜91作為掩膜，進行 DRAM區域的回姓。 如圖3之（4)所示，形成字線（一部分形成閘極）16，僅在溝 13-内保留上述閘極形成膜52。此時，用於形成DRAM區域 之字線16的回蝕係低於半導體基板11約50nm來進行，以確 保與爾後所形成之擴散層取出電極的耐壓距離。 繼續，藉由植入離子，在半導體基板11表面形成DRAM區 域的擴散層17。該離子植入係考慮資料保持特性而植入磷 離子。此時，擴散層17的底部宜設定成儘可能最低的濃度 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 517381
，以緩和與半導體基板丨丨的電場^由於半導體基板11在該 擴散層17的接合部已設定成低濃度，因此與擴散層丨了形成 低電場強度的接合。該接合保持DRAM資料保持特性的變 化。另外，於形成DRAM區域的擴散層17時，由於邏輯區 域被閘極形成膜52瓊蓋，因此不需要掩膜，也不需要掩膜 形成步驟。 如上述之說明，由於半導體基板j i上介以閘極絕緣膜i 5
埋入有閘極16，擴散層17形成於半導體基板11表面，因此 ’通道係旋入形成有閘極16之溝13底部之丰導體基板丨i而 形成。由於亦可確保有效通道長度，可促使施加負偏壓， 嚴格要求短通道效果之DRAM之電晶體特性的穩定化。 裝 如圖4之（5)所示，進行邏輯區域之虛擬閘圖案的圖案化。 首先’全面形成光阻膜92，如以微影技術，將光阻膜92加 工成邏輯區域之閘極圖案。此時，DRAM區域先以光阻膜 92保護。
如圖4之（6)所示，將上述光阻膜92〔參照上述圖4之（5)〕 作為钱刻掩膜，對閘極形成膜52進行蝕刻加工，在邏輯區 域上形成虛擬閘圖案71 ^之後，除去上述光阻膜92。 '繼續’形成在邏輯區域之n通道電晶體之形成區域上開孔 的光阻膜（圖上未顯示），繼續，將該光阻膜作為掩膜，於半 導體基板11上植入離子，形成η通道電晶體之低濃度擴散層 72，72°之後，除去上述光阻膜。同樣的，形成在邏輯區域 之Ρ通道電晶體之形成區域上開孔的光阻膜（圖上未顯示）， 繼續’將該光阻膜作為掩膜，於半導體基板i i上植入離子 _______ -16- 本紙浪尺狀用中國g家標準(CNS) M規格( χ撕公爱) 517381 A7 _____B7 五、發明説明（14 ) ，形成P通道電晶體之擴散層（圖上未顯示）。之後，除去上 述光阻膜。 繼續，全面形成侧壁形成膜73F。由於該側壁形成膜73F 係形成直接接觸於DRAM區域之閘極16上的狀態，因此宜 以應力低於氮化矽之氧化矽來形成。此外，亦可以氧化石夕 膜與氮化石夕膜之疊層膜或氧化氮化;δ夕膜形成。之後，全面 形成光阻膜93，如以微影技術除去邏輯區域的光阻膜93， 事先保留DRAM區域的光阻膜93，以保護DRAM區域。在此 種狀態下回蝕上述側壁形成膜73F ^ 結果，如圖5之（7)所示，在虛擬閘圖案71的側壁，以側壁 形成膜73F形成有側壁73。繼續，形成在邏輯區域之η通道 電晶體之形成區域上開孔的光阻膜（圖上未顯示），繼續，將 該光阻膜作為掩膜，於半導體基板丨丨上植入離子，形成η通 道電晶體之擴散層74，74。之後，除去上述光阻膜。同樣的 ’形成在邏輯區域之ρ通道電晶體之形成區域上開孔的光阻 膜（圖上未顯示），繼續，將該光阻膜作為掩膜，於半導體基 板11上植入離子，形成ρ通道電晶體之擴散層（圖上未顯示） 。之後，除去上述光阻膜。 繼續’使用一般石夕化技術，在上述邏輯區域之各擴散層 74上選擇性形成矽化層75。此時，在虛·擬閘圖案71的最上 部亦形成有石夕化層7 5，不過於爾後之化學機械研磨（以下稱 CMP ’ CMP 即 Chemical Mechanical Polishing)步驟中，該石夕 化層將被除去❶另外，不希望在虛擬閘圖案7丨的鎢膜上形 成石夕化層時，可藉由事先在虛擬閘圖案71上，以氮化矽膜（ __ -17- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ297公釐） 517381 A7 -— _____B7 五、發明説明（15 ) 圖上未顯示）等形成罩面層，以阻止虛擬閘圖案71上的矽化。 繼續，在整個半導體基板丨丨上形成罩面絕緣膜76。該罩 面絕緣膜76具有抑制形成矽化層區域之接合洩漏的效果， 不過若不需要亦可不形成。繼續全面形成第一層間絕緣膜（ 絕緣膜）18後，以CMP將第一層間絕緣膜表面予以平坦化。 將上述第一層間絕緣膜丨8表面予以平坦化的方法，只要是 可達成平坦化的方法即可，不限定於CMP，例如亦可採用 回#法等。之後，於上述第一層間絕緣膜18上形成光阻膜 53後’以微影技術形成連接於上述光阻膜53之連接孔圖案 54 ° 繼續，如圖5之（8)所示，將上述光阻膜〔參照圖3之（5)〕 作為钱刻掩膜’形成貫穿第一層間絕緣膜18，達於dram £域之擴政層17的連接孔19。此時，DRAM區域之字線（閘 極）16係配置於低於須接觸之擴散層17的半導體基板n表面 下’因此不需要使用自我對準接觸等特別技術。此外，為 使整個DRAM之擴散層17可與取出電極接觸，宜儘量形成 較大之連接孔19的開孔徑。如此可降低接觸電阻。此外， 圖式上刻意顯示出引起若干對準偏差的狀態，不過，若於 連接孔開孔時’未實施過多的過度姓刻，可確保在爾後步 驟中形成於連接孔19内之字線取出電極的實際距離。另外 ，自上方俯視之投影設計，該連接孔19形成完全重疊於字 線（閘極）16的形狀。 繼續，在第一層間絕緣膜18上形成取出電極形成膜55 , 以埋入上述連接孔19内。該取出電極形成膜55如以摻雜磷 -18-
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裝 訂
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81内部。亦在上述罩面絕緣膜77上形成有該閘極絕緣膜“ 及閘極形成膜8 3。上述閘極絕緣膜§ 2係以氧化石夕膜形成， 不過亦可採用氧化鍅、氧化铪、氧化鈕、氧化鋁、BST等高 電介質膜。此外，上述閘極形成膜83通常以鎢膜/氮化鈦 膜的疊層膜形成。 再度以CMP除去第一層間絕緣膜18上剩餘的閘極絕緣膜 82與閘極形成膜83，在溝81内，介以閘極絕緣膜82，形成 包含閘極形成膜83的閘極84，同時將第一層間絕緣膜丨8表 面予以平坦化。結果，邏輯區域之閘極84上部露出。此時 ，雖用於取出DRAM區域之擴散層的取出電極2〇的上部亦 被研磨，不過亦無妨。 •繼續，全面形成覆蓋於DRAM區域之取出電極20上及邏輯 區域之閘極84上的罩面絕緣膜（第二層間絕緣膜）21 ^ 之後，如圖8之（13)所示，經過一般1)11八1^處理。亦即， 形成上述第二層間絕緣膜21後，形成位元接觸孔22。繼續 ，形成金屬電極之位元線23。該位元線23係在其下部形成 形成黏合層23 a，在其上部形成偏置絕緣膜24。之後，形成 覆蓋位元線23之蝕刻止動層25及第三層間絕緣膜％。繼續 將第三層間絕緣膜26予以平坦化。繼續，藉由形成自我對 準接觸技術，在第三層間絕緣膜26上形成連接於上述取出 電極20的連接孔27。該連接孔27内形成有用於與位元線23 絕緣的側壁絕緣膜28。 繼續’形成不須熱處理之金屬一絕緣體-金屬（MIM; Metal/insulator/Metal)構造的電容器3 i。預期〇」#爪代以後 — __ - 20 - 本紙張尺度適用巾s S家標準(CNS) A视格(21〇 X撕公爱) 517381 A7 B7
之DRAM需要此種MIM構造的電容器31，目前有一種係於 電極上採用釕（Ru)、氧化釕（RU)系材料，電介質膜上採用 BST(BaTi03與SrTi03的混晶）系的膜。 繼續，於上述第三層間絕緣膜26上形成覆蓋上述MIM構 造之電容器31的第四層間絕緣膜32。之後，以CMp將上述 第四層間絕緣膜32表面予以平坦化。繼續，在第四層間絕 緣膜32至第一層間絕緣膜18上形成用於形成電容器取出電 極、字線取出電極、位元線取出電極、邏輯區域之擴散層 取出電極、及邏輯區域之閘取出電極等的連接孔33, 34, 35 85, 86等。此外，連接孔33, 34, 35, 85, 86等内形成電容器 取出電極36、字線取出電極37、位元線取出電極38、邏輯 區域之擴散層取出電極87、及邏輯區域之閘取出電極88等 。此外’在第四層間絕緣膜32上形成第五層間絕緣膜39。 繼續，在該第五層間絕緣膜39内形成有深達各電極36〜38, 87，88等的各配線溝40，各配線溝40内形成第一配線41。該 第一配線41如包含銅配線。另外，依需要而形成上層配線 ’不過圖上並未顯示。 由於上述半導體裝置1的製造方法，係在形成於半導體基 板'11上之溝13内，保留該溝13之上部，介以閘極絕緣膜15 ，埋入閘極（字線）16而形成，並在溝13彳則壁之半導體基板n 表面形成擴散層17，且形成第一層間絕緣膜（絕緣膜）18以埋 入溝13的上部，在閘極16上，介以第一層間絕緣膜丨8，重 叠於閘極16的狀態下形成深達擴散層17的連接孔19，因此 ’形成於連接孔19内之取出電極20與閘極16被第一層間絕 _____-21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 五、發明説明（19 ) 緣膜18分離’且該第一層間絕緣膜可保持3〇ηιη以上的足夠 膜厚’因而，可確保閘極（字線）16與連接於擴散層17之取出 電極20的耐壓。 此外’由於在形成於半導體基板U上之溝13内介以閘極 絕緣膜15埋入閘極16，擴散層17形成於半導體基板11表面 ’因此’通道係旋入形成有閘極16之溝13底部之半導體基 板11而形成。由於可確保足夠的有效通道長度，可促使施 加負偏壓，嚴格要求短通道效果之DRAM之電晶體特性的 穩定化。且可使取出電極20連接於擴散層17之半導體基板 11的整個表面，有助於降低接觸電阻。 此外’由於字線16(16w)係連接於半導體基板11及元件分 離S域12内形成之溝13内的閘極16而形成，因此可與閘極 16同時形成。此外，由於擴散層17在深度方向的雜質濃度 低，因此可緩和接合的電場，以確保資料保持特性的性能。 使用在上述DRAM區域之技術，亦可適用於一般dram之 記憶體晶片的製造上。 發明之效果 如以上之說明，本發明之半導體裝置及其製造方法，由 於不需要使dram區域之擴散層下部的基板濃度達到單元 電晶體所要求的濃度’因此可緩和接合的電場，可保持 DRAM區域之單元逐漸趨於縮小化之資料保持特性的性能。 此外，由於DRAM區域之單元電晶體的有效通道長度延長 ，因此可抑制短通道效杲，以促使電晶體的特性穩定化。 再者，由於使用整個DRAM區域的擴散層與取出電極接觸 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) -22- 517381 A7 B7 五、發明説明（2〇 ’可有效使用有效面積，因此，可.藉由其單元設計，將擴 散層之接觸電阻抑制在可達到的最低電阻值。 此外’可採上方投影設計式的將D RAM區域之擴散層的取 出電極與子線（閘極）重疊，可促使單元微細化。目前dram 構造的字線與取出電極間仍需要保持約2〇nm〜3〇nm的距離 ，不過，本發明之DRAM構造則不需要保持該距離。
為求實現邏輯區域的高驅動力電晶體，可將替換閘極與 DRAM予以單晶片化。藉此，邏輯區域的閘極不需要考慮 熱處理的問題，可在閘極絕緣膜上採用氧化鍅、氧化铪、 氧化钽、氧化鋁、BS丁（BaTl〇3與SrTi〇3的混晶）等，及在閘 極上採用Cu/TiN、W//TiN等。藉此可提高邏輯元件的性 装 能。 圖式之簡單說明 _ 訂
圖1為顯示本發明之半導體裝置一種實施形態的概略構造 剖面圖。 圖2之（1)’（2)為顯示本發明之半導體裝置之製造方法一 種實施形態的概略構造剖面圖。 圖3之（3)，（4)為顯示本發明之半導體裝置之製造方法一 種_實施形態的概略構造剖面圖。 圖4之（5)，（6)為顯示本發明之半導體裝置之製造方法一 種實施形態的概略構造剖面圖。 圖5之（7) ’（8)為顯示本發明之半導體裝置之製造方法一 種實施形態的概略構造剖面圖。 圖6之（9) ’（10)為顯示本發明之半導體裝置之製造方法一 517381 A7 B7 五 發明説明（21 ) 種實施形態的概略構造剖面圖。 圖7之（11)，（12)為顯示本發明之半導體裝置之製造方法 一種實施形態的概略構造剖面圖。 圖8之（13)為顯示本發明之半導體裝置之製造方法一種實 施形態的概略構造剖面圖。 元件符號之說明 卜··半導體裝置，11…半導體基板，13…溝，15…閘極絕緣 膜，16···閘極，17···擴散層，20···取出電極 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

Claims (1)

  1. C8 D8 六、申請專利範圍 1· 一種半導體裝置，其係將記憶體元件與邏輯元件形成在 同一半導體基板上，其特徵為： 上述記憶體元件之電晶體具有： 介以閘極絕緣膜，埋入形成於上述半導體基板之溝内 的閘極；及 形成於上述溝側壁之上述半導體基板表面側的擴散層； 在上述閘極上，具有介以絕緣膜重疊在上述閘極上的 狀態下，連接於上述擴散層的取出電極。 2. 如申請專利範圍第1項之半導體裝置， 其中在上述半導體基板上形成有元件分離區域， ‘連接於上述閘極的字線，係在形成於上述半導體基板 及上述元件分離區域之溝内連接於上述閘極而形成者。 3. 如申請專利範圍第1項之半導奴裝置， 其中上述擴散層在深度方向雜質濃度變低。 4. 一種半導體裝置之製造方法，其係在同一半導體基板上 形成記憶體元件與邏輯元件，其特徵為： 上述記憶體元件之記憶體電晶體藉由： 在上述半導體基板及該半導體基板上所形成的元件分 -離區域内形成溝之步驟； 在上述溝内形成閘極絕緣膜之步驟·； 於保留上述溝之上部的狀態下，以埋入上述溝内之方 式形成閘極及字線之步驟； 在上述溝側壁之上述半導體基板表面側形成擴散層之 步驟； -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公爱)
    裝 ij 517381 A8 B8 C8 ________D8 六、申請專利範圍 以埋入上述溝之上部的方式形成絕緣膜之步驟； 在上述閘極上介以上述絕緣膜而重疊於上述閘極的狀 態下’形成深達上述擴散層之連接孔之步驟； 在上述連接孔内形成取出電極之步驟；及 將上述取出電極熱處理予以活性化之步驟而形成； 上述邏輯元件之邏輯電晶體藉由： 在與上述閘極及上述字線的同一層，在上述半導體基 板上形成虛擬閘圖案之步驟； 將上述虛擬閘圖案作為掩膜，形成邏輯電晶體之低濃 度擴散層之步驟； .在上述虛擬閘圖案側壁形成側壁之步驟； 將上述虛擬閘圖案與上述側壁作為掩膜，以形成邏輯 電晶體之擴散層之步驟； 在與上述絕緣膜之同一層上覆盖虛擬閘圖案之步驟； 藉由於上述連接孔内形成取出電極後之上述絕緣膜的 平坦化步驟，使上述虛擬閘圖案之上部露出之步驟； 實施上述活性化之熱處理後，除去上述虛擬閘圖案以 形成閘極溝之步驟；及 介以閘極絕緣膜，在上述閘極溝内形成閘極之步驟而 形成。 5·如申請專利範圍第4項之半導體裝置的製造方法， 其中上述擴散層形成為在深度方向雜質濃度變低。 26- 本紙張尺度適用中國國豕標準(CMS) Α4規格(210X 297公爱）
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