KR100294755B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100294755B1
KR100294755B1 KR1019980031731A KR19980031731A KR100294755B1 KR 100294755 B1 KR100294755 B1 KR 100294755B1 KR 1019980031731 A KR1019980031731 A KR 1019980031731A KR 19980031731 A KR19980031731 A KR 19980031731A KR 100294755 B1 KR100294755 B1 KR 100294755B1
Authority
KR
South Korea
Prior art keywords
insulating film
contact
wiring
film
sidewall
Prior art date
Application number
KR1019980031731A
Other languages
English (en)
Other versions
KR19990062473A (ko
Inventor
가즈오 도미타
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990062473A publication Critical patent/KR19990062473A/ko
Application granted granted Critical
Publication of KR100294755B1 publication Critical patent/KR100294755B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

스텍드비어(Stacked Via)를 구성하는 제1, 제2의 콘텍트 사이에 배선을 형성하는 경우 중첩시키는 데 있어서의 어긋남에 의한 매입특성의 열화등의 문제가 있었다.
제1의 절연막에 매설해서 제1의 콘텍트를 형성후, 이 제1의 콘텍트상에 배선을 형성하고, 이 배선의 측단면에는 절연물질로 되는 사이드월을 형성한다.
배선상을 포함하는 영역에 사이드월과는 다른 물질로 제2의 절연막을 적층하고, 이 제2의 절연막에 제2의 콘텍트를 매설하기 위한 비어홀을 개구할 때의 에칭조건을 사이드월이 에칭되기 힘든 조건으로 함으로써, 배선과 제2의 콘텍트와에 중첩에 의한 어긋남이 생긴 경우에서도, 배선단부가 에칭되지 않고, 비어홀 내벽의 노출면적을 작게 억제할 수 있다.
제2의 절연막으로 부터의 탈가스에 의한 매입특성열화를 억제하고 양호한 형상의 콘텍트를 얻는다.

Description

반도체장치 및 그 제조방법
본 발명은 스텍드비아를 갖는 반도체장치에 관해 특히 스텍드비아를 구성하는 여러개의 콘텍트사이에 배선을 개재시키는 반도체장치, 또는 여러개의 콘텍트의 접합위치 근방에 배선을 배치하는 반도체장치에 관한 것이다.
도 12는 종래의 기술을 표시하는 것이고, 스텍드비아 구조를 갖는 반도체장치의 한 단면을 표시하는 것이다.
도면에서, 101은 반도체기판, 102는 반도체기판(101)상에 적층된 제1의 절연막, 103은 제1의 절연막(102)에 개구된 콘텍트홀의 저면에 적층된 배리어메탈, 104는 콘텍트홀을 메우는 텅스텐이고, 배리어메탈(103)과 텅스텐(104)으로 구성된 제1의 콘텍트를 표시하고 있다.
또, 제1의 콘텍트(105)상부에는 제1의 배선(109)이 패터닝되어있고, 이 제1의 배선(109)은 AlCu막(107)과, 이 AlCu막(107)의 저면, 상면에 성막된 배리어메탈(106),(108)로 구성되어있다.
제1의 배선(109)의 표면 및 절연막(102)의 표면에는 절연막(110a)가 같은 막두께로 적층되고, 또 표면이 평탄화된 절연막(110b), (110c)가 적층되어 제2의 절연막(110)을 구성하고 있다. 절연막(110b)는 SOG(Spin on Glass)로 구성되어있다.
제1의 배선(109)의 표면에 제2의 절연막(110)에 개구된 적어도 비아홀의 저면에 상당하는 부분에는 배리어메탈(111)이 성막되고, 그 비아홀로 예를들면 텅스텐(112)에 의해 매입되어 있고, 배리어메탈(111)과 텅스텐(113)에 의해 콘텍트(113)가 구성되어있다.
또, 콘텍트(113)에 접하도록 제2의 절연막(110)의 표면에는 예를들어 AlCu막(115)과 이막의 저면, 상면에 배리어메탈층(114),(116)이 형성된 제2의 배선(117)이 배치되어있다.
도 12에 표시하는 바와 같이, 제1의 콘텍트(105)와 제1의 배선(109)과 제2의 콘텍트(113)와 제2의 배선(117)이 중첩되어 있는 경우에는, 서로 양호한 접속상태를 얻을 수가 있고, 또 콘텍트의 매입특성도 양호하였었다.
그러나, 도 13에 표시하는 바와 같이, 제1의 배선(109)과 제2의 콘텍트(113)을 매입하기 위한 비아홀(118)이 중첩하지않고, 비아홀(118)의 일부가 제1의 배선(109)의 표면을 거치지 않는 상태로 형성된 경우, 비아홀(118)의 내벽의 δ-TEOS(δ-tetraethyl orthosilicate)/SOG(spin on glass)/δ-TEOS로 구성되는 절연막(110b)의 SOG축의 노출면적이 커진다.
따라서, 비아홀(118)의 내부를 CVD(chemical vapor deposition)법으로 고온상태에서 도전물질(112a)를 성막해서 매설할 때에 절연막(110b)을 구성하는 SOG로부터 가스가 발생하고, 비아홀(118)을 통해서 외부로 가스(119)가 배출된다.
이 때문에 비아홀(118)내를 도전물질(112a)에 의해 완전히 매입할 수는 없고, 보이드(118a)가 형성된 상태가 된다.
도 14에 표시하는 바와 같이, 비아홀(118)내의 제2의 콘텍트(113a)에 보이드(118a)이 형성되어 있으면, 제2의 콘텍트(113a)상에 제2의 배선(117)이 형성된 경우에도, 실질적인 콘텍트 저항이 증대하고, 양호한 전기적 접속상태를 얻을 수가 없었다.
또, 도 15는 다른 종래의 기술을 표시하는 것으로, 일본국 특개평 8-250589호 공보에 표시된 반도체장치의 단면도이다.
도면에서 120, 121, 122, 123은 배선(124)를 구성하는 도전막이고, 120은 Ti막, 121은 TiN막, 122는 Al-Si막, 123은 TiN막이다.
또 125, 126은 사이드월(127)을 구성하는 도전막이고, 125는 TiN막, 126은 W막이다.
또, 배선(124)상에는 층간절연막(128)이 적층되고,이 층간절연막(128)내에는 배선(124)에 접하는 콘텍트(131)가 배설되어있다. 콘텍트(131)은 콘텍트홀 내벽에 성막된 TiN막(129)과 개구부분을 매입하는 W막(130)으로 구성된다.
층간절연막(128)의 상면에는 콘텍트(131)에 전기적으로 접속된 배선(135)이 형성된 상태가 되어있다. 배선(135)은 Ti 막(132), Al-Si막(133), TiN막(134)이 순차 적층된 구조이다.
도 15의 반도체장치에서는, 하층의 배선(124)과 그 상부에 형성하는 콘텍트(131)에 중첩시켰을때의 어긋남이 생긴 경우에도, 배선(124)의 측면에 도전물질로 되는 사이드월(127)을 부착형성하고 있음으로 해서 중첩에 대한 여유도를 증대하고, 양호한 전기적접속을 가능하게 하고 있다.
그러나, 사이드월(127)이 도전물질로 구성되어있는 경우에는 그 제조과정에서 배선(124)의 표면 및 층간절연막(128)의 저면(배선(124))이 패터닝 되어있는 면)에 상당하는 면상에 도전물질이 적층된 상태가 되고, 사이드월(127)로서 남겨놓은 도전물질이외는 다른 배선과의 쇼트를 억제하기 위해 오버에칭에 의해 제거해야하며, 필연적으로 배선(124)의 상면에 에칭에 의한 손상을 주고 있었다.
배선 (124)의 표면을 구성하는 TiN막(123)이 손상을 받음으로써, 배선(124)의 전사에서 반사 방지막으로서의 성능이 손상되고, 양호한 에칭마스크의 형성이 안된다는 문제가 있었다.
또 층간절연막(128)상에 사이드월(127)를 구성하기 위한 도전물질이 에칭에 의해 완전히 제거가 않되면 스텍드비아와 다른 도전막이 쇼트해 버린다는 문제가 있었다.
또, 스텍트비아 구조에 관련해서 종래의 기술에 의하면, 도 13에 표시한 바와 같이 스텍드비아를 구성하고, 서로 중첩하는 제1, 제2의 콘텍트(105), (113)에 근접해서 전기적으로 절연해야할 배선(136)을 형성하는 경우 배선(136) 및 제1, 제2의 콘텍트(105),(113)의 형성 여유도가 작은 경우에는 중첩의 어긋남이 생기면 양자가 쇼트해 버린다는 문제가 있었다.
본 발명은 상기와 같은 과제를 해결하기위해 된 것으로, 스텍드비아구조의 반도체장치에서, 스텍드비아를 구성하는 2개의 콘텍트간에 배선을 개재시키는 구조에서, 비아홀의 매입때에 보이드를 형성하지 않는 양호한 전기특성을 갖는 반도체장치를 얻는 것을 목적으로 하는 것이다.
또 스텍드비아구조의 반도체장치에서, 스텍드비아에 근접하는 층간 절연막상의 배선과의 절연성을 높이고, 양호한 전기특성의 반도체장치를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시의 형태 1의 반도체장치를 표시하는 도면
도 2a, 도 2b는 본 발명의 실시의 형태 1의 반도체장치의 제조플로를 표시하는 도면
도 3은 본 발명의 실시의 형태 1의 반도체장치를 표시하는 도면
도 4는 본 발명의 실시의 형태 2의 반도체장치를 표시하는 도면
도 5a, 도 5b는 본 발명의 실시의 형태 2의 반도체장치의 제조플로를 표시하는 도면
도 6은 본 발명의 실시의 형태 3의 반도체장치를 표시하는 도면
도 7은 본 발명의 실시의 형태 4의 반도체장치를 표시하는 도면
도 8은 본 발명의 실시의 형태 5의 반도체장치를 표시하는 도면
도 9a, 도 9b, 도 9c는 본 발명의 실시의 형태 5의 반도체장치의 제조플로를 표시하는 도면
도 10a, 도 10b, 도 10c는 본 발명의 실시의 형태 5의 반도체장치의 제조플로를 표시하는 도면
도 11은 본 발명의 실시의 형태 5의 반도체장치를 표시하는 도면
도 12는 종래의 기술을 표시하는 도면
도 13은 종래의 기술을 표시하는 도면
도 14는 종래의 기술을 표시하는 도면
도 15는 종래의 기술을 표시하는 도면
도 16은 종래의 기술을 표시하는 도면
<도면의 주요부분에 대한 부호의 설명>
1: 반도체기판 2: 제1의 절연막
3, 6, 12, 15: 배리어메탈 4, 13: 텅스텐
5: 제1의 콘텍트 7, 16, AlCu: 막
8, 17: 상층 배리어메탈 9: 배선
10: 사이드 월 10a, 21, 25, 26a, 26aa: 절연막
11: 제2의 절연막 11a: 제1의 층간 절연막
11b: 제2의 층간 절연막 11c: 제3의 층간 절연막
14: 제2의 콘텍트 18: 상층배선
18a: 스토레이지노드 19: 비아홀
20: 배선 20a: 도프드 폴리실리콘
20b: Wsi막 22: 유전체막
23: 셀플레이트 24: 캐퍼시터
제1의 발명에 관한 반도체장치는 반도체기판상에 적층된 제1의 절연막, 상기 제1의 절연막의 표면에 적층된 제2의 절연막, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 형성된 제1의 콘텍트, 상기 제1의 콘텍트에 맞닿고, 상기 제1의 절연막 표면에 형성된 배선, 상기 배선의 측단면에 틀을 부처서 형성된 사이드월, 상기 배선의 상면에 맞닿고 상기 제2의 절연막에 매입형성된 제2의 콘텍트를 포함하고, 상기 사이드월은 상기 제2의 절연막을 구성하는 물질과는 다른 절연물질로 구성되는 것이다.
제2의 발명에 관한 반도체장치는, 반도체기판상에 적층된 제1의 절연막, 상기 제1의 절연막의 표면에 형성된 제2의 절연막, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 형성된 제1의 콘텍트, 상기 제1의 콘텍트에 맞닿고, 상기 제2의 절연막을 관통하도록 형성된 제2의 콘텍트, 상기 제1의 절연막상에 배치형성된 배선의 상면에는 절연막이 적층되고 상기 배선 및 상기 절연막의 측단면에 틀을 부착 형성된 사이드월을 포함하고, 상기 사이드월 및 상기 절연막은 상기 제2의 절연막을 구성하는 물질과는 다른 절연물질로 구성되는 것이다.
제3의 발명에 관한 반도체장치의 제조방법은, 반도체기판상에 제1의 절연막을 적층하는 공정, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 제1의 콘텍트를 형성하는 공정, 상기 제1의 절연막상에 상기 제1의 콘텍트에 맞닿도록 배선을 패터닝하는 공정, 상기 배선의 표면을 포함하는 상기 제1의 절연막상에 절연물질을 적층하고, 에치백을 함으로써 적어도 상기 배선의 측단면의 상기 절연물질로된 사이드월을 틀을 부착 형성하는 공정, 상기 배선상을 포함하는 상기 제1의 절연막상에 제2의 절연막을 적층하는 공정, 상기 제2의 절연막내에 상기 배선에 맞닿는 제2의 콘텍트를 매설하는 공정을 포함하고, 상기 사이드월과 상기 제2의 절연막과는 서로 다른 물질로 구성하는 것이다.
제4의 발명에 관한 반도체장치의 제조방법은, 반도체 기판상에 제1의 절연막을 적층하는 공정, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 제1의 콘텍트를 형성하는 공정, 상기 제1의 절연막상에 배선이 되는 도전막과 절연막을 적층하고, 상기 도전막 및 상기 절연막을 배선형상으로 패터닝하는 공정, 상기 배선상을 포함하는 상기 제1의 절연막상에 절연물질을 적층하고 에치백을 함으로써 적어도 상기 배선의 측단면에 상기 절연물질로 되는 사이드월을 틀을부처 형성하는 공정, 상기 배선상을 포함하는 상기 제1의 절연막상에 제2의 절연막을 적층하는 공정, 상기 제2의 절연막을 관통하도록 상기 제1의 콘텍트에 맞닿는 제2의 콘텍트를 형성하는 공정을 포함하고 상기 사이드월을 구성하는 물질은 상기 제2의 절연막을 구성하는 물질과는 서로 다른 물질인 것이다.
실시의 형태 1
다음 본 발명의 실시의 형태 1에 대해 설명한다. 도 1은 실시의 형태 1의 반도체장치의 단면도를 표시하는 것으로, 도 1에서 1은 반도체기판이고, 예를들어 P형 실리콘기판으로, 10Ω·cm의 비저항의 웨이퍼이다.
2는 반도체기판(1)상에 적층된 제1의 절연막, 3은 제1의 절연막(2)내에 개구된 콘텍트홀내의 저면에 적층되고, 반도체기판(1)의 표면영역의 활성영역에 접하는 배리어메탈, 4는 배리어메탈(3)상에 적층되어 콘텍트홀을 매설하는 텅스텐이고, 배리어메탈(3)과 텅스텐(4)에 의해 제1의 콘텍트(5)가 구성되어있다.
콘텍트(5)상에는 중첩시의 어긋남을 갖인 상태로 배선(9)이 배치되어있고, 이 배선(9)는 배리어메탈(6), AlCu막(7), 상층 배리어메탈(8)로 구성되어있다. 배선(9)의 측단면에는 절연물질로 된 사이드월(10)이 틀을 부처 형성되어있다.
배선(9)의 표면에는 제1, 제2, 제3의 층간절연막(11a),(11b),(11c)가 적층되어있고, 이들의 절연막에 의해 제2의 절연막(11)이 구성되어있다. 또, 제2의 층간절연막(11b)은 예를들면 SOG로 구성되어있는 것으로 한다.
제2의 절연막(11)내로 관통하고 배선(9)에 도달하는 비아홀내에는 배리어메탈(12)과 텅스텐(13)이 매입되고, 제2의 콘텍트(14)를 구성하고 있다.
제2의 콘텍트(14)는 비아홀이 배선(9)과 중첩의 어긋남을 갖고 형성된 경우, 일부가 사이드월(10)과 중첩된 상태가 된다.
제2의 콘텍트(14)에 상부에 접한상태에, 제2의 절연막(11)상에는 배리어메탈(15), AlCu막(16), 상층 배리어메탈(17)로 구성되는 상층배선(18)이 형성되어있다.
다음 도 1의 반도체장치의 제조방법에 대해 설명한다.
우선, 도 2(a)에 표표시한 바와 같이, 표면영역에 불순물영역에 형성된 반도체기판(1)상에 실리콘 산화막으로 되는 제1의 절연막(2)을 6000Å 정도의 막두께가 되도록 적층한다.
다음에 제1의 절연막(2)에 콘텍트홀을 개구하고, 반도체기판(1)의 표면영역의 불순물영역을 노출시킨다.
다음에 콘텍트홀의 저면에 300Å 정도의 막두께의 Ti막과 500Å 정도의 TiN막으로 구성된 배리어메탈(3)을 형성하고, 다시 텅스텐(4)을 5000Å정도로 적층해서 콘텍트홀을 매설하고, 제1의 콘텍트(5)를 얻는다.
제1의 절연막(2)의 표면에 적층된 텅스텐은 CMP(chemical mechaincal polishing)법 또는 RIE(reactive ion etching)에 의한 드라이 에칭법으로 제거한다.
또, 콘텍트홀의 매설에 텅스텐(4)을 사용하는 예를 표시하였으나, 기타, 도프드 폴리실리콘, 티탄나이트라이트, 알루미늄 등의 재료를 사용해서 하는 것도 가능하다.
또, 콘텍트홀의 매립 후 제1의 절연막(2)표면에 적층된 도전막의 제거는 CMP법 이외에, 드라이 에치백법 등의 방법에 의해 하는 것도 가능하다.
제1의 콘텍트(5)상에는, 300Å 정도의 막두께의 Ti막과 150Å 정도의 TiN막으로 구성되는 배리어메탈(6)과 5000Å 정도의 AlCu막(7)과 50Å정도의 막두께의 Ti막과 150Å 정도의 TiN막으로 구성되는 상층 배리어메탈(8)을 순차 적층하고 배선(9)의 형상에 상당하는 마스크를 사용해서 패터닝하며, 배선(9)을 얻는다.
또 절연물질 예를들면 실리콘질화막을 1500Å 정도로 적층한후, RIE에 의해 에치백을 하고, 배선(9)의 측단면에 사이드월(10)을 틀을 짜서 형성한다.
배선(9)의 배선폭과 제1의 콘텍트(5)의 직경의 치수가 같은 정도의 크기로 형성되는 경우, 배선(9)을 형성하는 단계에서, 에칭 마스크를 사진제판으로 형성한 경우에 중첩의 어긋남이 생겨 제1의 콘텍트(5)와 배선(9)이 완전히 중첩되지 않을때가 있다.
다음에 도 2(b)에 표시하는 바와 같이, 배선(9) 및 사이드월(10)의 표면에 제1 의 절연막(2)의 표면상에 δ-TEOS로 되고, 막두께 2000Å 정도의 제1의 층간절연막(11a), SOG로 되고 막두께 2000Å 정도의 제2의 층간절연막(11b), δ-TEOS로 되고, 막두께 6000Å 정도의 제3의 층간절연막(11c)를 순차 적층하고, 경화되도록 어닐되어 제2의 절연막(11)을 얻는다. 또, 제2의 절연막(11)의 표면은 평탄하게 되도록 처리한다.
그후, 제2의 절연막(11)상에 제2의 콘텍트(14)에 상당하는 오픈패턴을 갖는 에칭 마스크를 형성하고 이 에칭마스크를 사용해서 제2의 절연막(11)에 대해, 상층 배리어메탈(8)과의 선택비를 유지하면서, 예를들면 ECR장치로 C4F8O2혼합가스를 사용해서 비아홀(19)의 개구를 한다.
에칭마스크에 형성된 제2의 콘텍트(14)상에 상당하는 인발패턴이 사진 제판공정에서 배선(9)과 중첩의 어긋남을 갖고 형성된 경우라도, 배선(9)의 측면에 틀을 짜서 형성된 사이드월(10)의 표면이 일부 노출하는데 그치고, 가열에 의해 가스를 배출하는 제2의 층간절연막(11b)이 필요이상으로 비아홀(19)내에 노출하는 일은 없다.
또, 제1의 콘텍트(5)의 형성과 같이 비아홀(19)내에 배리어메탈(12) 및 텅스텐(13)을 매설하고, 제2의 절연막(11)의 표면상에 적층된 여분의 도전막에 대해서는 CMP법, 또는 RIE에 의한 드라이 에치백법에 의해 제거하고, 필요한 도전막만을 남기고 제2의 콘텍트(14)를 형성한다.
다음에 제2의 절연막(11)의 표면에 300Å 정도의 막두께의 Ti막과 500Å정도의 TiN막으로 구성되는 배리어메탈(15), 5000Å 정도의 막두께의 AlCu막(16), 300Å정도의 막두께의 Ti막과 500Å정도의 TiN막으로 구성되는 상층 배리어메탈(17)을 순차 적층하고, 또 상층배선(18)의 형상에 상당하는 에칭마스크를 패터닝하며, 이를 사용해서 패터닝을 함으로써, 제2의 콘텍트(14)에 접하는 상층배선(18)을 형성한다.
이같은 스텍트비아 구조를 포함하는 반도체장치는 제2의 콘텍트(14)와 배선(9)이 중첩되어 있지 않어도, 제2의 절연막(11)보다도 에칭되기 힘든 절연물질에 의해 사이드월(10)이 형성되어 있기 때문에, 비아홀(19)의 개구때에 제2의 층간절연막(11b)의 노출면적을 작게 억제할 수가 있고, 비아홀(19)을 매입할 때의 온도조건에 의해서도 탈가스를 억제할 수 있으며, 매입특성을 향상시키는 것이 가능해지고, 결과적으로 보이드가 없는 양호한 형상의 제2의 콘텍트(14)를 얻는 것이 가능해진다.
또, 도 3에 표시한 바와 같이, 배선(9)의 측단면에 절연막(10a)에 의해 틀형상 형성으로 할 때에 도 2(a)의 제조공정에서 표시한 경우보다도 얕은 에칭을 함으로써, 배선(9)의 측단면에 절연물질을 남기는 것 뿐 아니라 배선(9) 및 제1의 절연막(2)상에 절연물질을 얇게 잔존시킨 구조로 하는 것이 가능하다.
이와같이 절연막(10a)을 배치형성한 경우에도 제1의 절연막(2)의 표면에 적층되는 물질이 도전성이 아니므로, 다른 배선과의 쇼트의 염려는 전혀없고, 또 배선(9)의 표면을 과잉하게 오버에칭하는 일도 없으므로, 배선(9)의 상면이 반사방지막으로서의 성능을 잃는 일 없이, 양호한 전기특성의 반도체장치를 얻는 것이 가능해진다.
또, 배선(9)의 측단면에 사이드월(10)을 형성함으로써, 표면의 평탄성을 향상시킬 수가 있고, 제2의 절연막(11)의 적층에서도 커버레이지(coverage)가 좋아진다는 효과도 있다.
또, 상기한 설명에서는 스텍드비아를 구성하는 제2의 콘텍트(14)상에 상층배선(18)이 형성되어 있는 예를 표시하였으나, 제2의 콘텍트(14)상에 예를들면 캐퍼시터를 배치하는 등 다른소자를 배치하는 것이 가능해지고, 또 각 구성요소로서 같은 성질을 갖는 다른 물질을 사용하는 것도 가능하다.
또 얻고자 하는, 소자의 치수에 맞추어 다른 구성요소의 치수를 변화시킬 수 있는 것은 물론이다.
예를들면, 상기한 설명에서는 제2의 절연막(11)이 플로층인 δ-TEOS/SOG/δ-TEOS라는 구조를 취하는 경우에 대해 표시하였으나, APL(advanced planarized layer)법에 의해 플로층인 다른 층간절연막, Cap layer/flow layer/base layer 의 3층 구조를 사용해도 같은 것을 말할 수 있다.
또, 제2의 콘텍트(14)의 매설에는 텅스텐(13)를 사용하는 예를 표시하였으나, 도프드 폴리실리콘이나 TiN, Al등 다른 도전막을 사용해서 매설하는 것도 가능하다.
실시의 형태 2
다음으로, 본 발명의 실시의 형태 2에 대해 설명한다.
실시의 형태 1에서는 스텍드비아를 구성하는 2개의 콘텍트에 배선을 개재시키는 예에 대해 설명하였으나, 이 실시의 형태 2에서는, 스텍드비아에 근접한 위치에 배선이 배치되는 경우에, 스텍드비아와 배선을 확실하게 전기적으로 분리하는 기술에 대해 설명한다.
도 4는 실시의 형태 2의 반도체장치를 표시하는 것이고, 도면에서, 20은 제1의 절연막(2)상에 배치형성된 배선이고, 이 배선(20)은 1000Å 정도의 막두께의 도프드 폴리실리콘막(20a)과 1000Å 정도의 막두께의 WSi막(20b)로 구성되어 있고, 배선(20)상에는 2000Å 정도의 막두께의 실리콘 질화막으로 되는 절연막(21)이 적층되어있다.
또, 배선(20) 및 절연막(21)의 측단면에는 절연물질로 구성되는 사이드월(10)이 틀부착 형성되어있다.
기타, 이미 설명하기 위해 사용한 부호와 동일부호는 동일 또는 상당부분을 표시하는 것이다. 또, 배선(20)은 제1, 제2의 콘텍트(5),(14)에 근접한 위치에 배치되고, 제1의 콘텍트(5)과 배선(20)은 서로 중첩되어 있지 않으나, 배선(20)과 제2의 콘텍트(14)는 절연막(21)을 통해서 일부가 서로 중첩되어 있고, 이 제2의 콘텍트(14)와 배선(20)사이에 절연막(21)과 절연물질로된 사이드월(10)을 개재시킴으로써 쇼트를 억제하고 있다.
다음 도 4의 반도체장치의 제조방법에 대해 설명한다.
도 5(a)에 표시하는 바와 같이, 우선 실시의 형태 1의 도 2(a)의 제조방법에 따라, 제1의 콘텍트(5)를 제1의 절연막(2)를 관통하도록 형성한다.
다음에, 제1의 절연막(2)상에 도프드폴리실리콘막(20a), SWi막(20b)을 각각 1000Å 정도의 막두께가 되도록 적층하고, 다시 2000Å정도의 막두께의 실리콘 질화막으로 된 절연막(21)을 적층하며, 배선(20)에 상당하는 형상의 마스크패턴을 사용해서 절연막(21)을 패터닝하고, 패터닝 후의 절연막(21)을 에칭마스크로 해서 WSi막(20b), 도프드 폴리실리콘막(20a)을 순차 이방성 에칭하며, 도프드 폴리실리콘막(20a), WSi막(20b)으로 된 배선(20)을 얻는다. 이 배선(20)은 최소치수 0.25㎛으로 패터닝하고 제1의 콘텍트(5)와는 쇼트하지 않는 배치로 한다.
또, 예를들면 CVD법에 의해, 제조과정에 있는 반도체장치의 표면에 1500Å 정도의 막두께의 실리콘 질화막을 적층하고, 이 실리콘 질화막에 대해 RIE에 의한 에치백을 함으로써 절연막(21) 및 배선(20)의 측단면에 실리콘 질화막으로 되는 사이드월(10)을 틀부처 형성한다.
그후, 도 5(b)에 표시하는 바와 같이, 예를들면 실리콘 산화막으로 되는 제2의 절연막(11)을 6000Å 정도의 막두께가 되도록 적층하고, 제1의 콘텍트(5)의 상면이 표출하도록 제2의 절연막(11)에 대해 비아홀(19)의 개구를 한다.
제2의 절연막(11)의 적층은, 배선(20) 및 절연막(21)의 측단면에 사이드월(10)을 틀부처 형성해서 표면의 평탄화를 하고 있으므로 카버레지(coverage)좋게 형성할 수가 있다.
이 단계에서, 배선(20)의 상면 및 측단면이 실리콘 질화막으로 되는 절연막(21) 및 사이드월(10)에 의해 구성되어있기 때문에 배선(20)이 비아홀(19)내에 노출하는 일은 없다.
다음, 비아홀(19)을 도전물질에 의해 매워서 제2의 콘텍트(14)를 형성하고, 제1, 제2의 콘텍트(5),(14)로 된 스텍드비아를 얻고, 또 제2의 콘텍트(14)상에 상층배선(18)을 패터닝함으로써, 도 4에 표시한 반도체장치를 얻는 것이 가능해진다.
이상 설명한 바와 같이, 스텍드비아를 갖는 반도체장치에서 스텍드비아를 구성하는 제2의 콘텍트(14)와 배선(20)이 중첩에 의한 어긋남으로 인해 일부 중첩하고 쇼트의 염려가 있을 때, 또 중첩하지는 않으나 양자의 거리가 전기적 영향을 미칠정도의 배치가 되는 경우, 배선(20)상의 절연막(21)과 배선(20) 및 절연막(21)의 측단면에 사이드월(10)를 형성함으로써 쇼트 및 전기적 악영향을 억제하는 것이 가능해진다.
또 이 실시의 형태에서는 배선(20)과 제2의 콘텍트(14)가 일부 중첩하는 경우에 쇼트를 억제하는 방법에 대해서 기술하였으나, 제1, 제2의 콘텍트(5),(14) 및 배선(20)이 중첩에 의한 어긋남이 없이 형성되어 있으면 스텍드비아와 배선(20)이 쇼트되는 일 없이 양호한 전기특성을 얻을 수 있는 것은 말할 필요가 없다.
또, 배선(20)상에 배치하는 절연막(21) 및 배선(20)외측단면에 틀부침 형성되는 사이드월(10)을 구성하는 물질은 상기한 예에서는 실리콘 질화막을 들었으나, 비아홀(19)의 개구때에 제2의 절연막(11)과 충분히 선택비를 확보할 수 있는 절연성물질이면 다른 물질을 사용해도 문제는 없다.
또 사이드월(10)의 형성을 위하여 적층하는 실리콘 질화막은 1500Å정도로 표시하였으나, 적응하는 디바이스의 설계치수에 따라 50∼3000Å의 범위에서 또 제2의 절연막(11)의 막두께에 대해서도 100∼20000Å의 범위에서 변화시킴으로써 양호한 전기특성의 반도체장치를 얻을 수가 있다.
실시의 형태 3
실시의 형태 2에서는, 스텍드비아에 근접한 배선을 형성하는 경우에 중첩에 의한 어긋남이 생겨도 양자가 쇼트하지 않는 구조의 반도체장치에 대해 설명하였다.
이 실시의 형태 3은, 실시의 형태 2에 표시한 반도체장치의 변형예이고, 예를 들면 DRAM 메모리셀을 구성하는 캐퍼시터가 스텍드비아를 구성하는 제2의 콘텍트(14)상에 형성된 경우를 표시한다.
도 6에서, 18a는 제2의 콘텍트(14)상에 배치형성된 스토레이지 노드이고, 23은 스토레이지 노드(18a)의 표면에 유전체막(22)을 통해서 적층된 셀플레이트이며, 스토레이지 노드(18a), 유전체막(22), 셀플레이트(23)에 의해 캐퍼시터(24)가 구성되어있다.
기타 이미 설명을 위해 사용한 부호와 동일부호는 동일 또는 상당부분을 표시하고 있다.
캐퍼시터(24)는 예를들면 6000Å 정도의 막두께의 도프드 폴리실리콘막을 패터닝함으로써 스토레이지노드(18a)를 형성하고 적어도 스토레이지노드(18a)의 표면에 유전체막(22)이 되는 50Å정도의 막두께의 산화막과 질화막의 복합막(ON 막)을 적층하고, 이 유전체막(22)상에 셀플레이트(23)가 되는 1500Å 정도의 막두께의 도프드 폴리실리콘을 적층함으로써 얻어진다.
이와같이 스텍드비아와 그 스텍드비아에 근접한 위치에 배치되는 배선(20)과의 쇼트를 확실하게 억제하는 것이 가능한 경우, 소자의 미세화와 고집적화의 조건이 가장 엄한 메모리셀 영역으로의 적층이 특히 유효하고 소자형성 영역을 확대하는 일 없이 기억소자수를 증대시키는 것이 가능해진다.
실시의 형태 4
다음에, 본 발명의 실시의 형태 4에 대해 설명한다.
실시의 형태 2, 3에서는 중첩시의 어긋남이 생긴 경우에도 제2의 콘텍트(14)와 배선(20)과의 쇼트를 억제하는 기술 및 그 유효한 적응 예에 대해 설명하였다.
이 실시의 형태 4에서는 배선(20)과 제2의 콘텍트(14)와의 쇼트만이 아니라, 중첩의 어긋남에 의해 제 1의 콘텍트(5)과 배선(20)이 중첩해서 배치된 경우에도 제1의 콘텍트(5)와 배선(20)의 쇼트를 억제하는 기술에 대해 설명한다.
도 7은 본 실시의 형태 4의 반도체장치의 요부 단면도이고, 도면에서 25는 배선(20)의 하부에 배치된 절연막을 표시하는 것이다.
절연막(20)은 실리콘질화막 또는 실리콘산화막 등의 절연성물질로 구성되어있고, 배선(20)의 상면에 적층된 절연막(21)과 같은 정도의 절연성이 얻어지는 막두께로 한다.
이와 같이 배선(20)저면에 절연막(25)을 배치형성 함으로써 배선(20)의 외주를 절연성물질로 피복하는 것이 가능해진다.
따라서 중첩에 의한 어긋남에 의해 제1의 콘텍트(5)와 배선(20)의 일부가 중첩된 경우에도 절연막(25)을 통하고 있기 때문에, 쇼트하는 일은 없고, 양호한 전기특성의 반도체장치를 얻는 것이 가능해진다.
배선(20)과 제1콘텍트(5) 및 제2의 콘텍트(14)에 중첩의 어긋남이 없는 경우에도, 제1, 제2의 콘텍트(5),(14)로 된 스텍드비아와 배선(20)을 확실하게 전기적으로 분리하는 것이 가능한 것은 물론이다.
또, 배선(20)의 상면 및 측단면에 부착형성된 절연막(21)과 사이드월(10)은 제2의 절연막(11)보다도 비아홀 개구조건하에서 에칭되기 힘든 물질이어야 할 필요가 있으나, 배선(25)의 하면에 배치하는 절연막(25)은 비아홀의 개구시에, 노출될 염려가 없으므로, 다른 절연막으로 구성하는 것이 가능하다.
실시의 형태 5
다음에, 본 발명의 실시의 형태 5에 대해 설명한다. 상술한 실시의 형태 4에서는, 배선(20)의 저면하에 이 배선(20)과 같은 평면형상의 절연막(25)을 배치시킴으로써 근접하는 콘텍트(5)와 배선(20)이 일부 중첩되는 배치가 된 경우에도 양자를 서로 전기적으로 분리하는 것이 가능해지는 예를 표시하였다.
이 실시의 형태 5에서는 배선(20)의 저면하에 배치하는 절연막은, 배선(20)의 측면에 틀부처 형성하는 사이드 월(10)의 저면 및 배선(20)의 저면에 상당하는 평면형상으로 패터닝하는 것을 특징으로 하고 있다.
이 실시의 형태 5에 의한 반도체장치의 단면도를 도 8에 표시한다.
도 8에서 부호(26a)는 배선(20) 및 사이드월(10)의 저면에 부착형성된 절연막을 표시하는 것으로, 기타 이미 설명하기 위해 사용한 부호와 동일부호는 동일 또는 상당부분을 표시하는 것이다.
또, 이 도 8에서는 제1의 콘텍트(5)와 그 상부의 콘텍트(14)가 스텍드비아를 구성하고 있으며 이 스텍드비아에 근접해서 서로 전기적으로 분리되어야 할 배선(20)이 배치되고, 또 중첩에 의한 어긋남 때문에 배선(20)과 제1, 제2의 콘텍트(5), (14)가 서로 일부 중접한 상태인 경우를 표시하고 있다.
다음에, 도 8의 반도체장치의 제조방법을 도 9를 사용해서 설명한다.
우선 도 9(a)에 표시하는 바와 같이, 반도체기판(1)의 표면영역에 활성영역을 형성후, TEOS를 3000Å 이하의 막두께가 되도록 적층하고, 제1의 절연막(2)을 얻고, 또 이 제1의 절연막(2)를 관통하고, 활성영역에 접하는 제1의 콘텍트(5)를 매입하기 위한 콘텍트홀의 개구를 하며, 도프드 폴리실리콘을 2000Å 정도의 막두께가 되도록 적층함으로써 콘텍트홀의 매설을 하여 제1의 콘텍트(5)를 얻고, RIE법에 의해 에치백을 함으로써 제1의 절연막(2)의 표면에 적층된 도프드 폴리실리콘을 제거하고 제1의 콘텍트(5)만을 남긴다.
또, 예를들면 TEOS를 1000Å 이하의 막두께가 되도록 적층하고 절연막(26a)로 한다. 이 절연막(26a)의 막두께는 절연막(26a)를 통하여 상하로 배치되는 배선(20)과 제1의 콘텍트(5)가 중첩한 경우에 양자를 전기적으로 절연하는 것이 가능한 막두께가 되도록 조정한다.
다음에 배선(20)을 구성하는 도프드 폴리실리콘막(20a)을 800Å 정도의 막두께가 되도록 적층하고 또 CVD법에 의해 WSi막(20b)을 8000Å 정도의 막두께가 되도록 적층한다.
또 배선(20)을 패터닝할 때에, 에칭마스크로 사용하는 TiN로 된 절연막(21)을 1000Å이 되도록 적층하고 이 절연막(21)을 배선(20)에 상당하는 형상으로 패터닝한다.
그후, 도 9(b)에 표시하는 바와 같이 절연막(21)을 에칭마스크로 하고, 절연막(26a)을 에칭스토퍼로 해서 WSi막(20b) 및 도프드 폴리실리콘막(20a)을 순차 패터닝해서 배선(20)을 얻는다.
또 사이드월(10)이 되는 절연막(10a), 예를들면 SiN를 700Å정도의 막두께가 되도록 적층한다.
다음에 도 9(c)에 표시하는 바와 같이, 절연막(100) 및 TEOS로 된 절연막(26a)에 대해 에치백을 하고 절연막(10a)으로 된 사이드월(10)을 얻고 다시 배선(20) 및 사이드월(10)의 평면형상에 상당하는 절연막(26a)을 얻는다.
배선(20)과 제1의 콘텍트(5)가 일부 중첩된 배치가 되어있는 경우에도, 절연막(26a)를 개재시키고 있기 때문에 양자를 서로 절연하는 것이 가능하다.
그후 실시의 형태 4의 경우와 같이 제2의 절연막(11)을 적층하고, 제2의 콘텍트(14)를 형성함으로써 도 8에 표시하는 바와 같은 반도체장치를 얻을 수가 있다.
또 제2의 콘텍트(14)와 배선(20)이 일부 중첩되는 배치로 되어있는 경우에도, 배선(20)의 상면을 절연막(21)으로, 측면을 절연성의 사이드월(10)로 덮고 있으며, 절연막(21) 및 사이드월(10)이 비아홀(19)개구 때에 제2의 절연막(11)보다도 에칭되기 힘든 물질로 구성되어 있음으로써 배선(20)이 노출되는 일은 없고, 제2의 콘텍트(14)를 형성했을 때의 배선(20)과 제2의 콘텍트(14)와의 절연상태를 확보하는 것이 가능하다.
도 8에 표시한 반도체장치는 제1의 콘텍트(5)를 형성한 경우에, 제1의 절연막(2)와 제1의 콘텍트(5)의 상면이 같은 높이가 된 예를 표시하였다.
그러나, 제1의 콘텍트(5)를 형성하기 위한 콘텍트홀로의 도전물질의 매입후, 제1의 절연막(2)의 표면상에 위치하는 도전물질을 제거할 때에 RIE에 의해 에치백하면 제1의 콘텍트(5)의 상면이 오버에칭되어, 도 10(a)에 표시하는 바와 같이 제1의 콘텍트(5)와 제1의 절연막(2)의 상면에 단차가 생기는 경우가 있다. 도 10(a)에서 부호(A)는 오버에칭부분을 표시하고 있다.
이 오버에칭부분 A의 단차는 그후의 배선(20)의 형성에서도 영향을 끼치고, 도 9에 표시한바와 같은 제조를 한 경우에 배선(20)과 제1의 콘텍트(5)가 일부 중첩하도록 했을때의 어긋남이 생기는 경우에는, 도 9(c)에 상당하는 제조단계에서는, 도 10(b)에 표시하는 바와 같이, 배선(20) 및 절연막(21) 표면에 단차가 생긴다.
그후 도 10(c)에 표시한 바와 같이, 제2의 절연막(11)을 적층후, 제1의 콘텍트(5)의 상면을 노출시키는 비아홀(19)을 개구한다.
이 비아홀(19)개구때에, 비아홀(19)의 저면에 제1의 절연막(2)이 위치하고 있을때는, 그 부분에 오버에칭이 된다(오버에칭부분을 기호 B로도시한다).
다음에, 비아홀(19)내에 제2의 콘텍트(14)가 되는 도전물질을 배설한다. 이렇게해서 얻어진 반도체장치에 대해서도, 도 8에 표시한 반도체장치와 같이, 배선(20)과 스텍드비아를 서로 전기적으로 절연할 수가 있고, 이 구조를 중첩시의 여유를 충분히 확보할 수 없는 고집적화된 반도체장치에 대해 유효하게 사용할 수가 있다.
상술한 도 8∼도 10을 사용해서 설명한 반도체장치는, 절연막(10a)을 에치백해서 배선(20)의 측면에 부착하는 사이드월(10)을 얻게될 때 동시에 배선(20)의 저면하에 위치하는 TEOS로 된 절연막(26a) 패터닝하고 있었다.
그러나, 도 11에 표시하는 바와 같이 사이드월(10)을 형성하는 에치백때는 절연막(26a)에 대해 에칭하지않고, 비아홀(19)의 개구때에, 저면에 위치하는 부분의 절연막(26a)을 선택적으로 제거한 절연막(26aa)을 형성해도, 도 8 또는 10의 반도체장치와 같은 효과를 얻는 것이 가능하다.
실시의 형태 1∼5에서 모두에게 공통된 구성인 스텍드비아에 접속되거나 또는 근접한 위치에 배치되는 배선의 측단면에는 절연물질로 된 사이드월(10)이 형성되나, 이 사이드월(10)은 한층의 절연막에서 가공되는 것에 한정되지않고, 여러층의 절연막을 가공함으로써 구성되는 것이라도 문제는 없다.
아래에 각 발명의 효과에 대해 기재한다.
제1의 발명에 관한 반도체장치에 의하면, 제2의 절연막과는 다른 절연물질에 의해 배선에 틀부침해서 사이드월을 형성함으로써 제2의 콘텍트를 매설하기 위해 제 2의 절연막에 비아홀을 개구할때에, 중첩의 어긋남이 생기고, 일부가 사이드월에 걸리는 상태가 되어도, 사이드월이 에칭스토퍼가 되고 제2의 절연막의 여분의 에칭을 억제할 수 있다.
따라서, 비아홀내의 제2의 절연막의 노출면적을 작게 억제할 수 있고, 탈가스에 의한 콘텍트의 매입특성열화를 억제하는 것이 가능해진다.
제2의 발명에 관한 반도체장치에 의하면, 중첩의 여유가 없는 상태에서 서로 절연된 상태의 배선과 제2의 콘텍트를 형성할 때에 배선표면을 제2의 절연막과는 다른 물질로된 절연막 및 사이드월로 둘러쌈으로써 제2의 콘텍트와의 쇼트를 억제하는 것이 가능해진다.
중첩의 여유가 없는 경우에도 쇼트를 억제하고, 또 전기적 악영향을 미치지않는 구조가 얻어지므로, 고집적화된 구조로 할 수가 있다.
제3의 발명에 관한 반도체장치의 제조방법에 의하면 제1의 콘텍트와 제2의 콘텍트로 되는 스텍드비아사이에 배선을 개재시킨 경우에, 제2의 콘텍트의 매입을 보이드를 형성하는 일 없이 양호하게 하는 것이 가능해진다.
제4의 발명에 관한 반도체장치의 제조방법에 의하면, 제1의 콘텍트와 제2의 콘텍트로 되는 스텍드비아에 근접해서, 전기적으로 절연된 배선을 형성하는 경우에, 배선의 표면을 제2의 절연막과는 다른 물질에 의해 덮음으로써 콘텍트와의 쇼트를 억제할 수가 있다.
배선과 콘텍트가 일부 중첩되어있어도 절연성을 유지할 수 있으므로 중첩여유가 없는 디바이스에 적응함으로써 양호한 전기특성의 반도체장치를 얻는 것이 가능해진다.

Claims (4)

  1. 반도체기판상에 적층된 제1의 절연막, 상기 제1의 절연막 표면에 적층된 제2의 절연막, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 형성된 제1의 콘텍트 상기 제1의 콘텍트에 맞닿고, 상기 제1의 절연막 표면상에 형성된 배선, 상기 배선의 측단면에 틀부착 형성된 사이드월, 상기 배선의 상면에 맞닿고, 상기 제2의 절연막에 매입형성된 제2의 콘텍트를 포함하며, 상기 사이드월은 상기 제2의 절연막을 구성하는 물질과는 다른 절연물질로 구성되고, 상기 제 2의 절연막의 에칭속도보다 작은 에칭속도를 갖는 것을 특징으로 하는 반도체장치.
  2. 반도체기판상에 적층된 제1의 절연막 상기 제1의 절연막 표면에 형성된 제2의 절연막 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 형성된 제1의 콘텍트 상기 제1의 콘텍트에 맞닿고, 상기 제2의 절연막을 관통하도록 형성된 제2의 콘텍트, 상기 제1의 절연막상에 배치형성된 배선의 상면에는 절연막이 적층되고, 상기 배선 및 상기 절연막의 측단면에 틀부착 형성된 사이드월을 포함하며 상기 사이드월 및 상기 절연막은 상기 제2의 절연막을 구성하는 물질과는 다른 절연물질로 구성되고 상기 사이드월은 상기 제 2의 절연막의 에칭속도보다 작은 에칭속도를 갖는 것을 특징으로 하는 반도체장치.
  3. 반도체 기판상에 제1의 절연막을 적층하는 공정, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 제1의 콘텍트를 형성하는 공정, 상기 제1의 절연막상에, 상기 제1의 콘텍트에 맞닿도록 배선을 패터닝하는 공정, 상기 배선의 표면을 포함하는 상기 제1의 절연막상에 절연물질을 적층하고, 에치백을 함으로써 적어도, 상기 배선의 측단면에 상기 절연물질로 되는 사이드월을 틀부착 형성하는 공정, 상기 배선상을 포함하는 상기 제1의 절연막상에 제2의 절연막을 적층하는 공정, 상기 제2의 절연막내에 상기 배선에 맞닿는 제2의 콘텍트를 매설하는 공정을 포함하고, 상기 사이드월를 구성하는 물질과 상기 제2의 절연막을 구성하는 물질과는 서로 다른 물질이며 상기 사이드월은 상기 제 2의 절연막의 에칭속도보다 작은 에칭속도를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 반도체기판상에 제1의 절연막을 적층하는 공정, 상기 반도체기판의 표면영역에 형성된 활성영역상에 상기 제1의 절연막을 관통하도록 제1의 콘텍트를 형성하는 공정 상기 제1의 절연막상에 배선이 되는 도전막과 절연막을 적층하고, 상기 도전막 및 상기 절연막을 배선형상으로 패터닝하는 공정, 상기 배선상을 포함하는 상기 제1의 절연막상에 절연물질을 적층하고, 에치백을 함으로써 적어도 상기 배선의 측단면에 상기 절연물질로 되는 사이드월을 틀부착 형성하는 공정, 상기 배선상을 포함하는 상기 제1의 절연막상에 제2의 절연막을 적층하는 공정, 상기 제2의 절연막을 관통하도록 상기 제1의 콘텍트에 맞닿는 제2의 콘텍트를 형성하는 공정을 포함하며, 상기 사이드월을 구성하는 물질과 상기 제2의 절연막을 구성하는 물질과는 서로 다른 물질이고 상기 사이드월은 상기 제 2의 절연막의 에칭속도보다 작은 에칭속도를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019980031731A 1997-12-19 1998-08-04 반도체장치및그제조방법 KR100294755B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-351212 1997-12-19
JP35121297A JPH11186382A (ja) 1997-12-19 1997-12-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR19990062473A KR19990062473A (ko) 1999-07-26
KR100294755B1 true KR100294755B1 (ko) 2001-11-30

Family

ID=18415815

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980031731A KR100294755B1 (ko) 1997-12-19 1998-08-04 반도체장치및그제조방법

Country Status (6)

Country Link
US (2) US6025645A (ko)
JP (1) JPH11186382A (ko)
KR (1) KR100294755B1 (ko)
CN (1) CN1220493A (ko)
DE (1) DE19835898A1 (ko)
TW (1) TW495828B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3856544B2 (ja) 1997-10-29 2006-12-13 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6316801B1 (en) * 1998-03-04 2001-11-13 Nec Corporation Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
KR100267106B1 (ko) * 1998-09-03 2000-10-02 윤종용 반도체 소자의 다층 배선 형성방법
JP2001036036A (ja) 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6239014B1 (en) * 1999-08-16 2001-05-29 Vanguard International Semiconductor Corporation Tungsten bit line structure featuring a sandwich capping layer
DE10030442B4 (de) * 2000-06-22 2006-01-12 Infineon Technologies Ag Verbindungselement in einem integrierten Schaltkreis
US6518671B1 (en) * 2000-10-30 2003-02-11 Samsung Electronics Co. Ltd. Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof
CN100555606C (zh) 2005-09-30 2009-10-28 富士通微电子株式会社 半导体器件及其制造方法
CN101552224B (zh) * 2008-04-03 2010-11-10 和舰科技(苏州)有限公司 一种微通孔钨损失的解决方法
US8132471B2 (en) * 2008-10-03 2012-03-13 Degroff Steven A Fail-safe pitot cover for a variety of pitot designs
CN103151299A (zh) * 2011-12-07 2013-06-12 北大方正集团有限公司 多层布线铝互连工艺方法、铝线互连通孔及半导体产品
CN105914138A (zh) * 2016-06-24 2016-08-31 上海华虹宏力半导体制造有限公司 Pip电容的工艺方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755035B2 (ja) * 1992-03-28 1998-05-20 ヤマハ株式会社 多層配線形成法
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
JP3277098B2 (ja) * 1994-07-26 2002-04-22 株式会社東芝 半導体装置の製造方法
US5753975A (en) * 1994-09-01 1998-05-19 Kabushiki Kaisha Toshiba Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film
JPH08250589A (ja) * 1995-03-14 1996-09-27 Sony Corp 半導体装置の製造方法
JPH08306664A (ja) * 1995-05-10 1996-11-22 Sony Corp 半導体装置の製造方法
JPH0917785A (ja) * 1995-06-30 1997-01-17 Sony Corp 半導体装置のアルミニウム系金属配線
JP3856544B2 (ja) * 1997-10-29 2006-12-13 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH11176833A (ja) * 1997-12-10 1999-07-02 Mitsubishi Electric Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JPH11186382A (ja) 1999-07-09
CN1220493A (zh) 1999-06-23
DE19835898A1 (de) 1999-07-01
KR19990062473A (ko) 1999-07-26
US6025645A (en) 2000-02-15
TW495828B (en) 2002-07-21
US6127265A (en) 2000-10-03

Similar Documents

Publication Publication Date Title
US8680595B2 (en) Sleeve insulators and semiconductor device including the same
JP3354424B2 (ja) 半導体装置および半導体装置の製造方法
US6251790B1 (en) Method for fabricating contacts in a semiconductor device
US7411240B2 (en) Integrated circuits including spacers that extend beneath a conductive line
JP3741780B2 (ja) デュアルパッド付き半導体素子及びその製造方法
US7358576B2 (en) Word line structure with single-sided partially recessed gate structure
US6696353B2 (en) Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film
KR100294755B1 (ko) 반도체장치및그제조방법
US6197670B1 (en) Method for forming self-aligned contact
US6140705A (en) Self-aligned contact through a conducting layer
US5933755A (en) Method of fabricating contact sites for microelectronic devices
US20050275109A1 (en) Semiconductor device and fabricating method thereof
US5536682A (en) Method for manufacturing a semiconductor device
US7084057B2 (en) Bit line contact structure and fabrication method thereof
JP3092254B2 (ja) ダイナミックｒａｍ
KR100350767B1 (ko) 반도체 소자의 제조방법
JPH0997902A (ja) 半導体装置及び半導体装置の製造方法
KR0172725B1 (ko) 반도체 소자의 다층 금속배선 형성방법
US20070010089A1 (en) Method of forming bit line of semiconductor device
KR100237130B1 (ko) 반도체 기억 장치 및 그 제조 방법
KR19980065728A (ko) 반도체소자의 접촉창 형성방법
KR100369355B1 (ko) 고집적 반도체소자의 제조방법
US20040166657A1 (en) Semiconductor device and its manufacturing method
KR20030058585A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080411

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee