KR19990075978A - 반도체 소자의 다층 배선 구조 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 다층배선구조의 제조방법에 관한 것으로, 반도체 기판(41) 표면에 소자(42)를 형성하는 공정과; 반도체 기판상면에 절연막(43)을 형성하는 공정과; 상기 절연막을 식각하여 상기 소자(42)의 표면을 소정부분 노출시키는 콘택홀(50) 형성공정과; 상기 콘택홀(50) 내부 및 상기 절연막(43)의 상면에 제1층배선(44)을 형성하는 공정과; 상기 제1층 배선(44)위에 제1밀착층(45)을 형성하는 공정과; 상기 제1밀착층(45)위에 층간절연막(46)과 제2밀착층(47)을 순차형성하는 공정과; 상기 제2밀착층(47)과 상기 층간절연막(46)을 식각하여 상기 제1밀착층(45)의 소정부분을 노출시키는 비아홀(60) 형성공정과; 상기 비아홀(60)내부에 텅스텐플러그(48a)를 형성하는 공정과; 상기 텅스텐 플러그(48a)의 상면에 확산방지막(49)을 형성하는 공정과; 상기 확산방지막(49)과 상기 제2밀착층 상면에 제2층배선(50)을 형성하는 공정을 순차실시한다.
본 발명에 의하면, 배선저항이 적고 신뢰성이 높은 반도체 소자의 다층 배선구조를 제조할 수 있다.
Description
본발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 다층 배선(multilevel interconnect) 구조의 제조방법에 관한 것이다.
배선기술은 고집적 반도체 메모리 소자의 성능 및 집적도를 좌우하는 기본기술이다. 모스(MOS; metal oxide semiconductor) 메모리의 경우, 16K DRAM에서는 2층(double level) 폴리실리콘 배선이 사용되었고, 1M DRAM부터는 2층 알루미늄(Al) 배선이 사용되는등, 다층 배선구조(multi level interconnection structure)가 본격 채용되면서, 칩 면적의 축소 및 동작속도의 향상에 기여해 왔다.
다층배선구조를 형성하는 기술중에서 특히, 텅스텐(W) 플러그를 이용하여 상층배선(upper level wiring line)과 하층 배선(lower level wiring line)을 연결하는 다층 배선기술(multi level interconnect technology)은, 다층배선을 이용하는 반도체 소자에서 문제가 될 수 있는 단차피복성(step coverage) 문제를 해결할 수 있는 기술로서 각광을 받았다.
종래의 다층배선구조 및 제조방법에 대해 도면을 이용하여 설명하면 다음과 같다.
도1은 종래 반도체 소자의 다층배선의 종단면도이다.
반도체 기판(1) 표면의 소정영역에 단위 소자(2)가 형성되어 있고, 상기 소자영역(2)을 제외한 상기 반도체 기판(1)의 상면에 절연막(3)이 형성되어 있고, 상기 소자(2)위에는 콘택홀(20)이 형성되어 있고, 상기 콘택홀(20)의 내부와 상기 절연막(3)의 상면에 제1층 배선 또는 하층배선(4)이 형성되어 있고, 상기 하층배선(4)의 상면에 제1 확산방지막(diffusion barrier layer)(5)인 TiN막(5)이 형성되어 있고, 상기 제1확산방지막(5)의 상면에 층간절연막(6)이 형성되어 있고, 상기 하층 배선(4)의 소정영역위에 상기 층간절연막(6)을 통과하는 비아홀(30)이 형성되어 있고, 상기 비아홀(30)내면 및 상기 층간절연막(6)의 상면에 밀착층(7)이 형성되어 있고, 상기 비아홀(30) 내부의 밀착층(7)위에 텅스텐 플러그(8a)가 형성되어 있고, 상기 텅스텐 플러그(8a)와 상기 밀착층(7)위에 제2 확산방지막(9)인 TiN(9)막이 형성된다. 상기 제2확산방지막(9)위에 제2층 배선 또는 상층배선(10)인 알루미늄막이 형성되어 있다. 상기 제2확산방지막(9)은 상기 텅스텐 플러그(8a)와 상기 제2층 상층배선(10)간의 상호 확산을 방지하는 역할을 한다.
상기 종래의 다층배선의 형성방법은 다음과 같다.
먼저 반도체 기판표면에 불순물 주입 공정을 통하여 단위소자(2)들을 형성한다. 이어서 상기 반도체 기판(1)의 상면 전체에 절연막(3)을 형성한다. 이어서, 상기 소자(2)의 상면이 노출되도록 상기 절연막(3)을 패터닝하여, 상기 소자(2)위에 콘택홀(20)을 형성한다. 이어서 상기 콘택홀(20)의 내부 및 상기 절연막(3)의 상면에 알루미늄(Al)막을 증착한 후 패터닝하여 제1층 배선 또는 하층배선(4)을 형성한다. 이어서 상기 하층배선(5)의 상면에 제1 확산방지막(5)으로서 TiN막(5)을 증착한다. 다음으로, 상기 제1확산방지막(5)위에 층간절연막(6)을 형성한다. 상기 층간절연막의 재질은 도핑되지 않은 실리콘 산화막이거나 BPSG막(boro-phospho-silicate- glass)이며, 두께는 7000Å정도이다. 다음으로 상기 층간절연막(6)을 패터닝하여 하층배선(4)의 소정영역상부에 비아홀(30)을 형성한다. 상기의 공정을 순차실시하여 얻어지는 반도체 소자의 종단면도는 도2a와 같다.
이어서 도2b와 같이, 상기 층간절연막(6)의 상면 및 비아홀(30)의 측벽 및 저면에 티타늄(Ti)막과 질화티타늄(TiN)막을 순차적으로 형성한다. 상기 티타늄막 및 질화티타늄막은 층간절연막(6)과 이후에 형성될 텅스텐 플러그와의 접착성을 좋게 하기 위한 밀착층(glue layer)(7)이다.
이어서 도2b의 전체구조위에 텅스텐(W)막(8)을 화학기상증착법(CVD ; chemical vaper deposition)으로 도2c와 같이 형성한 후, 상기 텅스텐막(8)에 대해 이방성 에칭 즉 SF6 가스플라즈마를 이용한 반응성 이온 에칭(RIE ; reactive ion etching)을 실시하여, 상기 층간절연막(6)상부의 텅스텐막만을 부분적으로 제거하고, 도2d와 같이 비아홀(30)의 내부에만 상기 텅스텐막을 남긴다. 상기 비아홀(30)을 채우고 있는 텅스텐막을 텅스텐 플러그(plug)(8a)라고 한다. 이때, 상기 반응성 이온 에칭 공정시, 비아홀(30) 상부의 상기 텅스텐막이 제거되어, 텅스텐 플러그(8a)가 상기 비아홀(30)을 완전히 채우지 못하고, 그 상부의 텅스텐막이 식각되어 움푹 패인 열쇠구멍(11)을 갖게 된다.
이어서 도2e와 같이, 도2d의 전체구조위에 제2확산방지막(9)으로서 TiN막을 형성하고, 도2f와 같이, 상기 제2확산방지막(9)위에 알루미늄막을 형성한 후 패터닝하여 제2층 배선 즉 상층배선(10)을 형성하여 반도체 소자의 다층배선 구조를 형성한다.
그러나, 종래와 같은 다층배선구조의 제조방법은, 반도체 소자의 집적도가 향상됨에 따라 비아홀의 크기가 줄어들면서 문제점이 발생하게 되었다. 예를들면, 256M DRAM의 경우에는 비아 홀의 직경이 0.35㎛ 이하로 줄어든다. 따라서, 비아홀의 크기가 줄어듦으로써, 비아 홀에서의 배선 저항이 증가하여 전체적으로 배선의 저항을 증가시키게 된다. 따라서 배선저항 증가 문제에 대한 해결책이 필요하게 된 것이다.
또한, 비아홀 내벽면에 밀착층으로서 저항이 매우큰, 예를들면 100Ωcm이상의 저항을 갖는 TiN막을 형성하기 때문에, 실질적으로 비아홀의 크기가 더욱 줄어들게 된다. 즉, 상기 TiN막을 500Å의 두께로 형성할 경우, 비아홀의 직경은 0.25㎛로 줄어든다. 따라서, 비아홀의 크기는 더욱 줄어들고 그만큼 저항은 증가한다.
또한, 종래와 같이 비아 홀 내벽 및 저면 모두에 TiN막을 형성하고 상기 비아홀에 텅스텐막을 형성할 경우에, 상기 TiN막이 비아 홀의 내벽과 저벽에서 텅스텐 증착 핵(necleation)으로 작용하여, 도3과 같이, 상기 비아 홀의 내벽과 저면에서 동시에 텅스텐막이 성장하게 된다. 이때, 비아홀의 내벽에서 성장하는 텅스텐막과, 저면에서 성장하는 텅스텐막의 결정 성장 방향이 다르기 때문에, 결정방향이 다른 텅스텐막이 만나는 비아 홀의 중심부분의 텅스텐막은 외부로부터의 충격에 대해 매우 약한 상태가 된다. 상기와 같이 형성한 텅스텐막을 이방성에칭하여 텅스텐 플러그 형성시, 상기 비아홀 중심부의 텅스텐막이 심하게 손상되어 구멍이 생기는 열쇠구멍(key hole)(11) 또는 쐐기벌레 구멍(worm hole)이라고 하는 불량이 발생한다. 상기 열쇠 구멍 불량 역시 반도체 소자의 배선저항 증가의 원인이 된다.
본발명은 종래의 문제점을 해결하기 위해, 배선저항을 줄일 수 있는 다층배선 구조의 제조방법을 제공한다.
본발명은 또한 종래에 비하여 더욱 단순화된 공정으로 구성되는 다층배선 구조의 제조방법을 제공한다.
상기와 같은 본발명의 목적을 달성하기 위해, 제1층배선 또는 하층 배선위에 제1밀착층을 형성하는 공정과, 상기 제1밀착층위에 층간절연막을 형성하는 공정과, 상기 층간절연막위에 제2밀착층을 형성하는 공정과, 상기 제2밀착층 및 상기 층간절연막을 식각하여 상기 하층배선의 소정영역 상부에 비아홀을 형성하는 공정과, 상기 비아홀에 텅스텐 플러그를 형성하는 공정과, 상기 텅스텐 플러그 위에 확산방지막을 형성하는 공정과, 상기 확산방지막위에 상층배선을 형성하는 공정을 순차실시하는 반도체 소자의 다층배선 구조의 제조방법을 제공한다.
도1은 종래 반도체 소자의 다층배선 구조를 도시하고 있다.
도2a 내지 도2f는 종래 다층배선구조의 제조방법의 여러공정단계를 도시하고 있다.
도3은 본발명의 다층배선구조를 도시하고 있다.
도4a 내지 도4f는 본발명의 다층배선구조 제조방법의 여러공정단계를 도시하고 있다.
*** 도면 부호 설명 ***
41: 반도체 기판 42 : 단위 소자
43 : 절연막 50 : 콘택홀
44 : 하층배선 45 : 제1밀착층
46 : 층간절연막 47 ; 제2밀착층
48 : 텅스텐막 48a : 텅스텐 플러그
49 : 확산방지막, 배리어막 51 : 상층배선
60 : 비아홀
본 발명의 반도체 소자의 다층배선구조의 제조방법을 첨부된 도면을 이용하여 설명하면 다음과 같다.
도4a는 다음의 공정을 순차실시한 이후의 반도체 소자의 종단면도이다.
먼저, 반도체 기판(41)의 표면의 소정부위에 불순물을 주입함으로써 단위 소자(42)를 형성한다. 상기 반도체 기판(41)의 상면 전체에 절연막(43)을 형성한다. 상기 절연막(3)을 패터닝하여 상기 소자(42)의 상부에 콘택홀(50)을 형성한다. 상기 콘택홀(50) 내부를 포함하여 상기 절연막(43)의 상면에 알루미늄층을 형성한 후 패터닝하여 하층배선(44)을 형성한다. 상기 하층배선(44)의 상면에 밀착층과 확산방지막의 역할을 하는 제1밀착층(45)으로서 TiN막을 형성한다. 상기 제1밀착층(45)위에 층간절연막(46)으로서 도핑되지 않은 실리콘 산화막과 BPSG막(boro-phospho- silicate-glass)을 7000Å정도의 두께로 형성하고, 유동화(flowing)하여 상기 반도체 기판상에 형성된 패턴들의 최상면을 평탄화시킨다. 이어서 상기 층간절연막(46)의 상면 전체에 제2밀착층(47)으로서 TiN막(47)을 형성한다.
다음으로, 도4b와 같이, 상기 제2밀착층(47)과 층간절연막(46)을 식각하여 상기 하층배선(44)상의 제1밀착층(45)의 소정부분이 노출되도록 비아홀(60)을 형성한다. 다음으로 도4c와 같이, 상기 제2밀착층(47)과 비아홀(60)내부의 노출된 제1밀착층(45)위에 텅스텐막(48)을 형성한다. 상기 텅스텐막(48)의 형성방법은 화학기상증착법을 이용하였으며, 상기 제1 및 제2 밀착층(45, 47)은 텅스텐막 성장의 핵으로서 작용하게 된다. 따라서 텅스텐막의 결정성장방향은 밀착층으로부터 그 윗방향으로만 성장한다.
다음으로, 상기 텅스텐막(48)에 대해 SF6가스를 이용하여 이방성 에칭을 실시한다. 상기 이방성 에칭은 제2밀착층(47)이 노출될 때까지 실시한다. 상기의 텅스텐막(48)의 이방성 에칭에 의하여, 도4d와 같이, 비아 홀(60)내에만 텅스텐막이 남게 되며, 상기 비아홀(60)을 채우고 있는 텅스텐막을 텅스텐 플러그(48a)라 한다. 이어서, 알루미늄과 텅스텐의 상호 확산에 의한 배선의 신뢰성의 저하문제를 해결하기 위하여, 도4e와 같이, 텅스텐 플러그(48a) 위에 확산방지막(49) 또는 배리어막(49)을 형성한다. 상기 확산방지막(49) 또는 배리어막은, NH3또는 N2플라즈마가 상기 텅스텐 플러그(48a)와 반응하여 형성된 텅스텐질화막(WNx)막이다.
다음으로 상기 도4e의 전체구조위에 알루미늄막을 형성한 후 패터닝하여 도4f와 같이, 제2층 배선 또는 상층배선(51)을 형성한다.
상기 설명에서는 2층 구조의 다층배선에 대하여 설명하였으나, 상기 제2층 배선위에 절연층 형성공정과 비아 홀 형성공정 그리고 금속층 형성공정을 반복수행하여 2층 이상의 다층구조를 제조할 수 있다.
종래에 비하여 더욱 단순하고 간소해진 다층배선형성방법을 제공함으로써 반도체 소자의 생산성을 향상시키는 효과가 있다.
또한 비아 홀내의 배선간 접촉저항을 줄임으로써 반도체 소자의 고속성 및 신뢰성을 향상시키는 효과가 있다.
또한 비아홀의 측벽에는 밀착층을 형성하지 않기 때문에, 비아홀 전체를 상대적으로 저항이 낮은 텅스텐막이 완전히 충전하게 되므로, 배선저항이 감소하는 효과가 있다.
또한, 텅스텐 결정립이 비아 홀 저면에서 한방향(즉 윗방향)으로만 성장하기 때문에, 텅스텐막의 에치공정시 텅스텐 플러그의 중간부분이 손상되는 열쇄구멍(key hole)또는 쐐기벌레 구멍(worm hole)과 같은 불량의 발생을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과가 있다.
또한 텅스텐 막의 결정립이 전류의 흐름방향과 일치하므로 캐리어의 스캐터링 효과도 줄어들어 저항이 감소하게 되는 효과도 있다.
Claims (5)
- 반도체 기판 표면에 전기적으로 서로 격리되어 있는 복수의 소자를 형성하는 공정과;상기 반도체 기판 상면에 절연막을 형성하는 공정과;상기 소자의 소정부분의 표면을 노출시키도록 콘택홀을 형성하는 공정과;상기 콘택홀내부 및 상기 절연막 상부에 제1층 배선을 형성하는 공정과;상기 제1층배선 상부에 제1밀착층을 형성하는 공정과;상기 제1밀착층 상부에 층간절연막과 제2밀착층을 순차적으로 형성하는 공정과;상기 제1밀착층의 소정부위를 노출시키도록 상기 제2밀착층과 상기 층간절연막을 패터닝하여 비아홀을 형성하는 공정과;상기 비아홀내의 제2밀착층위에 텅스텐 플러그를 형성하는 공정과;상기 텅스텐 플러그 위에 확산방지막을 형성하는 공정과;상기 제2밀착층과 상기 확산방지막위에 제2층 배선을 형성하는 공정을 순차실시하는 반도체 소자의 다층배선구조의 제조방법.
- 제1항에 있어서, 상기 제1 또는 제2 밀착층은 TiN막인 것을 특징으로 하는 반도체 소자의 다층배선구조의 제조방법.
- 제1항에 있어서, 상기 확산방지막은 질화텅스텐막(WNx)인 것을 특징으로 하는 반도체 소자의 다층배선구조의 제조방법.
- 제1항에 있어서, 상기 비아홀내에 텅스텐 플러그를 형성하는 공정은,상기 제1밀착층과 제2밀착층 상부에 텅스텐막을 형성하는 공정과;상기 제1밀착층이 노출될 때까지 상기 텅스텐막을 이방성에칭하는 공정을 순차실시하여 형성하는 것을 특징으로 하는 반도체 소자의 다층배선구조의 제조방법.
- 제4항에 있어서, 상기 텅스텐막을 형성하는 공정은 화학기상증착법인 것을 특징으로 하는 반도체 소자의 다층배선구조의 제조 방법.
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Cited By (1)
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| KR100724319B1 (ko) * | 2004-09-29 | 2007-06-04 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-03-26 KR KR1019980010553A patent/KR100253411B1/ko not_active IP Right Cessation
Cited By (2)
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| US7470981B2 (en) | 2004-09-29 | 2008-12-30 | Sharp Kabushiki Kaisha | Semiconductor device with varying dummy via-hole plug density |
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| KR100253411B1 (ko) | 2000-04-15 |
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