KR20000019031A - 반도체 소자의 더미패턴 구조 - Google Patents
반도체 소자의 더미패턴 구조 Download PDFInfo
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Abstract
본 발명은 더미패턴 구조에 관한 것으로 금속배선의 밀도가 낮은 소정 부분에서 기판 중앙부를 제외한 각 에지부분에 특정 모양의 레이아웃 패턴을 형성함으로써 금속배선의 로딩효과 방지외에 금속배선의 식각공정 및 신뢰성 테스트시 레이아웃에 따른 금속배선 상태를 모니터닝(monitoring)하며 그에 대한 데이터를 확보할 수 있다.
Description
본 발명은 반도체 소자의 더미패턴(Dummy Pattern) 구조에 관한 것으로, 특히 금속배선 밀도가 낮은 부분에서의 소정 영역에 형성되는 더미패턴 형태를 변형하여 신뢰성 테스트시 레이아웃에 따른 금속배선 상태를 모니터닝(monitoring)하는 기술에 관한 것이다.
일반적으로, 반도체소자의 제조공정에 있어서 제 1, 제 2, 제 3금속배선이 순차적으로 적층되는 다층 배선구조로 갈수록 배선간의 공정마진이 커지게 된다. 이 때, 다층구조의 금속배선 형성시 배선패턴의 밀도차이, 예컨대 금속배선이 형성되는 영역에서의 고밀도 또는 저밀도에 따라 금소배선의 형태가 정상적인 배선패턴과 비정상적인 배선패턴으로 형성된다.
즉, 저밀도의 금속배선 영역에서 배선패턴을 형성하는 경우 식각공정의 한계에 의해 패턴 밀도차가 형성되므로 밀도가 높은 영역에서와 같은 막질의 금속배선패턴이 형성되지 않는다. 이 상태에서 후속 공정을 진행하는 경우 예컨대 배선의 단락, 단선 등의 불량을 초래할 수 있어 이를 방지하기 위하여 정상적인 배선패턴과 비슷한 모형패턴을 배선패턴 주변영역에 형성하여 더미패턴으로 이용한다.
이러한 더미패턴은 배선패턴을 형성하기 위한 식각공정시 패턴밀도 차이에 따라 배선패턴의 식각속도가 달라지게 되는 로딩효과(loading effect)를 방지할 수 있다.
도 1은 종래 기술에 따른 반도체기판 상에 형성된 더미패턴 배열 상태를 도시한 도면이다.
도 1를 살펴보면, 반도체기판(100) 상의 전영역에는 예컨대 제 3금속배선의 더미패턴(110)이 배선 배열상태에 따라 횡방향과 종방향으로 일정 간격을 유지하며 형성되어 있다.
이 때, 제 3, 제 4금속배선 등으로 이루어지는 다층 배선구조에서의 상층배선으로 갈수록 공간마진이 커 공간 확보가 용이하기 때문에 제 3금속배선의 더미패턴(110)을 제 3금속배선이 형성되는 소정영역에 추가로 형성하게 된다.
상기와 같은 종래 기술에 따르면, 제 3금속배선 등의 다층 배선구조에서 로딩효과를 방지하기 위해 금속배선에 따른 더미패턴을 형성하여 사용하고 있으나 그 더미패턴으로 형성되는 영역은 반도체칩 면적의 많은 부분을 차지하고 있을 뿐만 아니라 로딩효과를 방지하기 위한 용도외에 레이아웃상 이용 용도가 없기 때문에 활용성이 떨어진다.
따라서, 더미패턴을 이용하여 로딩효과를 방지하기 위한 용도외에 더미패턴의 형태를 변형한다든지 하여 예를 들어 식각 공정시 또는 신뢰성 테스트시의 공정모니터닝 용도 등으로 사용함으로서 그 이용도를 활성화할 필요성이 있다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 금속배선의 밀도가 낮은 소정 부분에서의 기판 각 에지부에 형성되는 더미패턴을 특정 모양의 레이아웃 패턴으로 변형하여 금속배선의 로딩효과 방지외에 공정 모니터닝용 더미패턴으로 활용할 수 있도록 한 반도체 소자의 더미패턴 구조를 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체기판 상에 형성된 더미패턴 배열상태를 도시한 도면
도 2는 본 발명에 따른 반도체기판 상에 형성된 더미패턴 배열상태를 도시한 도면
*도면의 주요 부분에 대한 부호의 설명*
100, 200 : 반도체기판 110, 210 : 더미패턴
220 : 공정 모니터용 더미패턴
상기한 목적을 달성하기 위하여 본 발명에 의한 반도체 소자의 더미패턴 구조는
금속배선의 밀도가 높은 제 1영역과 금속배선의 밀도가 낮은 제 2영역이 구비된 반도체기판 상의 제 2영역 소정 부분에 더미패턴을 배열하는 반도체소자에 있어서;
상기 제 2영역의 중앙부에 제 1더미패턴이 배열되고, 상기 제 2영역의 중앙부를 제외한 각 에지부에 상기 제 1더미패턴과 다른 형태의 공정 모니터닝용 제 2더미패턴이 배열되어 있는 구조로 이루어진다.
이 때, 제 2 더미패턴은 한 쌍의 " L " 자 구조로 형성되어 있다.
상기와 같은 반도체 소자의 더미패턴 구조는 금속배선의 식각공정시 또는 신뢰성(Temperature Cycling) 테스트시 레이아웃에 따라 금속배선 상태를 모니터닝하며 그에 대한 데이터를 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 더미패턴 구조에 대하여 상세하게 설명하기로 한다.
도 2는 본 발명에 따라 반도체기판 상에 형성된 더미패턴 형태를 도시한 도면이다.
먼저, 본 발명에서 더미패턴으로 이용되는 제 3금속배선의 형성공정 까지는 통상의 제조공정과 동일하므로 간략하게 기술하기로 한다.
반도체기판 상에 하부구조물로 예컨대 필드산화막과, 모스(MOS)트랜지스터, 비트라인 및 캐패시터 등을 형성한 다음, 일정 두께의 평탄화막을 형성하고 제 1금속배선을 형성한 후, 그 상부에 제 1층간절연막과 제 2층간절연막을 순차적으로 형성한다.
이 때, 상기 평탄화막은 BPSG막 재질의 산화막으로 형성되고, 상기 제 1금속배선은 텅스텐(W), 알루미늄(Al)막 재질의 도전막으로 형성되며, 상기 제 1 및 제 2층간절연막은 산화질화막과 TEOS막 재질의 산화막으로 형성된다.
상기 구조물에서 콘택용 식각마스크를 이용하여 상기 제 2 및 제 1층간절연막을 순차적으로 식각하여 상기 제 1금속배선 상측 표면이 노출되는 비아콘택홀을 형성한 다음, 상기 비아콘택홀 상의 노출된 전표면에 제 2금속배선을 형성하고나서 제 3층간절연막을 형성한 후, 제 3금속배선을 형성한다.
이 때, 상기 제 2금속배선은 텅스텐(W), 알루미늄(Al)막 재질의 도전막으로 형성되며, 상기 제 3층간절연막은 TEOS막 재질의 산화막으로 형성된다.
상기 제 3금속배선을 형성한 다음 제 3금속배선의 주변영역에 금속배선의 로딩효과를 방지하기 위해 임의로 제 3금속배선과 유사한 모형의 더미패턴을 형성한다.
여기서, 통상의 더미패턴으로 사용되고 있는 제 3금속배선 패턴영역을 실제 디자인된 제 1, 제 2금속배선과 동일한 구조로 형성하며, 제 3금속배선의 폭과 공간 크기를 각각 다르게 하여 기판의 각 에지부분에 레이아웃한다.
상기와 같은 제조공정에 의해 형성되는 더미패턴 구조에 대하여 도 2를 참조하여 살펴보기로 한다.
반도체기판(200) 상에는 다층 배선 구조로 제 1, 제 2 및 제 3금속배선이 순차적으로 증착되어 있으며 금속배선의 밀도가 낮은 영역 예컨대 제 3금속배선의 배열 상태에 따라 패턴 밀도가 낮게 형성되는 영역에는 배선패턴 밀도차를 최소화하기 위해 제 3금속배선의 모형패턴으로 이루어지는 더미패턴(210)을 형성하는데 기판(200) 상에 제 3금속배선의 밀도가 낮은 소정 부분의 중앙부에는 통상적으로 사용되는 예컨대 사각형태의 더미패턴(210)을 그대로 배열하며, 제 3금속배선의 밀도가 낮은 소정부분의 각 에지부에는 통상의 더미패턴(210)과 다른 형태의 공정 모니터용 더미패턴(220)을 배열한다.
여기서, 상기 공정 모니터용 더미패턴(220)의 형태는 기판(200) 각 에지부의 내/외측 부위에 한 쌍의 " L " 자 구조로 형성되어 있으나 상기 더미패턴(220)의 형태를 다양한 구조로 변형하여 이용하여도 무방하다.
이 때, 상기 모니터용 더미패턴(220)을 기판(200)의 각 에지부위에 형성하는 것은 반도체기판(200)의 에지부분에서 스트레칭을 가장 많이 받기 때문에 이에 대한 데이터를 활용하기 위함이다.
상기와 같은 구조의 공정 모니터용 더미패턴(220)을 활용하게 되면 금속배선의 로딩효과 뿐만 아니라 금속배선에 대한 식각공정 및 신뢰성 테스트시 레이아웃 배선 상태에 따라 금속배선이 영향받는 정도를 모니터닝(Monitoring)할 수 있으며, 그에 대한 모니터링 데이터를 확보하여 유용하게 사용할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예를 참고하여 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 요지를 벗어나지 않는 범위에서 당해 발명이 속하는 분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능하게 이루어질 수 있다.
상기한 바와 같이 본 발명에 따르면, 금속배선 밀도가 낮은 영역의 소정부분에서 더미패턴으로 이용되는 금속배선의 폭과 공간 크기를 각각 다르게 기판의 각 에지부분에 레이아웃하여 금속배선의 특정한 레이아웃으로 사용하게 되면 더미패턴의 목적인 로딩효과를 방지할 뿐만 아니라 다음과 같은 이점이 있다.
첫째, 금속배선의 식각공정 및 신뢰성 테스트시 금속배선 상에 발생되는 어택(attack) 등의 금속배선 상태를 모니터닝 할 수 있다.
둘째, 초고집적화되는 칩의 금속배선 레이아웃시 모니터닝에 의해 확보된 데이터를 활용할 수 있어 더미패턴을 유용하게 이용할 수 있다.
Claims (2)
- 금속배선의 밀도가 높은 제 1영역과 금속배선의 밀도가 낮은 제 2영역이 구비된 반도체기판 상의 제 2영역 소정 부분에 더미패턴을 배열하는 반도체소자에 있어서;상기 제 2영역의 중앙부에 제 1더미패턴을 배열하고, 상기 제 2영역의 중앙부를 제외한 각 에지부에 상기 제 1더미패턴과 다른 형태의 공정 모니터닝용 제 2더미패턴을 배열하는 것을 특징으로 하는 반도체 소자의 더미패턴 구조.
- 제 1 항에 있어서, 상기 제 2더미패턴은 한 쌍의 " L " 자 형태로 이루어진 것을 특징으로 하는 반도체 소자의 더미패턴 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980036937A KR20000019031A (ko) | 1998-09-08 | 1998-09-08 | 반도체 소자의 더미패턴 구조 |
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| KR1019980036937A KR20000019031A (ko) | 1998-09-08 | 1998-09-08 | 반도체 소자의 더미패턴 구조 |
Publications (1)
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| KR1019980036937A KR20000019031A (ko) | 1998-09-08 | 1998-09-08 | 반도체 소자의 더미패턴 구조 |
Country Status (1)
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| KR (1) | KR20000019031A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724319B1 (ko) * | 2004-09-29 | 2007-06-04 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-09-08 KR KR1019980036937A patent/KR20000019031A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100724319B1 (ko) * | 2004-09-29 | 2007-06-04 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7470981B2 (en) | 2004-09-29 | 2008-12-30 | Sharp Kabushiki Kaisha | Semiconductor device with varying dummy via-hole plug density |
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