CN107452746A - 三维半导体器件 - Google Patents

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Abstract

本公开提供了三维半导体器件。电极结构包括垂直地层叠在基板上的多个电极。多个电极的每个包括电极部、垫部分和突起。电极部平行于基板的顶表面并在第一方向上延伸。垫部分在相对于基板的顶表面垂直或倾斜的第三方向上从电极部延伸。突起在平行于第三方向的方向上从垫部分的一部分突出。当从平面图看时，多个电极的突起布置在第一方向和第二方向的对角线方向上，该第二方向平行于基板的顶表面并交叉第一方向。

Description

三维半导体器件
技术领域
本发明构思涉及一种三维(3D)半导体器件及其制造方法。
背景技术
半导体器件已经被高度集成以提供优良的性能和低的制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。常规的二维(2D)或平面的半导体器件的集成密度可以主要由单位存储单元占据的面积确定。因此，常规的2D半导体器件的集成密度会受到形成精细图案的技术的大的影响。然而，由于需要非常昂贵的装置来形成精细图案，所以2D半导体器件的集成密度继续增大，但是仍然受到限制。因此，包括三维布置的存储单元的三维(3D)半导体器件已经被发展以克服以上限制。
发明内容
根据本发明构思的示范性实施方式，一种三维(3D)半导体器件被如下提供。电极结构包括垂直地层叠在基板上的多个电极。多个电极的每个包括电极部、垫部分和突起。电极部平行于基板的顶表面并在第一方向上延伸。垫部分在相对于基板的顶表面垂直或倾斜的第三方向上从电极部延伸。突起在平行于第三方向的方向上从垫部分的一部分突出。当从平面图看时，多个电极的突起布置在第一方向和第二方向的对角线方向上，该第二方向平行于基板的顶表面并交叉第一方向。
根据本发明构思的示范性实施方式，一种三维(3D)半导体器件被如下提供。电极结构包括垂直地层叠在基板上的多个电极。多个电极的每个包括电极部、竖直垫部分和水平垫部分。电极部平行于基板的顶表面并在第一方向上延伸。竖直垫部分在相对于基板的顶表面垂直或倾斜的第三方向上从电极部的一部分延伸。水平垫部分在第二方向上从竖直垫部分的一部分延伸。第二方向交叉第一方向并平行于基板的顶表面。
根据本发明构思的示范性实施方式，一种三维(3D)半导体器件被如下提供。基板包括单元阵列区和连接区。电极结构包括垂直地层叠在基板上的多个电极。多个电极的每个包括电极部和竖直垫部分。电极部平行于基板的顶表面并在第一方向上延伸。竖直垫部分在相对于基板的顶表面垂直或倾斜的方向上从电极部的一部分延伸。电极部包括在单元阵列区上具有第一宽度的第一部分和在连接区上具有小于第一宽度的第二宽度的第二部分。竖直垫部分具有基本上等于第二宽度的宽度。
根据本发明构思的示范实施方式，一种制造三维(3D)半导体器件的方法被如下提供。薄层结构形成在基板上。薄层结构包括交替地层叠在基板上的多个绝缘层和多个牺牲层。多个绝缘层的每个和多个牺牲层的每个包括水平部分和侧壁部分。水平部分平行于基板的顶表面并在第一方向上延伸。侧壁部分在相对于基板的顶表面垂直或倾斜的第三方向上延伸。多个牺牲层的侧壁部分的部分被凹进以形成多个牺牲层的侧壁部分的所述部分的凹陷表面。多个突起从多个牺牲层的侧壁部分的凹陷表面突出。当从平面图看时，多个牺牲层的多个突起布置在相对于第一方向和第二方向的对角线方向上，该第二方向平行于基板的顶表面并交叉第一方向。
根据本发明构思的示范实施方式，一种制造三维(3D)半导体器件的方法被如下提供。薄层结构形成在包括单元阵列区和连接区的基板上。薄层结构包括交替地层叠在基板上的多个绝缘层和多个牺牲层。薄层结构被图案化以形成在第一方向上延伸的沟槽。垫掩模图案形成为覆盖连接区上的薄层结构的侧壁的通过沟槽暴露的部分。第一蚀刻工艺被进行以横向地蚀刻牺牲层的通过沟槽和垫掩模图案暴露的部分以在绝缘层之间形成第一牺牲图案。在去除垫掩模图案之后，第二蚀刻工艺被进行以横向地蚀刻通过沟槽暴露的第一牺牲图案以形成栅极区和第二牺牲图案。栅极区形成在单元阵列区上的绝缘层之间。第二牺牲图案形成在连接区上的绝缘层之间。电极形成在栅极区中，电极与第二牺牲图案的侧壁部分接触。
根据本发明构思的示范性实施方式，一种三维(3D)半导体器件被如下提供。基板具有单元阵列区和连接区。多个电极垂直地层叠在基板的单元阵列区和基板的连接区上。多个电极平行于基板的顶表面延伸，其中多个电极在相对于基板的顶表面垂直或倾斜的方向上进一步延伸。多个垂直结构穿过设置在单元阵列区上的多个电极。多个接触插塞设置在连接区上设置的多个电极上。多个接触插塞位于从基板的顶表面起的基本上相同的高度处。多条导电线设置在多个接触插塞上。多条导电线的每条电连接到多个接触插塞中的对应一个。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的这些和其它的特征将变得更加明显，附图中：
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体器件的示意方框图；
图2A至图2H是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图3、图4和图5是示出根据本发明构思的一些实施方式的3D半导体器件的电极结构的透视图；
图6A至图12A是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图6B至图12B是分别沿图6A至图12A的线I-I'截取的剖面图，示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法；
图6C至图12C是分别沿图6A至图12A的线II-II'截取的剖面图，示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法；
图13A和图13B是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的修改的实施方式的剖面图；
图14是示出使用图6A至图12A、图6B至图12B和图6C至图12C的制造方法形成的电极结构的透视图；
图15A至图17A是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图15B至图17B是分别沿图15A至图17A的线II-II'截取的剖面图；
图18和图19是示出使用图15A至图17A和图15B至图17B的制造方法形成的电极结构的透视图；
图20A至图25A是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图20B至图25B是分别沿图20A至图25A的线II-II'截取的剖面图，示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法；
图26和图27是示出使用图20A至图25A和图20B至图25B的制造方法形成的电极结构的透视图；
图28至图32是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图33是示出使用图28至图32的制造方法形成的电极结构的透视图；
图34和图35是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图36和图37是示出使用图34和图35的制造方法形成的电极结构的透视图；
图38和图39是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图40是示出使用图38和图39的制造方法形成的电极结构的透视图；
图41至图45是示出根据本发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图；
图46是示出使用图41至图45的制造方法形成的电极结构的透视图；
图47是示出根据本发明构思的一些实施方式的包括电极结构的3D半导体器件的电路图；以及
图48A至图48D是示出根据本发明构思的一些实施方式的3D半导体器件的部分的剖面图。
具体实施方式
下面将参照附图详细地描述发明构思的示范实施方式。然而，发明构思可以以不同的形式实现而不应被解释为限于这里阐述的实施方式。在附图中，为了清楚，层和区域的厚度可以被夸大。还将理解的是，当一元件被称为在另一元件或基板“上”时，它可以直接在另一元件或基板上，或者还可以存在居间的层。还将理解的是，当一元件被称为“联接到”或“连接到”另一元件时，它可以直接联接到或直接连接到另一元件，或者还可以存在居间的元件。在整个说明书和附图中，相同的附图标记可以指代相同的元件。
图1是示出根据发明构思的一些实施方式的三维(3D)半导体器件的示意方框图。
参照图1，3D半导体器件可以包括单元阵列区CAR和外围电路区。外围电路区可以包括行解码器区ROW DCR、页面缓冲器区PBR、列解码器区COL DCR以及控制电路区(未示出)。在一些实施方式中，连接区CNR可以设置在单元阵列区CAR和行解码器区ROW DCR之间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区CAR中。在一些实施方式中，存储单元阵列可以包括三维布置的存储单元、字线和位线。字线和位线可以电连接到存储单元。
用于选择存储单元阵列的字线的行解码器可以设置在行解码器区ROW DCR中，互连结构可以设置在连接区CNR中。互连结构可以包括将存储单元阵列和行解码器电连接到彼此的接触插塞和互连。行解码器可以响应于地址信号选择存储单元阵列的字线当中的例如一条字线。行解码器可以响应于控制电路的控制信号分别提供第一字线电压和第二字线电压到所选择的字线和未选择的字线。
用于读出存储在存储单元中的数据的页面缓冲器可以设置在页面缓冲器区PBR中。根据操作模式，页面缓冲器可以暂时存储将要存储在存储单元中的数据，或可以读出存储在存储单元中的数据。页面缓冲器可以在编程操作模式中作为写驱动器电路操作，并可以在读操作模式中作为读出放大器电路操作。
连接到存储单元阵列的位线的列解码器可以设置在列解码器区COL DCR中。列解码器可以提供页面缓冲器和外部装置(例如存储器控制器)之间的数据传输通道。
图2A至图2H是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。
参照图2A，基板10可以包括单元阵列区CAR和连接区CNR。例如，基板10可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)或铝镓砷(AlGaAs)。基板10可以是体硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅锗基板、或具有通过进行选择外延生长(SEG)工艺获得的外延薄层的基板。在一些实施方式中，基板10可以包括绝缘材料并可以包括单层或多个薄层。例如，基板10可以包括硅氧化物层、硅氮化物层或低k电介质层。
限定沟槽的模子图案20可以形成在基板10上。模子图案20可以局部地形成在连接区CNR上。为了便于描述，由模子图案20限定的沟槽的部分在图2A中示出。另一模子图案(没有在这里示出)可以设置在模子图案20在第一方向D1上的相反端部。沟槽可以由模子图案20和所述另一模子图案限定。例如，模子图案20可以仅形成在连接区CNR上。在一些实施方式中，模子图案20可以形成在连接区CNR和外围电路区上。在一些实施方式中，模制绝缘层可以形成在基板10的整个顶表面上，模制绝缘层的一部分可以被蚀刻以形成模子图案20。通过蚀刻工艺，模子图案20可以具有相对于基板10的顶表面以预定角度θ1倾斜的侧壁。例如，预定角度θ1可以在约90度和约130度之间的范围。预定角度θ1从基板10的顶表面到模子图案20的侧壁被顺时针地测量。如果预定角度θ1为约90度，则模子图案20的侧壁可以相对于基板10的顶表面垂直地竖立。
在一些实施方式中，基板10的一部分可以被图案化以形成模子图案20。在此情况下，模子图案20可以由与基板10相同的材料形成。
在一些实施方式中，模子图案20可以具有包括多个薄层的多层结构。
接下来，薄层结构100可以形成在具有模子图案20的基板10上。薄层结构100可以包括交替地层叠在基板10上的绝缘层ILD和牺牲层SL。
牺牲层SL和绝缘层ILD可以形成为共形地覆盖具有模子图案20的基板10。在一些实施方式中，牺牲层SL和绝缘层ILD可以使用包括热化学气相沉积法(热CVD)技术、等离子体增强CVD技术、物理CVD技术、或原子层沉积(ALD)技术的沉积技术形成。在一些实施方式中，沉积工艺可以被控制以具有达到牺牲层SL和绝缘层ILD共形地覆盖具有模子图案20的基板10的程度的台阶覆盖。当牺牲层SL和绝缘层ILD使用沉积技术形成时，牺牲层SL和绝缘层ILD可以具有在基板10的顶表面、模子图案20的侧壁和模子图案20的顶表面上的基本上均匀的厚度。
在薄层结构100中，牺牲层SL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，每个牺牲层SL可以包括硅层、硅氧化物层、硅碳化物层、硅锗层、硅氮氧化物层或硅氮化物层。每个绝缘层ILD可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层、或硅氮化物层。例如，每个牺牲层SL可以由硅氮化物层形成，每个绝缘层ILD可以由低k电介质层形成。在一些实施方式中，牺牲层SL可以由导电材料形成，绝缘层ILD可以由绝缘材料形成。
在一些实施方式中，牺牲层SL的厚度可以彼此相等。在一些实施方式中，牺牲层SL中的最下面的牺牲层和最上面的牺牲层可以比插置在其间的其它牺牲层更厚。
在一些实施方式中，绝缘层ILD可以具有相同的厚度。在一些实施方式中，绝缘层ILD中的至少一个绝缘层的厚度可以不同于绝缘层ILD中的其它绝缘层的厚度。在一些实施方式中，薄层结构100的绝缘层ILD中的最下面的绝缘层可以比形成在其上的其它绝缘层ILD和牺牲层SL更薄。最下面的绝缘层ILD可以是通过使用热氧化工艺形成的硅氧化物层。
在一些实施方式中，薄层结构100的厚度可以小于模子图案20的厚度。在此情况下，单元阵列区CAR上的薄层结构100的顶表面可以低于模子图案20的顶表面。在此情况下，薄层结构100的厚度和模子图案20的厚度可以沿着基本上垂直于基板10的顶表面的第三方向D3测量。
随后，可以进行平坦化工艺以使薄层结构100的上部分平坦化。因此，设置在模子图案20的顶表面上的牺牲层SL和绝缘层ILD可以被去除并且薄层结构100可以被限定在沟槽中。例如，沟槽可以由基板10的顶表面和模子图案20的侧壁限定。
此外，在进行平坦化工艺之前，初始平坦化绝缘层可以形成在薄层结构100上。初始平坦化绝缘层可以增大平坦化工艺中的平坦化程度。因此，平坦化绝缘层30可以形成在由模子图案20的侧壁和基板10的顶表面限定的沟槽中。
形成在模子图案20的沟槽中的薄层结构100可以具有在连接区CNR上的弯曲成L形状的部分。例如，牺牲层SL和绝缘层ILD的每个可以具有平行于基板10的顶表面的水平部分和平行于模子图案20的侧壁的侧壁部分。另外，由于平坦化工艺，牺牲层SL和绝缘层ILD可以具有设置在连接区CNR上并设置在从基板10的顶表面起的基本上相同的高度处的顶表面。
参照图2B，第一掩模图案MP1可以形成为暴露薄层结构100的设置在连接区CNR上的部分。在一些实施方式中，第一掩模图案MP1可以具有暴露牺牲层SL的侧壁部分的部分的第一开口OP1和第二开口OP2。在一些实施方式中，第一掩模图案MP1可以具有设置在连接区CNR上的一个开口。
第一掩模图案MP1可以包括设置在连接区CNR上以在第一方向D1和第二方向D2的对角线方向上延伸的部分MP1-BR。第一方向D1和第二方向D2彼此交叉并平行于基板10的顶表面。这里，术语“第一方向D1和第二方向D2的对角线方向”指的是具有沿第一方向D1和第二方向D2的边的平行四边形的对角线方向。例如，第一掩模图案MP1的部分MP1-BR可以在连接区CNR上沿该对角线方向交叉牺牲层SL和绝缘层ILD。例如，第一开口OP1和第二开口OP2的每个可以具有在该对角线方向上交叉牺牲层SL和绝缘层ILD的侧壁，在第一方向OP1和第二方向OP2的对角线方向上的所述侧壁可以彼此平行地延伸。在一些实施方式中，第一开口OP1和第二开口OP2的每个可以具有三角形形状。
在一些实施方式中，牺牲层SL的被第一开口OP1暴露的区域可以随着从单元阵列区CAR到牺牲层SL的第一距离的增大而顺序地减小，牺牲层SL的被第二开口OP2暴露的区域可以随着从单元阵列区CAR到牺牲层SL的第二距离的增大而顺序地增大。第一距离和第二距离可以沿着第一方向D1测量。
随后，牺牲层SL的被第一掩模图案MP1暴露的部分可以被选择性地蚀刻。例如，牺牲层SL的所述部分可以使用第一掩模图案MP1作为蚀刻掩模被各向异性地或各向同性地蚀刻。因此，凹陷区RR可以形成在连接区CNR上的绝缘层ILD之间，如图2C所示。凹陷区RR中的牺牲层SL的顶表面可以低于模子图案20的顶表面并可以高于设置在单元阵列区CAR上的最上面的牺牲层SL的底表面。例如，牺牲层SL的侧壁部分的部分可以被蚀刻以形成突起SLa，每个突起SLa设置在连接区CNR上的彼此相邻的绝缘层ILD之间。
在一些实施方式中，当从平面图看时，牺牲层SL的突起SLa可以布置在第一方向D1和第二方向D2的对角线方向上。另外，由于第一掩模图案MP1具有第一开口OP1和第二开口OP2，所以凹陷区RR可以形成在牺牲层SL的突起SLa的在第二方向D2上的两侧。此外，当形成凹陷区RR时，牺牲层SL的虚设突起SLb可以根据第一开口OP1和第二开口OP2在第二方向D2上的宽度而与突起SLa一起形成。虚设突起SLb可以在第二方向D2上与突起SLa间隔开。在形成牺牲层SL的突起SLa之后，第一掩模图案MP1可以被去除。
参照图2D，填充绝缘层40可以形成在连接区CNR上的绝缘层ILD之间的凹陷区RR中。在一些实施方式中，填充绝缘层40可以完全地填充凹陷区RR。形成填充绝缘层40可以包括：在具有凹陷区RR的薄层结构100上沉积绝缘层以及平坦化该绝缘层直到牺牲层SL的突起SLa的顶表面被暴露。这里，填充绝缘层40可以由相对于牺牲层SL具有蚀刻选择性的绝缘材料形成。例如，填充绝缘层40可以包括硅层、硅氧化物层、硅碳化物层、硅氮氧化物层或硅氮化物层。此时，填充绝缘层40可以包括与牺牲层SL的材料不同的材料。
随后，垂直结构VS可以形成为穿过单元阵列区CAR上的薄层结构100。垂直结构VS可以包括半导体材料或导电材料。
在一些实施方式中，形成垂直结构VS可以包括形成穿过薄层结构100的开口以及分别在所述开口中形成半导体图案。形成垂直结构VS的开口可以包括在薄层结构100和平坦化绝缘层30上形成掩模图案(未示出)以及使用掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻平坦化绝缘层30和薄层结构100。基板10的顶表面可以通过各向异性蚀刻工艺的过蚀刻被蚀刻，因此通过开口暴露的基板10可以凹入预定深度。当从平面图看时，开口可以沿着一个方向布置成一行或者成Z字形形式。
每个垂直结构VS可以包括设置在每个垂直结构VS的顶端部分中的导电垫。导电垫可以是掺杂有掺杂剂的掺杂区或者可以由导电材料形成。导电垫可以设置在比单元阵列区CAR上的最上面的牺牲层SL的顶表面高的水平面处。
另外，在垂直结构VS形成在开口中之前，垂直绝缘层(未示出)可以形成在开口中。垂直绝缘层可以包括单层或多个层。在一些实施方式中，垂直绝缘层可以是电荷俘获型快闪存储器晶体管的数据存储层的至少一部分。数据存储层将在后面参照图48A至图48D更详细地描述。
在这些实施方式中，在形成牺牲层SL的突起SLa之后，形成垂直结构VS。然而，本发明构思的实施方式不限于此。在一些实施方式中，在牺牲层SL的突起SLa形成在连接区CNR上之前可以形成垂直结构VS。
参照图2E，薄层结构100可以被图案化以形成第一沟槽T1和第二沟槽T2。图2E的薄层结构100可以沿着第二方向D2被重复。例如，第一沟槽T1可以包括第一半沟槽T1-1H和第二半沟槽T1-2H。另外，与第一沟槽T1一起，第二沟槽T2可以形成为横向地划分牺牲层SL的在单元阵列区CAR上的水平部分。
例如，在形成垂直结构VS之后，盖层50可以形成在垂直结构VS和薄层结构100上，第二掩模图案MP2可以形成在盖层50上。盖层50可以在用于形成第一沟槽T1和第二沟槽T2的蚀刻工艺中用作硬掩模，第二掩模图案MP2可以是光致抗蚀剂掩模图案。
第二掩模图案MP2可以具有线形形状的开口。在一些实施方式中，当从平面图看时，第二掩模图案MP2可以具有在第一方向D1上延伸并在垂直于第一方向D1的第二方向D2上彼此间隔开的第一开口。另外，第二掩模图案MP2还可以具有在第一开口之间的在第一方向D1上延伸的至少一个第二开口。第二掩模图案MP2的第一开口可以交叉薄层结构100并可以暴露模子图案20的部分。第二掩模图案MP2的第二开口可以交叉单元阵列区CAR上的薄层结构100。
在一些实施方式中，由第一沟槽T1限定的模子结构可以在第一方向D1上延伸，第一沟槽T1可以与垂直结构VS间隔开。第二沟槽T2可以在单元阵列区CAR上沿第一方向D1延伸并可以与垂直结构VS间隔开。
第一沟槽T1可以暴露单元阵列区CAR和连接区CNR上的牺牲层SL的侧壁，第二沟槽T2可以暴露单元阵列区CAR上的牺牲层SL的侧壁。例如，第一沟槽T1可以暴露牺牲层SL的水平部分和侧壁部分，第二沟槽T2可以暴露牺牲层SL的水平部分。
参照图2F，通过第一沟槽T1和第二沟槽T2暴露的牺牲层SL可以被去除以在绝缘层ILD之间形成栅极区GR。栅极区GR可以使用相对于绝缘层ILD、垂直结构VS和基板10具有蚀刻选择性的蚀刻工艺通过各向同性地蚀刻牺牲层SL而形成。在一些实施方式中，牺牲层SL可以通过各向同性蚀刻工艺被完全地去除。例如，当牺牲层SL是硅氮化物层并且绝缘层ILD是硅氧化物层时，各向同性蚀刻工艺可以使用包括磷酸的蚀刻溶液进行。另外，在各向同性蚀刻工艺期间，围绕垂直结构VS的垂直绝缘层(未示出)可以用作用于形成栅极区GR的蚀刻停止层。
栅极区GR可以在单元阵列区CAR上从第一沟槽T1和第二沟槽T2横向地延伸到绝缘层ILD之间并可以暴露垂直绝缘层(未示出)的侧壁的部分或垂直结构VS的侧壁的部分。
由于栅极区GR是通过牺牲层SL的去除形成的空的空间，所以栅极区GR可以从单元阵列区CAR延伸到连接区CNR中。例如，像牺牲层SL一样，栅极区GR可以包括平行于基板10的顶表面的水平区和平行于模子图案20的侧壁的侧壁区。此外，根据一些实施方式，栅极区GR可以具有通过去除图2D的突起SLa而形成并由连接区CNR上的填充绝缘层40限定的突起区。例如，栅极区GR的突起区可以由连接区CNR上的绝缘层ILD和填充绝缘层40限定。
参照图2G，电极EL可以分别形成在栅极区GR中。在一些实施方式中，形成电极EL可以包括：沉积填充栅极区GR的栅极导电层以及去除栅极导电层的设置在第一沟槽T1和第二沟槽T2中的部分以分别在栅极区GR中局部地形成电极EL。这里，栅极导电层可以部分地或完全地填充第一沟槽T1和第二沟槽T2。在一些实施方式中，沉积栅极导电层可以包括顺序地沉积阻挡金属层和金属层。例如，阻挡金属层可以由金属氮化物层诸如钛氮化物(TiN)层、钽氮化物(TaN)层或钨氮化物(WN)层形成。例如，金属层可以由金属材料诸如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu)形成。栅极导电层的在第一沟槽T1和第二沟槽T2中的部分可以通过各向异性蚀刻工艺或各向同性蚀刻工艺去除。
另外，在电极EL形成在栅极区GR中之前，水平绝缘层(未示出)可以形成为共形地覆盖栅极区GR的内表面。在一些实施方式中，水平绝缘层可以是电荷俘获型快闪存储器晶体管的数据存储层的一部分。另外，水平绝缘层可以在蚀刻栅极导电层的工艺期间用作蚀刻停止层。
由于电极EL通过以上工艺形成，所以可以形成电极结构ST。电极结构ST可以包括交替且重复地层叠的绝缘层ILD和电极EL。在一些实施方式中，由于电极EL具有由栅极区GR限定的形状，所以每个电极EL可以包括电极部EL-EP和竖直垫部分EL-PAD。电极部EL-EP可以在单元阵列区CAR上平行于基板10的顶表面并可以在第一方向D1上延伸。在一些实施方式中，电极部EL-EP可以在第一方向D1上延伸到连接区CNR中。竖直垫部分EL-PAD可以在连接区CNR上平行于模子图案20的侧壁。例如，竖直垫部分EL-PAD可以在第三方向D3上从电极部EL-EP的端部分延伸。电极部EL-EP的端部分设置在连接区CNR上。此外，电极EL可以包括在连接区CNR上填充栅极区GR的由绝缘层ILD和填充绝缘层40限定的突起区的突起EL-PP。电极EL将在后面参照图3、图4和图5更详细地描述。
根据一些实施方式，在形成电极EL之后，掺杂区(未示出)可以形成在第一沟槽T1和第二沟槽T2下面的基板10中。掺杂区可以通过用具有与基板10不同的导电类型的掺杂剂掺杂基板10而形成。
参照图2H，隔离绝缘图案60可以形成为分别填充图2G的第一沟槽T1和第二沟槽T2。之后，互连结构可以形成在连接区CNR上以电连接到电极结构ST。互连结构可以包括连接到电极EL的突起EL-PP的接触插塞PLG和连接到接触插塞PLG的导电线CL。
由于电极EL的突起EL-PP布置在第一方向D1和第二方向D2的对角线方向上，所以工艺余量可以被确保以在连接区CNR上形成接触插塞PLG。例如，接触插塞PLG可以布置在第一方向D1和第二方向D2的对角线方向上，像电极EL的突起EL-PP一样。接触插塞PLG的长度可以基本上彼此相等。导电线CL可以在第一方向D1上延伸并可以布置在第二方向D2上。导电线CL可以在第二方向D2上彼此间隔开并可以分别连接到接触插塞PLG。
另外，在一些实施方式中，可以省略在连接区CNR上形成接触插塞PLG的工艺。在此情况下，导电线CL可以与电极EL的突起EL-PP直接接触而没有接触插塞PLG。
电连接到垂直结构VS的位线BL可以形成在单元阵列区CAR上。位线BL可以通过位线接触插塞BPLG电连接到垂直结构VS。位线BL可以在第二方向D2上延伸以在单元阵列区CAR上交叉电极EL。每条位线BL可以电连接到在第二方向D2上布置的垂直结构VS。
在示范性实施方式中，每个电极EL具有与填充绝缘层40的顶表面共平面的顶表面。
多个电极EL可以垂直地层叠在基板10的单元阵列区CAR和基板10的连接区CNR上。多个电极EL的设置在单元阵列区CAR上的部分平行于基板10的顶表面延伸。多个电极EL的设置在连接区CNR上的部分在相对于基板10的顶表面垂直或倾斜的方向上延伸。多个垂直结构VS可以穿过多个电极EL的设置在单元阵列区CAR上的部分。多个接触插塞PLG设置在多个电极EL的设置在连接区CNR上的部分上。
多条导电线CL设置在多个接触插塞PLG上。多条导电线CL的每条可以电连接到多个接触插塞PLG之一。
多个接触插塞PLG可以位于从基板10的顶表面起的基本上相同的高度处。
多个接触插塞PLG的上表面高于多个垂直结构VS的上表面。
多个突起EL-PP的上表面与多个垂直结构VS的上表面基本上共平面。
图3、图4和图5是示出根据发明构思的一些实施方式的3D半导体器件的电极结构的透视图。在下文，为了描述的容易和方便的目的，与图2A至图2H的实施方式中的特征相同的特征的描述将被省略或简要地提及。
参照图3、图4和图5，电极结构ST可以设置在包括单元阵列区CAR和连接区CNR的基板10上。电极结构ST可以包括顺序地层叠在基板10上的多个电极EL。
在下文，电极EL的电极部EL-EP可以用附图标记“EP”提及；电极EL的竖直垫部分EL-PAD可以用附图标记“PAD”提及，电极EL的突起EL-PP可以用附图标记“PP”提及。
在一些实施方式中，每个电极EL可以包括在单元阵列区CAR上的电极部EP、在连接区CNR上的竖直垫部分PAD以及从竖直垫部分PAD的一部分垂直地突出的突起PP。电极部EP可以在平行于基板10的顶表面的第一方向D1上延伸。竖直垫部分PAD可以从电极部EP的端部延伸并可以相对于基板10的顶表面以预定角度θ2倾斜。在一些实施方式中，预定角度θ2可以在约90度和约130度之间的范围内。预定角度是从基板10的顶表面到竖直垫部分PAD的侧壁测量的。例如，如果预定角度θ2为约90度，则竖直垫部分PAD可以相对于基板10的顶表面是垂直的。
电极EL的电极部EP可以在垂直于基板10的顶表面的第三方向D3上层叠，电极部EP在第一方向D1上的长度可以随着离基板10的垂直距离的增大而顺序地减小。在一些实施方式中，电极部EP可以具有孔，参照图2D描述的垂直结构VS穿过所述孔。在一些实施方式中，电极EL的每个电极部EP可以包括在第一方向D1上延伸并在第二方向D2上彼此横向地间隔开的多个子电极部SEP以及将子电极部SEP横向地彼此连接的电极连接部分ECP。
电极EL的竖直垫部分PAD可以在垂直于或倾斜于基板10的顶表面的方向上从电极连接部分ECP延伸。电极EL的竖直垫部分PAD可以在第二方向D2上具有彼此基本上相等的宽度。竖直垫部分PAD在第二方向D2上的宽度可以基本上等于电极部EP在第二方向D2上的宽度。在一些实施方式中，竖直垫部分PAD在第二方向D2上的宽度可以基本上等于电极连接部分ECP在第二方向D2上的宽度。
竖直垫部分PAD的顶表面可以设置在从基板10的顶表面起的基本上相同的高度(或水平面)处并可以高于最上面的电极EL的电极部EP。此外，竖直垫部分PAD在第三方向D3上的长度可以随着电极EL的电极部EP的基于基板10的高度顺序地增大而顺序地减小。例如，一个电极EL的竖直垫部分PAD在第三方向D3上的长度小于设置在所述一个电极EL下面的另一个电极EL的竖直垫部分PAD在第三方向D3上的长度。
在一些实施方式中，当从平面图看时，电极EL的突起PP可以布置在第一方向D1和第二方向D2的对角线方向上。突起PP的顶表面可以设置在从基板10的顶表面起的基本上相同的高度(或水平面)处。例如，突起PP的顶表面可以基本上彼此共平面。
在每个电极EL中，突起PP在第一方向D1上的宽度可以基本上等于竖直垫部分PAD在第一方向D1上的宽度(即电极部EP的厚度)。在一些实施方式中，电极EL的突起PP在第二方向D2上的宽度可以基本上彼此相等。在一些实施方式中，电极EL的竖直垫部分PAD在第二方向D2上的宽度可以根据参照图2B描述的第一开口OP1的侧壁和第二开口OP2的侧壁之间的距离而改变。在一些实施方式中，电极EL的突起PP在第二方向D2上的宽度可以彼此不同，如图4所示。例如，电极EL的突起PP可以具有布置在第一方向D1和第二方向D2的对角线方向上的第一侧壁以及在第一方向D1上彼此对准的第二侧壁。
在参照图2C描述的凹陷区RR的形成期间，突起PP的高度可以根据牺牲层SL的蚀刻深度而改变。此外，电极EL的突起PP在第三方向D3上的高度可以基本上彼此相等。
在一些实施方式中，电极EL的突起PP在第二方向D2上的宽度可以根据包括在电极结构ST中的电极EL的数目而改变。此外，电极EL的突起PP在第二方向D2上的宽度也可以根据电极部EP在第二方向D2上的宽度而改变。
牺牲层SL的侧壁部分与第一开口OP1和第二开口OP2在对角线方向上的侧壁之间的角度可以根据包括在薄层结构100中的牺牲层SL的数目而改变。此外，该角度也可以根据电极部EP在第二方向D2上的宽度而改变。
在一些实施方式中，每个电极EL还可以包括从竖直垫部分PAD突出并在第二方向D2上与突起PP间隔开的虚设突起DPP。电极EL的虚设突起DPP可以布置在第一方向D1上，虚设突起DPP在第二方向D2上的宽度可以基本上彼此相等。
在一些实施方式中，如图5所示，电极EL的电极部EP可以在连接区CNR上具有在第二方向D2上的向上的阶梯结构。因此，在连接区CNR上的电极部EP在第二方向D2上的宽度可以随着离基板10的垂直距离的增大而顺序地减小。此外，竖直垫部分PAD在第二方向D2上的宽度可以随着电极部EP从基板10的顶表面起的高度顺序地增大而顺序地减小。例如，竖直垫部分PAD的第一侧壁可以沿着第一方向D1和第二方向D2的对角线方向布置。在一些实施方式中，竖直垫部分PAD的第二侧壁可以在第一方向D1上彼此对准。此外，突起PP可以分别设置在竖直垫部分PAD的布置在该对角线方向上的端部分上。
图6A至图12A是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图6B至图12B是分别沿图6A至图12A的线I-I'截取的剖面图，以示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法。图6C至图12C是分别沿图6A至图12A的线II-II'截取的剖面图，以示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法。图13A和图13B是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的修改的实施方式的剖面图。
在下文，为了说明的容易和方便的目的，与图2A至图2H的实施方式中的特征相同的特征的描述将被省略或简要地提及。
参照图6A、图6B和图6C，薄层结构100可以形成在由模子图案20限定的沟槽中。如参照图2A所述的，薄层结构100可以包括交替且重复地层叠在基板10上的绝缘层ILD和牺牲层SL，每个绝缘层ILD和每个牺牲层SL可以包括单元阵列区CAR的水平部分和连接区CNR的侧壁部分。
接下来，凹陷区RR可以形成在连接区CNR的薄层结构100中。凹陷区RR可以形成在连接区CNR上的绝缘层ILD的侧壁部分之间。此外，突起SLa可以通过凹陷区RR的形成而形成在牺牲层SL处。如参照图2B所述的，第一掩模图案(见图2B的MP1)可以形成在薄层结构100上，然后牺牲层SL的部分可以使用第一掩模图案作为蚀刻掩模被选择性地蚀刻，从而形成凹陷区RR。在一些实施方式中，凹陷区RR中的牺牲层SL的顶表面可以低于绝缘层ILD的侧壁部分的顶表面并可以高于设置在单元阵列区CAR上的最上面的牺牲层SL的底表面。在一些实施方式中，当从平面图看时，形成在连接区CNR上的牺牲层SL处的突起SLa可以布置在第一方向D1和第二方向D2的对角线方向上。
在一些实施方式中，绝缘层ILD的部分也可以在蚀刻牺牲层SL的所述部分的工艺期间被蚀刻。因此，绝缘层ILD的侧壁部分的顶表面可以低于模子图案20的顶表面。在此情况下，牺牲层SL的突起SLa的侧壁的部分可以被暴露。在一些实施方式中，如图13A所示，绝缘层ILD可以在蚀刻牺牲层SL的所述部分的工艺期间覆盖牺牲层SL的突起SLa的侧壁。在一些实施方式中，如图13B所示，突起SLa的侧壁可以在凹陷区RR的形成期间被横向地且部分地蚀刻，因此突起SLa在第一方向D1上的宽度可以变得小于牺牲层SL的侧壁部分在第一方向D1上的宽度。例如，突起SLa的尺寸可以根据用于形成凹陷区RR的蚀刻工艺而改变。
虚设突起SLb可以在第二方向D2上与突起SLa间隔开。
多个牺牲层SL的侧壁部分可以具有带有凹陷区RR的凹陷表面RS。突起SLa可以从多个牺牲层SL的侧壁部分的凹陷表面RS突出，如图6B所示。
参照图7A、图7B和图7C，填充绝缘层40可以形成为在凹陷区RR中限定空气间隙AG。这里，空气间隙AG可以局部地形成在凹陷区RR中，凹陷区RR中的牺牲层SL的顶表面可以通过空气间隙AG暴露。例如，填充绝缘层40可以限定空气间隙AG的顶表面，设置在连接区CNR上的牺牲层SL的顶表面可以限定空气间隙AG的底表面。设置在连接区CNR上的绝缘层ILD的侧壁部分可以限定空气间隙AG的侧壁。
在一些实施方式中，填充绝缘层40可以使用沉积工艺形成。沉积工艺可以被控制为使得填充绝缘层40的台阶覆盖达到空气间隙AG形成在填充绝缘层40下面的程度。例如，填充绝缘层40可以利用物理气相沉积(PVD)工艺形成。在沉积工艺中，填充绝缘层40可以在凹陷区RR没有完全地用填充绝缘层40填充的状态下通过悬垂现象(overhang phenomenon)封闭凹陷区RR的顶端。例如，填充绝缘层40可以在完全地填充凹陷区RR之前封闭凹陷区RR的顶端。因此，填充绝缘层40可以在凹陷区RR中限定空气间隙AG。由于空气间隙AG被限定在凹陷区RR中，所以空气间隙AG可以限定在每个牺牲层SL的突起SLa的两侧。这里，空气间隙AG的顶点可以低于模子图案20的顶表面。在一些实施方式中，填充绝缘层40可以形成在绝缘层ILD的侧壁部分的凹陷的顶表面上并可以覆盖牺牲层SL的突起SLa的侧壁。
在形成填充绝缘层40之后可以对填充绝缘层40进行平坦化工艺，因此填充绝缘层40的顶表面可以与模子图案20的顶表面基本上共平面。例如，填充绝缘层40可以包括高密度等离子体(HDP)氧化物层、正硅酸乙酯(TEOS)层、等离子体增强TEOS(PE-TEOS)层、或O3-TEOS层。
参照图8A、图8B和图8C，垂直结构VS可以形成为穿过单元阵列区CAR上的薄层结构100，如参照图2D所述的。在形成垂直结构VS之后盖层50可以形成在薄层结构100上。为了便于描述，盖层50可以从图8A省略。图8B和图8C示出形成在薄层结构100上的盖层50。接下来，薄层结构100可以被图案化以形成第一沟槽T1和第二沟槽T2，如参照图2E所述的。在一些实施方式中，至少一个第一沟槽T1和至少一个第二沟槽T2可以通过图案化薄层结构100形成。第一沟槽T1和第二沟槽T2可以在第一方向D1上延伸，第二沟槽T2在第一方向D1上的长度可以比第一沟槽T1在第一方向D1上的长度短。此外，第一沟槽T1和第二沟槽T2可以与垂直结构VS间隔开，第一沟槽T1可以与牺牲层SL的突起SLa间隔开。
第一沟槽T1可以暴露单元阵列区CAR和连接区CNR上的牺牲层SL的水平部分和侧壁部分。第二沟槽T2可以暴露单元阵列区CAR上的牺牲层SL的水平部分。
参照图9A、图9B和图9C，由第一沟槽T1和第二沟槽T2暴露的牺牲层SL可以被选择性且横向地蚀刻以在绝缘层ILD之间形成栅极区GR。
如上所述，栅极区GR可以通过使用相对于绝缘层ILD、垂直结构VS和基板10具有蚀刻选择性的蚀刻剂各向同性蚀刻牺牲层SL而形成。由于蚀刻剂通过单元阵列区CAR上的第一沟槽T1和第二沟槽T2横向地供应，所以当暴露垂直结构VS的侧壁的栅极区GR形成在单元阵列区CAR上时，牺牲层SL的水平部分的部分可以保留在连接区CNR上。
此外，在形成栅极区GR期间，蚀刻剂可以通过连接区CNR上的第一沟槽T1提供以横向地蚀刻牺牲层SL的侧壁部分。由于牺牲层SL的侧壁部分被各向同性地蚀刻，所以限定在填充绝缘层40下面的空气间隙AG可以被暴露。随后，蚀刻剂可以通过空气间隙AG提供以蚀刻牺牲层SL的突起SLa。在去除牺牲层SL的突起SLa之后，牺牲层SL的侧壁部分的部分可以保留。
例如，栅极区GR可以通过对牺牲层SL进行的各向同性蚀刻工艺而形成在绝缘层ILD之间，牺牲图案SLP也可以通过各向同性蚀刻工艺形成在连接区CNR上。牺牲图案SLP的侧壁部分可以与填充绝缘层40的底表面间隔开，因此栅极区GR可以在连接区CNR上沿第二方向D2在填充绝缘层40和牺牲图案SLP之间延伸。例如，连接区CNR上的每个栅极区GR可以具有平行于模子图案20的侧壁的垂直区域以及在填充绝缘层40与每个牺牲图案SLP之间沿第二方向D2延伸的水平区域。
在一些实施方式中，每个牺牲图案SLP可以具有平行于基板10的顶表面的水平部分和平行于模子图案20的侧壁的侧壁部分。例如，牺牲图案SLP可以具有L形状，垂直结构VS中的一些可以穿过牺牲图案SLP的水平部分。由于牺牲图案SLP的侧壁部分填充连接区CNR上的绝缘层ILD之间的空间的部分，所以牺牲图案SLP的侧壁部分可以在连接区CNR上用作防止或阻止绝缘层ILD弯曲、倾斜或倒塌的支撑物。此外，由于在各向同性蚀刻工艺期间蚀刻剂通过连接区CNR上的第一沟槽T1横向地提供，所以连接区CNR的牺牲层SL的蚀刻量可以小于单元阵列区CAR的牺牲层SL的蚀刻量。因此，连接区CNR上的第一沟槽T1与牺牲图案SLP的侧壁之间的水平距离可以小于单元阵列区CAR上的第一沟槽T1与第二沟槽T2之间的水平距离。
参照图10A、图10B和图10C，电极EL可以分别形成在栅极区中。栅极导电层可以被沉积，然后设置在第一沟槽T1和第二沟槽T2中的栅极导电层可以被蚀刻以形成电极EL，如参照图2G所述的。栅极导电层可以使用沉积工艺沉积，该沉积工艺具有达到单元阵列区CAR的绝缘层ILD之间的空间可以用栅极导电层填充的程度的台阶覆盖。此外，栅极导电层可以覆盖连接区CNR上的牺牲图案SLP的侧壁部分并可以填充填充绝缘层40与牺牲图案SLP的顶表面之间的栅极区。电极结构ST可以通过电极EL的形成而形成。电极结构ST可以包括交替且重复地层叠的绝缘层ILD和电极EL。
因此，电极EL可以包括在第一方向D1上延伸并围绕单元阵列区CAR上的垂直结构VS的电极部。此外，电极EL还可以包括沿着牺牲图案SLP的侧壁部分的侧壁延伸的竖直垫部分、沿着牺牲图案SLP的侧壁部分的顶表面在第二方向D2上从竖直垫部分延伸的水平垫部分、以及从水平垫部分垂直地突出的突起，该竖直垫部分、该水平垫部分和该突起设置在连接区CNR上。将参照图14更详细地描述根据本实施方式的电极EL。
在一些实施方式中，在形成电极EL之前，具有基本上均匀的厚度的水平绝缘层(未示出)可以形成在栅极区的内表面上。因此，水平绝缘层的部分可以分别设置在连接区CNR上的牺牲图案SLP和电极EL之间。
参照图11A、图11B和图11C，在形成电极EL之后隔离绝缘图案60可以分别形成在图10A的第一沟槽T1和第二沟槽T2中。互连结构可以形成在连接区CNR上以电连接到电极结构ST。互连结构可以包括连接到电极EL的突起的接触插塞PLG和连接到接触插塞PLG的导电线CL。此外，位线接触插塞BPLG和位线BL可以形成在单元阵列区CAR上。位线接触插塞BPLG可以电连接到垂直结构VS，位线BL可以在第二方向D2上延伸以交叉电极EL。位线BL可以通过位线接触插塞BPLG电连接到垂直结构VS。
另外，在一些实施方式中，在连接区CNR上形成接触插塞PLG的工艺可以被省略，如图12A、图12B和图12C所示。在此情况下，导电线CL可以与电极EL的突起和填充绝缘层40直接接触而没有接触插塞PLG。
图14是示出使用图6A至图11A、图6B至图11B及图6C至图11C的制造方法形成的电极结构的透视图。在下文，为了说明的容易和方便的目的，与图6A至图11A、图6B至图11B和图6C至图11C的实施方式中的特征相同的特征的描述将被省略或简要提及。
参照图14，电极结构ST可以设置在包括单元阵列区CAR和连接区CNR的基板10上。电极结构ST可以包括顺序地且垂直地层叠在基板10上的多个电极EL。根据一些实施方式，每个电极EL可以包括在单元阵列区CAR上在平行于基板10的顶表面的第一方向D1上延伸的电极部EP、在连接区CNR上在垂直于或倾斜于基板10的顶表面的第三方向D3上延伸的竖直垫部分PADa、在垂直于第一方向D1且平行于基板10的顶表面的第二方向D2上从竖直垫部分PADa的一部分延伸的水平垫部分PADb、以及在第三方向D3上从水平垫部分PADb的一部分突出的突起PP。此外，每个电极EL还可以包括在第三方向D3上从竖直垫部分PADa的部分突出的虚设突起DPP。
根据一些实施方式，电极EL的每个电极部EP可以包括在第一方向D1上延伸且在第二方向D2上彼此间隔开的子电极部SEP、在连接区CNR上连接子电极部SEP的电极连接部分ECP、以及在第一方向D1上从电极连接部分ECP的一部分延伸的延伸部EXP。在一些实施方式中，延伸部EXP在第二方向D2上的宽度可以小于子电极部SEP在第二方向D2上的宽度。在平面图中电极EL的子电极部SEP可以彼此交叠，并且在平面图中电极EL的电极连接部分ECP也可以彼此交叠。电极EL的延伸部EXP在第一方向D1上的长度可以随着离基板10的垂直距离的增大而顺序地减小。
电极EL的竖直垫部分PADa可以在垂直于或倾斜于基板10的顶表面的第三方向D3上从电极部EP的部分(即延伸部EXP)延伸。在一些实施方式中，竖直垫部分PADa在第二方向D2上的宽度可以小于电极部EP在第二方向D2上的宽度。竖直垫部分PADa在第三方向D3上的长度可以随着电极部EP从基板10起的高度(或水平面)顺序地增大而顺序地减小。
电极EL的水平垫部分PADb在第二方向D2上的宽度可以基本上彼此相等。水平垫部分PADb的底表面可以设置在从基板10起的基本上相同的高度(或水平面)处。此外，电极EL的水平垫部分PADb可以与电极EL的电极部EP间隔开。
电极EL的突起PP可以在第三方向D3上从水平垫部分PADb的部分突出并可以具有设置在从基板10起的基本上相同的高度(或水平面)处的顶表面。当从平面图看时，电极EL的突起PP可以布置在彼此交叉的第一方向D1和第二方向D2的对角线方向上。在一些实施方式中，突起PP在第二方向D2上的宽度可以根据参照图2B、图6A、图6B和图6C描述的第一掩模图案的第一开口和第二开口之间的距离而改变。
电极EL的虚设突起DPP可以在第二方向D2上与突起PP间隔开，虚设突起DPP的顶表面可以与突起PP的顶表面基本上共平面。虚设突起DPP的侧壁可以在第三方向D3上与水平垫部分PADb的侧壁对准。
此外，如上所述，电极结构ST还可以包括设置在电极EL的水平垫部分PADb下面的牺牲图案SLP。牺牲图案SLP可以在连接区CNR上具有L形状。在一些实施方式中，牺牲图案SLP的侧壁可以与电极EL的电极部EP的侧壁共平面，牺牲图案SLP在第二方向D2上的宽度可以小于电极连接部分ECP在第二方向D2上的宽度。
图15A至图17A是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图15B至图17B是分别沿图15A至图17A的线II-II'截取的剖面图。在下文，为了说明的容易和方便的目的，与图6A至图11A、图6B至图11B和图6C至图11C的实施方式中的特征相同的特征的描述将被省略或简要提及。
参照图15A和图15B，如参照图7A、图7B和图7C所述的，填充绝缘层40可以形成为在连接区CNR上的薄层结构100的绝缘层ILD之间限定空气间隙AG，然后可以对薄层结构100进行图案化工艺。
在一些实施方式中，薄层结构100的图案化工艺可以使用具有在第一方向D1上长度不同的开口的掩模图案(例如图2E的第二掩模图案MP2)作为蚀刻掩模来进行。例如，可以对薄层结构100进行图案化工艺以形成多个第一沟槽T1和在第一沟槽T1之间的至少一个第二沟槽T2。这里，第一沟槽T1在第一方向D1上的长度可以大于第二沟槽T2在第一方向D1上的长度。
单元阵列区CAR和连接区CNR上的薄层结构100的部分的两个侧壁可以通过第一沟槽T1暴露。此外，单元阵列区CAR上的薄层结构100的部分可以通过第二沟槽T2暴露。例如，牺牲层SL的侧壁部分的侧壁可以在连接区CNR上通过第一沟槽T1暴露。
参照图16A和图16B，可以进行各向同性蚀刻工艺以去除通过第一沟槽T1和第二沟槽T2暴露的牺牲层SL。在各向同性蚀刻工艺期间，单元阵列区CAR的牺牲层SL可以通过经由第一沟槽T1和第二沟槽T2提供的蚀刻剂被各向同性地蚀刻，连接区CNR的牺牲层SL可以通过经由第一沟槽T1提供的蚀刻剂被各向同性地蚀刻。因此，单元阵列区CAR的牺牲层SL的蚀刻量可以不同于连接区CNR的牺牲层SL的蚀刻量。
通过各向同性蚀刻工艺，单元阵列区CAR的牺牲层SL可以被去除以形成对应于绝缘层ILD之间的空的空间的栅极区GR。此外，在单元阵列区CAR的牺牲层被去除之后，连接区CNR的牺牲层SL的部分可以保留以形成牺牲图案SLP。牺牲图案SLP可以在绝缘层ILD之间具有L形状，垂直结构VS中的一些可以穿过牺牲图案SLP的水平部分。在一些实施方式中，每个牺牲图案SLP可以具有从第一沟槽T1横向地凹陷的两个侧壁。牺牲图案SLP在第二方向D2上的宽度可以小于第一沟槽T1之间的距离。
此外，由于在各向同性蚀刻工艺中蚀刻剂通过图15A和图15B的空气间隙AG被提供在连接区CNR上，所以牺牲层SL的突起SLa可以被蚀刻剂蚀刻。牺牲层SL的虚设突起SLb也可以被蚀刻剂蚀刻。因此，牺牲图案SLP的顶表面可以与填充绝缘层40的底表面间隔开。例如，连接区CNR上的每个栅极区GR可以具有平行于模子图案20的侧壁的垂直区域和在填充绝缘层40与每个牺牲图案SLP之间沿第二方向D2延伸的水平区域。
参照图17A和图17B，电极EL可以分别形成在栅极区GR中。如上所述，电极EL可以使用沉积工艺形成，该沉积工艺具有达到电极EL可以沿着连接区CNR上的牺牲图案SLP的两个侧壁和顶表面形成的程度的台阶覆盖。此外，电极EL可以填充限定在填充绝缘层40中的空的空间。因此，每个电极EL可以包括覆盖每个牺牲图案SLP的两个侧壁的竖直垫部分、覆盖每个牺牲图案SLP的顶表面的水平垫部分、以及填充限定在填充绝缘层40中的空的空间的突起。之后，隔离绝缘图案60可以分别形成在第一沟槽T1和第二沟槽T2中。
图18和图19是示出使用图15A至图17A和图15B至图17B的制造方法形成的电极结构的透视图。
参照图18，包括在电极结构ST中的每个电极EL可以包括在平行于基板10的顶表面的第一方向D1上在单元阵列区CAR上延伸的电极部EP、在连接区CNR上沿第三方向D3延伸的竖直垫部分PADa、在第二方向D2上连接竖直垫部分PADa的水平垫部分PADb、以及在第三方向D3上从水平垫部分PADb的一部分延伸的突起PP。此外，每个电极EL还可以包括在第三方向D3上从竖直垫部分PADa的部分突出的虚设突起DPP。
如以上参照图14所述的，电极EL的每个电极部EP可以包括子电极部SEP、电极连接部分ECP和延伸部EXP。在本实施方式中，每个电极EL的延伸部EXP可以在第一方向D1上从电极连接部分ECP延伸并可以在第二方向D2上彼此间隔开。电极EL的竖直垫部分PADa可以在第三方向D3上从延伸部EXP延伸。电极EL的水平垫部分PADb可以设置在图17B的牺牲图案SLP上，当从平面图看时电极EL的突起PP可以布置在彼此交叉的第一方向D1和第二方向D2的对角线方向上。如上所述，接触插塞可以分别连接到电极EL的突起PP。
根据图19中示出的实施方式，每个电极EL可以包括电极部EP、在第二方向D2上彼此间隔开的竖直垫部分PADa、横向地连接竖直垫部分PADa的水平垫部分PADb、以及突起PP1和PP2。在一些实施方式中，每个电极EL可以包括在水平垫部分PADb上沿第二方向D2彼此间隔开的突起PP1和PP2。接触插塞PLG1或PLG2和导电线(见图11A的CL)可以连接到包括在每个电极EL中的突起PP1和PP2之一。
在一些实施方式中，在电极结构ST中，电极EL的突起PP1和PP2可以包括布置在第一对角线方向上的第一突起PP1和布置在不同于第一对角线方向的第二对角线方向上的第二突起PP2。第一突起PP1和第二突起PP2可以关于在第一方向D1上延伸的假想线镜面对称。
在一些实施方式中，第一接触插塞PLG1可以分别连接到与电极结构ST中的奇数编号的层对应的一些电极EL的第一突起PP1，第二接触插塞PLG2可以分别连接到与电极结构ST中的偶数编号的层对应的其它电极EL的第二突起PP2。因此，可以确保形成导电线的工艺的工艺余量。导电线可以在第一方向D1上延伸并分别连接到第一接触插塞PLG1和第二接触插塞PLG2。
在示范性实施方式中，如图19所示，多个突起PP1和PP2对称地布置在连接区CNR上使得多个电极EL的每个包括两个突起PP1和PP2。多个电极EL的每个的两个突起PP1和PP2之一电连接到多个接触插塞PLG1和PLG2中的对应一个。
图20A至图25A是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图20B至图25B是分别沿图20A至图25A的线II-II'截取的剖面图，以示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法。在下文，为了说明的容易和方便的目的，与图6A至图11A、图6B至图11B和图6C至图11C的实施方式中的特征相同的特征的描述将被省略或简要提及。
参照图20A和图20B，薄层结构100可以形成在由模子图案20限定的沟槽中，然后第一掩模图案MP1可以形成为暴露设置在连接区CNR上的牺牲层SL的部分。
第一掩模图案MP1可以具有在连接区CNR上的开口OP，牺牲层SL的通过开口OP暴露的区域可以随着离单元阵列区CAR的距离的增大而顺序地改变。例如，牺牲层SL的通过开口OP暴露的区域可以彼此不同。例如，当从平面图看时，开口OP可以具有三角形形状。当从平面图看时，开口OP可以具有在彼此垂直的第一方向D1和第二方向D2的对角线方向上延伸的一个侧壁。
在一些实施方式中，在形成第一掩模图案MP1之前，垂直结构VS可以形成为穿过单元阵列区CAR上的薄层结构100并且盖层50可以形成在具有垂直结构VS的薄层结构100上。
在形成第一掩模图案MP1之后，牺牲层SL的部分可以使用第一掩模图案MP1作为蚀刻掩模被选择性地蚀刻，从而在连接区CNR上的绝缘层ILD的侧壁部分之间形成凹陷区RR。可以对牺牲层SL进行各向同性蚀刻工艺或各向异性蚀刻工艺以形成凹陷区RR。在一些实施方式中，牺牲层SL的通过凹陷区RR暴露的顶表面可以低于连接区CNR上的绝缘层ILD的侧壁部分的顶表面。此外，牺牲层SL的通过凹陷区RR暴露的顶表面可以高于设置在单元阵列区CAR上的最上面的牺牲层SL的底表面。
在一些实施方式中，凹陷区RR可以具有彼此横向地对准的侧壁，凹陷区RR在第二方向D2上的宽度可以彼此不同。
参照图21A和图21B，填充绝缘层40可以形成为填充凹陷区RR的部分。填充绝缘层40可以使用具有台阶覆盖性质的沉积工艺形成，如参照图7A、图7B和图7C所述的。因此，填充绝缘层40可以在凹陷区RR中限定空气间隙AG。这里，空气间隙AG可以局部地形成在凹陷区RR中，凹陷区RR中的牺牲层SL的顶表面可以通过空气间隙AG暴露。例如，填充绝缘层40可以限定空气间隙AG的顶表面，设置在连接区CNR上的牺牲层SL的顶表面可以限定空气间隙AG的底表面。设置在连接区CNR上的绝缘层ILD的侧壁部分可以限定空气间隙AG的侧壁。在一些实施方式中，由于凹陷区RR在第二方向D2上的宽度彼此不同，所以空气间隙AG在第二方向D2上的宽度也可以彼此不同。
参照图22A和图22B，薄层结构100可以被图案化以形成限定模子结构的第一沟槽T1和第二沟槽T2。在一些实施方式中，第一沟槽T1和第二沟槽T2可以在第一方向D1上延伸，第二沟槽T2在第一方向D1上的长度可以比第一沟槽T1在第一方向D1上的长度短。此外，第一沟槽T1可以在连接区CNR上与填充绝缘层40间隔开。
模子结构的一个侧壁可以通过第一沟槽T1暴露在单元阵列区CAR和连接区CNR上，模子结构的另一个侧壁可以通过第二沟槽T2暴露在单元阵列区CAR上。例如，第一沟槽T1可以暴露牺牲层SL的水平部分和侧壁部分，第二沟槽T2可以暴露牺牲层SL的水平部分的部分。
参照图23A和图23B，通过第一沟槽T1和第二沟槽T1暴露的牺牲层SL可以被各向同性地蚀刻以在绝缘层ILD之间形成栅极区GR。如上所述，栅极区GR可以通过使用相对于绝缘层ILD、垂直结构VS和基板10具有蚀刻选择性的蚀刻剂各向同性蚀刻牺牲层SL而形成。由于在各向同性蚀刻工艺期间蚀刻剂通过第一沟槽T1和第二沟槽T2横向地供应，所以单元阵列区CAR的牺牲层SL的蚀刻量可以不同于连接区CNR的牺牲层SL的蚀刻量。因此，牺牲层SL的部分可以保留在连接区CNR上以形成牺牲图案SLP。
在一些实施方式中，蚀刻剂可以在各向同性蚀刻工艺中通过图22A和图22B的设置在填充绝缘层40下面的空气间隙AG而在第二方向D2上提供。因此，牺牲层SL的通过空气间隙暴露的侧壁可以在第二方向D2上凹入。例如，每个牺牲层SL的一个侧壁可以在连接区CNR上在第二方向D2上与填充绝缘层40的一个侧壁间隔开。因此，形成在连接区CNR上的栅极区GR可以暴露盖层50的底表面的一部分。栅极区GR可以形成在填充绝缘层40和牺牲图案SLP之间。
每个栅极区GR可以包括设置在连接区CNR上的绝缘层ILD的侧壁部分之间的垂直区域GR-VR、在连接区CNR上在填充绝缘层40的底表面与牺牲图案SLP的顶表面之间沿第二方向D2延伸的水平区域GR-HR、以及在填充绝缘层40的侧壁与牺牲图案SLP的侧壁之间沿第三方向D3从水平区域延伸的突起区域GR-PR。在一些实施方式中，栅极区GR的水平区域GR-HR在第二方向D2上的宽度可以彼此不同。因此，栅极区GR的水平区域GR-HR可以设置在水平地彼此不同的位置。
在一些实施方式中，设置在连接区CNR上的每个牺牲图案SLP可以具有与盖层50接触的第一顶表面和低于第一顶表面的第二顶表面。牺牲图案SLP的第二顶表面可以限定栅极区GR的水平区域GR-HR。例如，牺牲图案SLP的第二顶表面可以面对填充绝缘层40，并且栅极区GR的水平区域GR-HR由牺牲图案SLP的第二顶表面和填充绝缘层40限定。
参照图24A和图24B，电极EL可以分别形成在栅极区GR中。电极EL使用沉积工艺形成，该沉积工艺具有达到电极EL可以分别填充栅极区GR的程度的台阶覆盖。因此，每个电极EL可以包括在填充绝缘层40和牺牲图案SLP的第二顶表面之间沿第二方向D2延伸的水平垫部分。此外，每个电极EL还可以包括从水平垫部分的端部分垂直突出的突起。
在一些实施方式中，电极EL的水平垫部分可以分别形成在牺牲图案SLP的第二顶表面上。电极EL的突起可以沿第三方向D3设置在牺牲图案SLP的第二顶表面和盖层50之间。电极EL的突起的顶表面可以与牺牲图案SLP的第一顶表面基本上共平面。将参照图26和图27更详细地描述根据本实施方式的电极EL。
参照图25A和图25B，连接到电极结构ST的互连结构可以形成在连接区CNR上。互连结构可以包括连接到电极EL的突起的接触插塞PLG和连接到接触插塞PLG的导电线CL。此外，位线接触插塞BPLG和位线BL可以形成在单元阵列区CAR上。位线接触插塞BPLG可以电连接到垂直结构VS，位线BL可以在第二方向D2上延伸以交叉电极EL。位线BL可以通过位线接触插塞BPLG电连接到垂直结构VS。
另外，在一些实施方式中，在连接区CNR上形成接触插塞PLG的工艺可以被省略，如参照图12A、图12B和图12C所述的。在此情况下，导电线CL可以与电极EL的突起和填充绝缘层40直接接触而没有接触插塞PLG。
图26和图27是示出使用图20A至图25A和图20B至图25B的制造方法形成的电极结构的透视图。
参照图26，包括垂直层叠的电极EL的电极结构ST可以设置在基板10上。每个电极EL可以包括在单元阵列区CAR上在平行于基板10的顶表面的第一方向D1上延伸的电极部EP、在连接区CNR上在垂直于或倾斜于基板10的顶表面的第三方向D3上延伸的竖直垫部分PADa、在垂直于第一方向D1且平行于基板10的顶表面的第二方向D2上从竖直垫部分PADa的一部分延伸的水平垫部分PADb、以及在第三方向D3上从水平垫部分PADb的一部分突出的突起PP。此外，每个电极EL还可以包括在第三方向D3上从竖直垫部分PADa的一部分突出的虚设突起DPP。
如参照图14所述的，电极EL的每个电极部EP可以包括子电极部SEP、电极连接部分ECP和延伸部EXP。
在一些实施方式中，电极EL的竖直垫部分PADa可以具有彼此横向地对准的侧壁，竖直垫部分PADa在第二方向D2上的宽度可以基本上彼此相等。电极EL的水平垫部分PADb可以具有从竖直垫部分PADa起的在第二方向D2上的宽度，水平垫部分PADb的宽度可以彼此不同。例如，水平垫部分PADb在第二方向D2上的宽度可以随着电极部EP从基板10起的高度顺序地增大而顺序地减小。电极EL的突起PP可以分别设置在水平垫部分PADb的端部分上。因此，当从平面图看时，电极EL的突起PP可以布置在第一方向D1和第二方向D2的对角线方向上。
电极结构ST可以包括分别设置在与电极EL相同的层处的牺牲图案SLP，牺牲图案SLP可以具有在连接区CNR上的基本上L形的横截面。在一些实施方式中，牺牲图案SLP的顶表面可以在连接区CNR上设置在与电极EL的突起PP的顶表面基本上相同的高度(或水平面)处。此外，牺牲图案SLP的部分可以设置在电极EL的水平垫部分PADb下面。例如，牺牲图案SLP的部分可以与水平垫部分PADb和竖直垫部分PADa直接接触。
参照图27，每个电极EL可以包括在第二方向D2上彼此间隔开的第一竖直垫部分PAD1a和第二竖直垫部分PAD2a、从第一竖直垫部分PAD1a的一部分平行于第二方向D2延伸的第一水平垫部分PAD1b、以及从第二竖直垫部分PAD2a的一部分平行于第二方向D2延伸的第二水平垫部分PAD2b。第一水平垫部分PAD1b和第二水平垫部分PAD2b可以在彼此相反的方向上延伸。例如，电极EL的第一水平垫部分PAD1b和电极EL的第二水平垫部分PAD2b可以关于平行于第一方向D1的假想线镜面对称。
第一突起PP1可以分别设置在第一水平垫部分PAD1b的端部分上，第二突起PP2可以分别设置在第二水平垫部分PAD2b的端部分上。例如，第一突起PP1可以在平面图中布置在第一方向D1和第二方向D2的第一对角线方向上，第二突起PP2可以在平面图中布置在不同于第一对角线方向的第二对角线方向上。
在一些实施方式中，第一接触插塞PLG1可以分别连接到与电极结构ST中的奇数编号的层对应的一些电极EL的第一突起PP1，第二接触插塞PLG2可以分别连接到与电极结构ST中的偶数编号的层对应的其它电极EL的第二突起PP2。因此，可以增大形成导电线的工艺的工艺余量。导电线可以在第一方向D1上延伸并分别连接到第一接触插塞PLG1和第二接触插塞PLG2。
图28至图32是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图33是示出使用图28至图32的制造方法形成的电极结构的透视图。在下文，为了说明的容易和方便的目的，与图20A至图25A和图20B至图25B的实施方式中的特征相同的特征的说明将被省略或简要地提及。
参照图28，薄层结构100可以形成在由模子图案20限定的沟槽中。薄层结构100可以包括交替且重复地层叠在基板10上的绝缘层ILD和牺牲层SL1和SL2。绝缘层ILD和牺牲层SL1和SL2的每个可以包括平行于基板10的顶表面的水平部分和平行于模子图案20的侧壁的侧壁部分。在一些实施方式中，薄层结构100可以包括下部薄层结构和上部薄层结构。下部薄层结构可以包括顺序地层叠在基板10上的下部牺牲层SL1，上部薄层结构可以包括顺序地层叠在下部薄层结构上的上部牺牲层SL2。
然后，具有第一开口OP1和第二开口OP2的第一掩模图案MP1可以形成在薄层结构100和模子图案20上。第一开口OP1和第二开口OP2可以设置在连接区CNR上设置的薄层结构100上。在一些实施方式中，第一开口OP1可以暴露下部牺牲层SL1的部分，第二开口OP2可以暴露上部牺牲层SL2的部分。
在平面图中，第一开口OP1和第二开口OP2的每个可以具有三角形形状。例如，当从平面图看时，第一开口OP1和第二开口OP2的每个可以具有在彼此交叉的第一方向D1和第二方向D2的对角线方向上延伸的侧壁。此外，第一开口OP1和第二开口OP2的侧壁可以彼此平行地延伸。例如，下部薄层结构的被第一开口OP1暴露的区域可以随着离单元阵列区CAR的距离的增大而逐渐增大。同样地，上部薄层结构的被第二开口OP2暴露的区域可以随着离单元阵列区CAR的距离的增大而逐渐增大。
另外，在一些实施方式中，第一掩模图案MP1可以具有一对开口，该对开口具有图2B中示出的形状并分别暴露下部薄层结构和上部薄层结构。
接下来，下部牺牲层SL1的部分和上部牺牲层SL2的部分可以使用第一掩模图案MP1作为蚀刻掩模来蚀刻以在下部牺牲层SL1的侧壁部分和上部牺牲层SL2的侧壁部分中形成凹陷区RR，如参照图20A和图20B所述的。例如，下部牺牲层SL1和上部牺牲层SL2的通过凹陷区RR暴露的顶表面可以低于模子图案20的顶表面。
在一些实施方式中，下部牺牲层SL1的凹陷区RR可以具有彼此横向地对准的侧壁。下部牺牲层SL1的凹陷区RR在第二方向D2上的宽度可以彼此不同。上部牺牲层SL2的凹陷区RR可以具有下部牺牲层SL1的凹陷区RR的这些特征。
参照图29，填充绝缘层40可以形成在下部牺牲层SL1的凹陷区RR和上部牺牲层SL2的凹陷区RR中。
填充绝缘层40可以完全地填充凹陷区RR，如参照图2D所述的。在一些实施方式中，填充绝缘层40可以填充凹陷区RR的上部分以在凹陷区RR中限定空气间隙，如参照图21A和图21B所述的。
在一些实施方式中，在填充绝缘层40形成在下部牺牲层SL1和上部牺牲层SL2的侧壁部分的凹陷区RR中之后，垂直结构VS可以形成为穿过单元阵列区CAR上的薄层结构100。在一些实施方式中，在凹陷区RR形成在下部牺牲层SL1的侧壁部分和上部牺牲层SL2的侧壁部分中之前，可以形成垂直结构VS。
参照图30，薄层结构100可以被图案化以形成限定模子结构的第一沟槽T1和第二沟槽T2。第一沟槽T1和第二沟槽T2可以在第一方向D1上延伸并可以具有在第一方向D1上的不同的长度。
随后，通过第一沟槽T1和第二沟槽T2暴露的下部牺牲层SL1和上部牺牲层SL2可以被各向同性地蚀刻以形成栅极区GR1和GR2。下部牺牲层SL1可以被去除以在下部薄层结构的绝缘层ILD之间形成下部栅极区GR1，上部牺牲层SL2可以被去除以在上部薄层结构的绝缘层ILD之间形成上部栅极区GR2。
下部牺牲层SL1可以形成为下部牺牲图案SLP1。上部牺牲层SL2可以形成为上部牺牲图案SLP2。下部牺牲图案SLP1和上部牺牲图案SLP2可以形成在连接区CNR上。
在一些实施方式中，由于各向同性蚀刻工艺，下部牺牲图案SLP1和上部牺牲图案SLP2可以在连接区CNR上沿第二方向D2与填充绝缘层40间隔开。因此，暴露盖层50的底表面的一部分的空的空间可以形成在填充绝缘层40与下部牺牲图案SLP1和上部牺牲图案SLP2的每个之间。下部牺牲图案SLP1和填充绝缘层40之间的空的空间可以被称为下部栅极区GR1。上部牺牲图案SLP2和填充绝缘层40之间的空的空间可以被称为上部栅极区GR2。在一些实施方式中，通过各向同性蚀刻工艺，空的空间可以在下部牺牲层SL1和上部牺牲层SL2的每个中形成在沿第二方向D2彼此间隔开的填充绝缘层40之间。
如参照图23A和图23B所述的，下部栅极区GR1和上部栅极区GR2的每个可以包括平行于模子图案20的侧壁的垂直区域、在第二方向D2上从垂直区域延伸的水平区域、以及在填充绝缘层40和牺牲图案SLP的侧壁之间在第三方向D3上从水平区域延伸的突起区域，该垂直区域、该水平区域和该突起区域设置在连接区CNR上。
在一些实施方式中，下部栅极区GR1的突起区域可以在第一方向D1上与上部栅极区GR2的突起区域间隔开。在一些实施方式中，下部栅极区GR1的突起区域与上部栅极区GR2的突起区域之间在第一方向D1上的距离可以基本上彼此相等。
参照图31，下电极EL1可以分别形成在下部栅极区GR1中，上电极EL2可以分别形成在上部栅极区GR2中。下电极EL1和上电极EL2可以使用具有台阶覆盖性质的沉积工艺形成，如参照图24A和图24B所述的。结果，包括下电极结构和上电极结构的电极结构ST可以形成在基板10上。下电极结构可以包括垂直地层叠在基板10上的下电极EL1，上电极结构可以包括垂直地层叠在下电极结构上的上电极EL2。下电极EL1和上电极EL2的每个可以包括在连接区CNR上沿第二方向D2延伸的水平垫部分PADb和从水平垫部分PADb的一部分突出的突起PP1或PP2，如图33所示。下电极EL1的突起PP1和上电极EL2的突起PP2可以分别设置在下部牺牲图案SLP1和填充绝缘层40之间以及在上部牺牲图案SLP和填充绝缘层40之间。填充绝缘层40可以在第二方向D2上与下部牺牲图案SLP1和上部牺牲图案SLP2间隔开。下电极EL1的突起PP1和上电极EL2的突起PP2的顶表面可以基本上彼此共平面。
在一些实施方式中，如图33所示，下电极EL1和上电极EL2的每个可以包括平行于基板10的顶表面的电极部EP、垂直于或倾斜于基板10的顶表面的竖直垫部分PADa、在第二方向D2上从竖直垫部分PADa的一部分延伸的水平垫部分PADb、以及从水平垫部分PADb的部分突出的突起PP1或PP2。
下电极EL1的突起PP1可以布置在对角线方向上以构成第一线，上电极EL2的突起PP2可以布置在对角线方向上以构成平行于第一线的第二线。下电极EL1的突起PP1可以在第一方向D1上分别与上电极EL2的突起PP2间隔开。突起PP1和突起PP2之间在第一方向D1上的距离可以基本上彼此相等。
参照图32，互连结构可以形成为连接到包括下电极EL1和上电极EL2的电极结构ST。在一些实施方式中，互连结构可以包括第一下接触插塞PLG1、下部导电线CL1、第二下接触插塞PLG2和上部导电线CL2。第一下接触插塞PLG1和下部导电线CL1可以电连接到下电极EL1，第二下接触插塞PLG2和上部导电线CL2可以电连接到上电极EL2。
第一下接触插塞PLG1可以分别连接到下电极EL1的突起PP1。下部导电线CL1可以在第一方向D1上延伸并可以分别连接到第一下接触插塞PLG1。由于下电极EL1的突起PP1布置在对角线方向上，所以下部导电线CL1在第一方向D1上的长度可以彼此不同。可选地，第一下接触插塞PLG1可以被省略。在此情况下，下部导电线CL1可以与下电极EL1的突起PP1直接接触而没有第一下接触插塞PLG1。
第二下接触插塞PLG2可以分别连接到上电极EL2的突起PP2。下部导电图案CP可以分别连接到第二下接触插塞PLG2。这里，下部导电图案CP可以设置在与下部导电线CL1相同的水平面处。在一些实施方式中，第二下接触插塞PLG2可以被省略。在此情况下，下部导电图案CP可以与上电极EL2的突起PP2直接接触。
上部导电线CL2可以通过上接触插塞PLG2分别电连接到下部导电图案CP。在平面图中，上部导电线CL2可以在第一方向D1上延伸并可以与下部导电线CL1部分地交叠。由于上部导电线CL2设置在与下部导电线CL1不同的水平面处，所以在电极结构ST的下电极EL1和上电极EL2的数目增大的情况下可以确保形成下部导电线CL1和上部导电线CL2的工艺的工艺余量。
图34和图35是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图36和图37是示出使用图34和图35的制造方法形成的电极结构的透视图。
根据一些实施方式，薄层结构100可以形成在由模子图案20限定的沟槽中。薄层结构100可以包括交替且重复地层叠在基板10上的绝缘层ILD和牺牲层SL，绝缘层ILD和牺牲层SL的每个可以包括平行于基板10的顶表面的水平部分和平行于模子图案20的侧壁的侧壁部分。
如参照图6A至图8A、图6B至图8B和图6C至图8C所述的，空气间隙可以形成在连接区CNR上的薄层结构100的部分中，然后可以对薄层结构100进行图案化工艺以在薄层结构100中形成沟槽。
暴露基板10的第一沟槽T1和第二沟槽T2可以通过薄层结构100的图案化工艺形成，如参照图8A、图8B和图8C所述的。第一沟槽T1和第二沟槽T2可以在第一方向D1上延伸并可以在第一方向D1上具有不同的长度。例如，第一沟槽T1可以暴露单元阵列区CAR和连接区CNR上的绝缘层ILD和牺牲层SL的水平部分和侧壁部分，第二沟槽T2可以暴露单元阵列区CAR上的绝缘层ILD和牺牲层SL的水平部分。
参照图34，在形成第一沟槽T1和第二沟槽T2之后，垫掩模图案PMP可以形成为覆盖连接区CNR上的模子结构的一部分。垫掩模图案PMP可以填充连接区CNR上的第一沟槽T1的部分并可以暴露绝缘层ILD的水平部分和牺牲层SL的水平部分。例如，垫掩模图案PMP可以是光致抗蚀剂图案或硬掩模图案。
另外，在一些实施方式中，凹陷区可以通过使用具有一个开口的第一掩模图案形成在连接区CNR上的薄层结构100中，如参照图20A至图22A和图20B至图22B所述的。之后，图34的垫掩模图案PMP可以形成在图22A和图22B中示出的结构的连接区CNR上。
参照图35，可以进行第一蚀刻工艺以选择性地蚀刻牺牲层SL的通过垫掩模图案PMP暴露的部分。第一蚀刻工艺可以是使用选择性地蚀刻牺牲层SL的蚀刻剂的各向同性蚀刻工艺。在第一蚀刻工艺期间，蚀刻剂可以通过单元阵列区CAR上的第一沟槽T1和第二沟槽T2提供以横向地蚀刻牺牲层SL。因此，初始栅极区PGR可以形成在单元阵列区CAR上的绝缘层ILD之间，牺牲层SL的部分可以保留在单元阵列区CAR上的绝缘层ILD之间。由于垫掩模图案PMP在第一蚀刻工艺期间覆盖连接区CNR的薄层结构100，所以单元阵列区CAR的牺牲层SL在第二方向D2上的宽度可以不同于连接区CNR的牺牲层SL在第二方向D2上的宽度。例如，在第一蚀刻工艺之后，单元阵列区CAR的牺牲层SL的宽度可以小于连接区CNR的牺牲层SL的宽度。
垫掩模图案PMP可以在形成初始栅极区PGR之后去除，因此连接区CNR的模子结构的侧壁可以被暴露。例如，绝缘层ILD的侧壁部分和牺牲层SL的侧壁部分可以通过连接区CNR上的第一沟槽T1暴露。
接下来，可以进行第二蚀刻工艺以选择性地蚀刻通过第一沟槽T1和第二沟槽T2暴露的牺牲层SL。第二蚀刻工艺可以是使用选择性地蚀刻牺牲层SL的蚀刻剂的各向同性蚀刻工艺。例如，在第二蚀刻工艺期间，蚀刻剂可以在单元阵列区CAR上通过第一沟槽T1和第二沟槽T2提供并可以在连接区CNR上通过第一沟槽T1提供。单元阵列区CAR的牺牲层SL可以通过第二蚀刻工艺被完全地去除以在绝缘层ILD之间形成栅极区，连接区CNR的牺牲层SL的部分可以在第二蚀刻工艺之后保留以形成牺牲图案SLP，如参照图9A、图9B和图9C所述的。
通过第二蚀刻工艺形成的栅极区的每个可以包括在牺牲图案SLP和填充绝缘层40之间沿第二方向D2延伸的水平区域以及延伸到填充绝缘层40的侧壁上的突起区域，如参照图9A、图9B和图9C所述的。
返回参照图9A、图9B和图9C，通过第二蚀刻工艺形成的栅极区可以暴露连接区CNR上的牺牲图案SLP的侧壁和顶表面。
参照图36，牺牲图案SLP可以包括平行于基板10的顶表面的水平部分和垂直于或倾斜于基板10的顶表面的侧壁部分。使用第一蚀刻工艺和第二蚀刻工艺，每个牺牲图案SLP的水平部分可以包括具有彼此不同的宽度的部分。
之后，电极EL可以分别形成在栅极区中，如参照图10A、图10B和图10C所述的。结果，电极结构ST可以形成在基板10上。电极结构ST可以包括顺序地层叠在基板10上的多个电极EL。每个电极EL可以包括在平行于基板10的顶表面的第一方向D1上在单元阵列区CAR上延伸的电极部EP、在连接区CNR上沿垂直于或倾斜于基板10的顶表面的方向从电极部EP延伸的竖直垫部分PADa、在第二方向D2上从竖直垫部分PADa的一部分延伸的水平垫部分PADb、以及从水平垫部分PADb的一部分突出的突起PP，如图36和图37所示。此外，每个电极EL还可以包括在第三方向D3上从竖直垫部分PADa的一部分突出的虚设突起DPP。
在图36中示出的实施方式中，水平垫部分PADb在第二方向D2上的长度可以基本上彼此相等。在一些实施方式中，如图37所示，水平垫部分PADb可以具有从竖直垫部分PADa起在第二方向D2上不同的长度，突起PP可以分别设置在水平垫部分PADb的端部分上。
参照图36和图37，每个电极EL的电极部EP可以包括在第一方向D1上延伸且在第二方向D2上彼此间隔开的子电极部SEP、在连接区CNR上连接子电极部SEP的电极连接部分ECP、以及在第一方向D1上从电极连接部分ECP的一部分延伸的延伸部EXP。在一些实施方式中，延伸部EXP在第二方向D2上的宽度可以小于子电极部SEP在第二方向D2上的宽度。此外，延伸部EXP可以包括邻近于电极连接部分ECP并具有第一宽度的第一部分、以及邻近于竖直垫部分PADa并具有小于第一宽度的第二宽度的第二部分。竖直垫部分PADa的宽度可以基本上等于延伸部EXP的第二部分的第二宽度。
图38和图39是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图40是示出使用图38和图39的制造方法形成的电极结构的透视图。
在一些实施方式中，填充绝缘层40可以形成为在连接区CNR上的薄层结构100的绝缘层ILD之间限定空气间隙AG，然后薄层结构100可以被图案化以形成第一沟槽T1和第二沟槽T2，如参照图15A和图15B所述的。在一些实施方式中，第二沟槽T2可以形成在第一沟槽T1之间，第一沟槽T1可以在第一方向D1上比第二沟槽T2长。在一些实施方式中，在形成第一沟槽T1和第二沟槽T2之后，模子结构的两个侧壁可以在单元阵列区CAR和连接区CNR上暴露。
如图38所示，在形成第一沟槽T1和第二沟槽T2之后，垫掩模图案PMP可以形成在连接区CNR上。垫掩模图案PMP可以填充第一沟槽T1的在连接区CNR上的部分。因此，垫掩模图案PMP可以覆盖绝缘层ILD和牺牲层SL的侧壁部分的相反的侧壁并可以暴露绝缘层ILD和牺牲层SL的水平部分。
参照图39，可以进行第一蚀刻工艺以蚀刻牺牲层SL的通过垫掩模图案PMP暴露的部分。因此，初始栅极区PGR可以形成在单元阵列区CAR的绝缘层ILD之间。
在一些实施方式中，在第一蚀刻工艺期间，蚀刻剂可以通过单元阵列区CAR上的第一沟槽T1和第二沟槽T2提供以横向地蚀刻牺牲层SL。初始栅极区PGR可以暴露牺牲层SL的保留在绝缘层ILD之间的部分。
接下来，垫掩模图案PMP可以被去除，然后，可以进行第二蚀刻工艺以横向地蚀刻通过第一沟槽T1和第二沟槽T2暴露的牺牲层SL。第二蚀刻工艺可以使用与第一蚀刻工艺基本上相同的蚀刻配方来进行。
由于连接区CNR的牺牲层SL的相反的侧壁在第二蚀刻工艺期间暴露到蚀刻剂，所以牺牲层SL的相反的侧壁可以被横向地蚀刻。此外，单元阵列区CAR的牺牲层SL可以通过第二蚀刻工艺被完全地去除以在绝缘层ILD之间形成栅极区GR，连接区CNR的牺牲层SL的部分可以在第二蚀刻工艺之后保留以形成牺牲图案SLP，如参照图16A和图16B所述的。这里，牺牲图案SLP可以包括平行于基板10的顶表面的水平部分和垂直于或倾斜于基板10的顶表面的侧壁部分。这里，由于第一蚀刻工艺和第二蚀刻工艺，每个牺牲图案SLP的水平部分可以包括具有彼此不同的宽度的部分。
之后，电极EL可以分别形成在栅极区中，如参照图17A和图17B所述的。结果，包括顺序地层叠的多个电极EL的电极结构ST可以形成在基板10上。每个电极EL可以包括在单元阵列区CAR上的电极部EP、在连接区CNR上的竖直垫部分PADa和水平垫部分PADb、以及在连接区CNR上的突起PP。这里，电极EL的竖直垫部分PADa可以从电极部EP延伸并可以在第二方向D2上彼此间隔开。电极EL的每个电极部EP可以包括子电极部SEP、电极连接部分ECP和延伸部EXP。在一些实施方式中，每个电极EL的延伸部EXP可以在第一方向D1上从电极连接部分ECP延伸并可以在第二方向D2上彼此间隔开。此外，每个延伸部EXP可以包括邻近于电极连接部分ECP并具有第一宽度的第一部分以及邻近于竖直垫部分PADa并具有小于第一宽度的第二宽度的第二部分。竖直垫部分PADa的宽度可以基本上等于延伸部EXP的第二部分的第二宽度。
图41至图45是示出根据发明构思的一些实施方式的用于制造3D半导体器件的方法的透视图。图46是示出使用图41至图45的制造方法形成的电极结构的透视图。
参照图41，薄层结构100可以形成在由模子图案20限定的沟槽中，如参照图2A所述的。薄层结构100可以包括交替且重复地层叠的绝缘层ILD和牺牲层SL，每个绝缘层ILD和每个牺牲层SL可以包括平行于基板10的顶表面的水平部分和平行于模子图案20的侧壁的侧壁部分。绝缘层ILD和牺牲层SL的侧壁部分的顶表面可以设置在从基板10的顶表面起的相同的高度(或水平面)处。平坦化绝缘层30可以形成在单元阵列区CAR的薄层结构100上。平坦化绝缘层30的顶表面可以与模子图案20的顶表面以及绝缘层ILD和牺牲层SL的侧壁部分的顶表面基本上共平面。
之后，垂直结构VS可以形成为穿过单元阵列区CAR上的薄层结构100，如参照图2D所述的。
参照图41，薄层结构100可以被图案化以形成限定模子结构的第一沟槽T1。
例如，在形成垂直结构VS之后盖层50可以形成在薄层结构100上，掩模图案MP可以形成在盖层50上。在一些实施方式中，掩模图案MP可以具有在第一方向D1上延伸的线形开口，该线形开口可以交叉单元阵列区CAR和连接区CNR上的薄层结构100。
薄层结构100可以使用掩模图案MP作为蚀刻掩模来蚀刻以形成暴露基板10的第一沟槽T1。在一些实施方式中，模子结构可以通过形成第一沟槽T1而形成。模子结构可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。第一沟槽T1可以暴露单元阵列区CAR和连接区CNR上的牺牲层SL的侧壁。在形成第一沟槽T1之后掩模图案MP可以被去除。
参照图42，垫掩模图案PMP可以形成为覆盖模子结构的在连接区CNR上的部分。垫掩模图案PMP可以形成为填充第一沟槽T1的部分。因此，垫掩模图案PMP可以覆盖牺牲层SL和绝缘层ILD的侧壁部分以及牺牲层SL和绝缘层ILD的水平部分的在连接区CNR上的部分。例如，垫掩模图案PMP可以是光致抗蚀剂图案或硬掩模图案。
接下来，可以进行第一蚀刻工艺以选择性地蚀刻牺牲层SL的通过垫掩模图案PMP暴露的部分。第一蚀刻工艺可以是使用选择性地蚀刻牺牲层SL的蚀刻剂的各向同性蚀刻工艺。在第一蚀刻工艺期间，蚀刻剂可以通过第一沟槽T1提供以横向地蚀刻牺牲层SL。因此，初始栅极区PGR可以形成在单元阵列区CAR上的绝缘层ILD之间，牺牲层SL的部分可以保留在单元阵列区CAR上的绝缘层ILD之间。由于第一蚀刻工艺，单元阵列区CAR的牺牲层SL在第二方向D2上的宽度可以不同于连接区CNR的牺牲层SL在第二方向D2上的宽度。例如，在第一蚀刻工艺之后，单元阵列区CAR的牺牲层SL的宽度可以小于连接区CNR的牺牲层SL的宽度。
参照图43，在形成初始栅极区PGR之后，垫掩模图案PMP可以被去除以暴露连接区CNR的模子结构的侧壁。例如，绝缘层ILD和牺牲层SL的侧壁部分可以在连接区CNR上通过第一沟槽T1暴露。
接下来，可以进行第二蚀刻工艺以选择性地蚀刻通过第一沟槽T1暴露的牺牲层SL。第二蚀刻工艺可以是使用选择性地蚀刻牺牲层SL的蚀刻剂的各向同性蚀刻工艺。例如，在第二蚀刻工艺期间，蚀刻剂可以通过第一沟槽T1提供以横向地蚀刻单元阵列区CAR和连接区CNR上的牺牲层SL。在第二蚀刻工艺期间，单元阵列区CAR的牺牲层SL的横向凹入的深度可以基本上等于连接区CNR的牺牲层SL的横向凹入的深度。
单元阵列区CAR的剩余牺牲层SL可以通过第二蚀刻工艺被完全地去除以在绝缘层ILD之间形成栅极区GR，连接区CNR的牺牲层SL的部分可以在第二蚀刻工艺之后保留以形成牺牲图案SLP。连接区CNR的栅极区GR可以暴露保留在绝缘层ILD之间的牺牲图案SLP，单元阵列区CAR的栅极区GR可以暴露垂直结构VS的侧壁。由于蚀刻剂在第二蚀刻工艺期间通过模子结构的两侧的第一沟槽T1提供，所以牺牲图案SLP的宽度可以小于第一沟槽T1之间的距离，即模子结构的宽度。
在一些实施方式中，由于牺牲图案SLP保留在连接区CNR上的绝缘层ILD之间，所以可以在形成栅极区GR之后防止或阻止绝缘层ILD的设置在连接区CNR上的部分弯曲、倾斜或倒塌。
参照图44，电极EL可以分别形成在栅极区GR中。如上所述，栅极导电层可以被沉积以填充栅极区GR，栅极导电层的设置在第一沟槽T1中的部分可以被去除以形成彼此垂直地分开的电极EL。此外，在形成电极EL之前，具有基本上均匀的厚度的水平绝缘层(未示出)可以形成在栅极区GR的内表面上。在一些实施方式中，水平绝缘层可以是数据存储层的一部分。在形成电极EL之后，隔离绝缘图案60可以分别形成在第一沟槽T1中。
结果，电极结构ST可以形成在基板10上，每个电极结构ST包括垂直地层叠的电极EL。电极结构ST可以在第一方向D1上延伸并可以在第二方向D2上彼此间隔开。由于电极EL分别形成在栅极区GR中，所以每个电极EL可以包括在单元阵列区CAR上平行于基板10的顶表面的电极部EP、以及在连接区CNR上垂直于或倾斜于基板10的顶表面的垫部分PAD。在一些实施方式中，在每个电极EL中，垫部分PAD可以具有小于电极部EP的宽度的宽度并可以通过牺牲图案SLP在第二方向D2上彼此间隔开。
参照图45，电连接到电极EL的互连结构可以形成在电极结构ST上。互连结构可以包括分别连接到电极EL的接触插塞PLG和分别连接到接触插塞PLG的导电线CL1和CL2。
每个接触插塞PLG可以连接到电极EL的垫部分PAD之一。例如，连接到对应于奇数编号的层的电极EL的接触插塞PLG可以在第二方向D2上与连接到对应于偶数编号的层的电极EL的接触插塞PLG间隔开。
图47是示出根据发明构思的一些实施方式的包括电极结构的3D半导体器件的电路图。图48A至图48D是示出根据发明构思的一些实施方式的3D半导体器件的部分的剖面图。
参照图47，3D半导体器件可以包括公共源极线CSL、多条位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。3D半导体器件可以是3D半导体存储器件。
公共源极线CSL可以是设置在基板上的导电层或形成在基板中的掺杂区。位线BL可以是设置在基板之上的导电图案(例如金属线)。位线BL可以彼此平行地延伸并可以彼此间隔开。多个单元串CSTR可以并联连接到每条位线BL。因此，单元串CSTR可以二维地布置在公共源极线CSL或基板上。
每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL之一的串选择晶体管SST、以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以以指定的顺序串联连接。设置在公共源极线CSL与位线BL之间的接地选择线GSL、多条字线WL0至WL3以及串选择线SSL可以分别用作接地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。
所有的接地选择晶体管GST可以设置在从基板起的基本上相同的距离处，接地选择晶体管GST的栅电极可以共同连接到接地选择线GSL以处于等电势状态。类似地，设置在从公共源极线CSL起的相同水平面处的多个存储单元晶体管MCT的栅电极可以共同连接到字线WL0至WL3中的一个以处于等电势状态。由于一个单元串CSTR包括分别位于从公共源极线CSL起的不同的水平面处的多个存储单元晶体管MCT，所以分别位于彼此不同的水平面处的字线WL0至WL3可以设置在公共源极线CSL和位线BL之间。字线WL0至WL3可以具有参照图2A至图46描述的半导体器件的技术特征。
每个单元串CSTR可以包括从公共源极线CSL垂直地延伸以连接到位线BL的半导体图案。数据存储层或存储元件可以设置在半导体图案和字线WL0至WL3之间。在一些实施方式中，数据存储层或存储元件可以包括能够存储电荷的材料或能够存储电荷的层结构。例如，数据存储层可以包括富俘获位的绝缘层(例如硅氮化物层)、浮置栅电极、或包括导电纳米点的绝缘层。
在下文，将例如参照图48A至图48D描述根据各种实施方式的数据存储层。
在一些实施方式中，3D半导体器件可以是NAND快闪存储器件。例如，设置在电极结构ST和垂直结构VS之间的数据存储层DS可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。存储在数据存储层DS中的数据可以通过福勒-诺德海姆(Flower-Nordheim)隧穿而改变，该福勒-诺德海姆隧穿由包括半导体材料的垂直结构VS与电极EL之间的电压差引起。
根据图48A中示出的实施方式，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK可以从电极EL与垂直结构VS之间延伸到绝缘层ILD与垂直结构VS之间。
根据图48B中示出的实施方式，隧道绝缘层TIL和电荷存储层CIL可以从电极EL与垂直结构VS之间延伸到绝缘层ILD与垂直结构VS之间。阻挡绝缘层BLK可以从电极EL与垂直结构VS之间延伸到电极EL的顶表面和底表面上。
根据图48C中示出的实施方式，隧道绝缘层TIL可以从电极EL与垂直结构VS之间延伸到绝缘层ILD与垂直结构VS之间，电荷存储层CIL和阻挡绝缘层BLK可以从电极EL与垂直结构VS之间延伸到电极EL的顶表面和底表面上。
根据图48D中示出的实施方式，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK可以从电极EL与垂直结构VS之间延伸到电极EL的顶表面和底表面上。
在数据存储层中，电荷存储层CIL可以包括富俘获位置的绝缘层或包括导电纳米点的绝缘层，并可以通过化学气相沉积(CVD)技术或原子层沉积(ALD)技术形成。例如，电荷存储层CIL可以包括俘获绝缘层、浮置栅电极或包括导电纳米点的绝缘层。例如，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层以及层叠的俘获层中的至少一个。
隧道绝缘层TIL可以包括其能带隙大于电荷存储层CIL的能带隙的材料中的至少一种。隧道绝缘层TIL可以通过CVD技术或ALD技术形成。例如，隧道绝缘层TIL可以包括使用所述技术形成的硅氧化物层。可选地，隧道绝缘层TIL可以包括高k电介质层诸如铝氧化物层和铪氧化物层中的至少一个。
阻挡绝缘层BLK可以包括由彼此不同的材料形成的第一阻挡绝缘层和第二阻挡绝缘层。第一阻挡绝缘层和第二阻挡绝缘层之一可以包括其能带隙小于隧道绝缘层TIL的能带隙并大于电荷存储层CIL的能带隙的材料中的至少一种。第一阻挡绝缘层和第二阻挡绝缘层可以通过CVD技术或ALD技术形成。在一些实施方式中，第一阻挡绝缘层和第二阻挡绝缘层中的至少一个可以通过湿氧化工艺形成。在一些实施方式中，第一阻挡绝缘层可以包括高k电介质层诸如铝氧化物层和铪氧化物层中的至少一个，第二阻挡绝缘层可以由其介电常数小于第一阻挡绝缘层的介电常数的材料形成。在一些实施方式中，第二阻挡绝缘层可以包括高k电介质层中的至少一个，第一阻挡绝缘层可以由其介电常数小于第二阻挡绝缘层的介电常数的材料形成。
根据发明构思的一些实施方式，包括在电极结构中的每个电极可以包括在连接区上垂直于或倾斜于基板的顶表面的垫部分和从垫部分的一部分突出的突起。在平面图中，电极的突起可以布置在相对于电极的延伸方向和垂直于该延伸方向的方向的对角线方向上，因此可以充分地确保分别连接到电极的接触插塞的接触余量。
此外，每个电极可以包括在连接区上垂直于或倾斜于基板的顶表面的竖直垫部分以及在交叉竖直垫部分的延伸方向的方向上从竖直垫部分的一部分横向地延伸的水平垫部分。这里，由于竖直垫部分的宽度小于单元阵列区的电极部的宽度，所以可以防止或阻止电极的竖直垫部分弯曲、倾斜或倒塌。此外，由于电极包括水平垫，所以可以充分地确保形成连接到电极的导电线和接触插塞的工艺的工艺余量。
此外，邻近于竖直垫部分的电极部的宽度可以从单元阵列区到连接区发生变化。因此，连接到电极部的端部的竖直垫部分的宽度可以减小以防止或阻止电极在连接区上弯曲、倾斜或倒塌。
尽管已经参照本发明构思的示范性实施方式示出并描述了本发明构思，但是对于本领域普通技术人员将是明显的，可以在其中进行形式和细节上的各种变化，而没有脱离由权利要求书所限定的发明构思的精神和范围。
本申请要求于2016年4月25日在韩国知识产权局提交的韩国专利申请第10-2016-0050309号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种三维(3D)半导体器件，包括：
电极结构，包括垂直地层叠在基板上的多个电极，
其中所述多个电极的每个包括：
电极部，平行于所述基板的顶表面并在第一方向上延伸；
垫部分，在相对于所述基板的所述顶表面垂直或倾斜的第三方向上从所述电极部延伸；和
突起，在平行于所述第三方向的方向上从所述垫部分的一部分突出，并且
其中，当从平面图看时，所述多个电极的所述突起布置在所述第一方向和第二方向的对角线方向上，该第二方向平行于所述基板的所述顶表面并交叉所述第一方向。
2.如权利要求1所述的3D半导体器件，
其中所述多个电极的所述突起在垂直于所述第一方向的所述第二方向上设置在从所述电极结构的一个侧壁起的不同距离处。
3.如权利要求1所述的3D半导体器件，
其中所述多个电极的所述突起的顶表面设置在从所述基板起的相同的高度处。
4.如权利要求1所述的3D半导体器件，
其中所述多个电极的所述电极部按减小在所述第一方向上测量的长度的次序垂直地层叠。
5.如权利要求1所述的3D半导体器件，
其中所述多个电极的每个的所述垫部分包括：
竖直垫部分，在平行于所述第三方向的方向上延伸并具有比所述电极部的宽度小的宽度；和
水平垫部分，在所述第二方向上从所述竖直垫部分的一部分延伸，并且其中所述第二方向垂直于所述第一方向。
6.如权利要求1所述的3D半导体器件，
其中所述基板包括单元阵列区和连接区，并且
其中所述多个电极的每个的所述电极部包括：
子电极部，在所述单元阵列区上在所述第一方向上延伸并在垂直于所述第一方向的所述第二方向上彼此横向地间隔开；和
电极连接部分，在所述连接区上将所述子电极部水平地连接到彼此。
7.如权利要求6所述的3D半导体器件，
其中所述多个电极的每个的所述垫部分在所述第三方向上从所述电极连接部分延伸。
8.如权利要求6所述的3D半导体器件，
其中所述多个电极的每个的所述电极部还包括：
延伸部，在所述第一方向上从所述电极连接部分的一部分延伸并且连接到所述垫部分。
9.如权利要求1所述的3D半导体器件，还包括：
上电极结构，包括顺序地层叠在所述电极结构的所述电极上的多个上电极，
其中每个所述上电极包括：
电极部，平行于所述基板的所述顶表面；
垫部分，在与所述第三方向平行的方向上从所述电极部延伸；和
突起，在平行于所述第三方向的方向上从所述垫部分的一部分突出，
其中，当从平面图看时，所述上电极的所述突起布置在所述第一方向和所述第二方向的对角线方向上，并且
其中所述上电极的所述突起在所述第一方向上与所述电极的所述突起间隔开。
10.如权利要求1所述的3D半导体器件，还包括：
多个接触插塞，所述多个接触插塞的每个连接到所述多个电极中的对应一个电极的所述突起；和
多条导电线，交叉所述多个电极的垫部分，所述多条导电线的每条连接到所述多个接触插塞中的对应一个。
11.一种三维(3D)半导体器件，包括：
电极结构，包括垂直地层叠在基板上的多个电极，
其中所述多个电极的每个包括：
电极部，平行于所述基板的顶表面并在第一方向上延伸；
竖直垫部分，在相对于所述基板的所述顶表面垂直或倾斜的第三方向上从所述电极部的一部分延伸；和
水平垫部分，在第二方向上从所述竖直垫部分的一部分延伸，并且其中所述第二方向交叉所述第一方向并平行于所述基板的所述顶表面。
12.如权利要求11所述的3D半导体器件，
其中所述竖直垫部分在所述第二方向上的宽度小于所述电极部在所述第二方向上的宽度。
13.如权利要求11所述的3D半导体器件，
其中所述水平垫部分在所述第二方向上的长度等于或小于所述电极部在所述第二方向上的宽度。
14.如权利要求11所述的3D半导体器件，
其中所述多个电极的所述水平垫部分具有比所述多个电极中的最上面的电极的电极部的底表面高的底表面。
15.如权利要求11所述的3D半导体器件，
其中所述多个电极的所述水平垫部分在所述第二方向上测量的长度彼此相等。
16.如权利要求11所述的3D半导体器件，
其中所述多个电极的所述水平垫部分在所述第二方向上测量的长度彼此不同。
17.如权利要求11所述的3D半导体器件，
其中所述电极结构还包括：
多个绝缘层，设置在所述多个电极之间；和
牺牲图案，设置在所述水平垫部分下面并设置在所述多个绝缘层之间，并且
其中所述牺牲图案由与所述绝缘层的绝缘材料不同的绝缘材料形成。
18.如权利要求11所述的3D半导体器件，
其中所述多个电极的每个还包括：
突起，从所述水平垫部分的一部分垂直地突出，并且
其中所述多个电极的突起的顶表面设置在从所述基板起的基本上相同的高度处。
19.如权利要求18所述的3D半导体器件，
其中，当从平面图看时，所述多个电极的所述突起布置在所述第一方向和所述第二方向的对角线方向上。
20.如权利要求19所述的3D半导体器件，
其中所述多个电极的所述突起的顶表面设置在与所述多个电极的竖直垫部分的顶表面相同的高度处。
21.如权利要求11所述的3D半导体器件，
其中所述基板包括单元阵列区和连接区，并且
其中所述多个电极的每个的所述电极部包括：
子电极部，在所述单元阵列区上在所述第一方向上延伸并在所述第二方向上彼此间隔开；和
电极连接部分，在所述连接区上将所述子电极部水平地连接到彼此。
22.如权利要求21所述的3D半导体器件，
其中所述多个电极的每个的所述电极部还包括：
延伸部，在所述第一方向上从所述电极连接部分的一部分延伸并且连接到所述竖直垫部分，
其中所述延伸部在所述第二方向上的宽度小于所述电极连接部分在所述第二方向上的宽度。
23.如权利要求22所述的3D半导体器件，
其中所述电极部的所述延伸部包括：
第一部分，邻近于所述电极连接部分；和
第二部分，邻近于所述竖直垫部分，并且
其中所述第二部分在所述第二方向上的宽度小于所述第一部分在所述第二方向上的宽度。
24.一种三维(3D)半导体器件，包括：
基板，包括单元阵列区和连接区；和
电极结构，包括垂直地层叠在所述基板上的多个电极，
其中所述多个电极的每个包括：
电极部，平行于所述基板的顶表面并在第一方向上延伸；和
竖直垫部分，在相对于所述基板的所述顶表面垂直或倾斜的方向上从所述电极部的一部分延伸，
其中所述电极部包括：
第一部分，在所述单元阵列区上具有第一宽度；和
第二部分，在所述连接区上具有小于所述第一宽度的第二宽度，并且
其中所述竖直垫部分具有等于所述第二宽度的宽度。
25.如权利要求24所述的3D半导体器件，
其中所述电极部还包括：
第三部分，设置在所述第一部分和所述第二部分之间，并且
其中所述第三部分具有小于所述第一宽度且大于所述第二宽度的第三宽度。
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