TWI355071B - Nonvolatile semiconductor storage apparatus and me - Google Patents

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TWI355071B TW096138931A TW96138931A TWI355071B TW I355071 B TWI355071 B TW I355071B TW 096138931 A TW096138931 A TW 096138931A TW 96138931 A TW96138931 A TW 96138931A TW I355071 B TWI355071 B TW I355071B
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Masaru Kito
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Description

九、發明說明： 【發明所屬之技術領域】 :本發明之一方面係關於一種能夠電性重寫資料之半導體 儲存裝置，且更特定言之係關於在半導體儲存器件之中的 一種非揮發性半導體儲存裝置。 【先前技術】 吾人對-緊湊型、大容量非揮發性半導體儲存器件之需 求不斷且彳預期以實S更高整合及更大容量之 NAND快閃記憶體—直備受關注。在—共同製造方法下， 在小型化一用於微處理一迹線圖案或類似物之設計規則過 程中會碰到難題。 由於該些原因，為了提尚記憶體之整合最近已提出複 數個半導體儲存裝置，其包括三維配置記憶體單元（例 如，參考JP-2003-078044-A、美國專利第5,599,724號、美 國專利第5,707,885號及Masuoka等人「具堆疊環繞閘極電 晶體（S-SGT)結構化單元之新型超高密度快閃記憶體」 IEEE電子器件學報，第5〇卷，第4號，第945 951頁，2〇〇3 年4月）。 在包括三維配置記憶體單元之許多相關技術半導體儲存 器件中，記憶體單元必須逐層地經受複數個光雕刻程序 (以下簡稱為「PEP」，其中運用一所謂光阻，透過程序來 執行圖案化，例如一微影程序與一蝕刻程序）相關的處 理。一在設計規則之一最小線寬下執行的PEP係視為一 「臨界PEP ’而在一大於設計規則之最小線寬之線寬下執 I25729.doc 1355071 行的光雕刻程序係視為「粗糙PEP」。在—其中記憶體單元 係以一三維圖案配置的相關技術半導體儲存器件中，需要 三或更多個臨界PEP用於一記憶體單元層。而且，在許多 半導體儲存器件中，記憶體單元係相互簡單地層疊，從而 由於二維s己憶體早元之整合而不可避免地導致成本增加。
此外’在以一三維圖案配置記憶體單元之一情況下，若 可在一程序内形成該等記憶體單元之複數個字線電極層 (例如，一多晶矽層、一非晶矽層或金屬層）之所有通孔， 則可提高一成本降低效果。 【發明内容】 依據本發明之一態樣，提供一種非揮發性半導
置，其包括：一基板；一佈置於該基板上之絕緣層；一垂 直於該基板而佈置之柱狀半導體；一層合膜，其包括：一 第一絕緣膜，其係佈置於該柱狀半導體周圍、一電荷儲存 膜，其係佈置於該第一絕緣膜周圍、及一第二絕緣臈，其 係佈置於該電荷儲存膜周圍；一第一導體層，其係佈置於 該絕緣層上且其係接觸該層合膜；一第一層間絕緣層，其 係佈置於該第一導體層± ; 一第二導體層，其係佈置於該 第H絕緣層上纟其係接觸該層合冑；一第一接觸插 塞’其係連接至該第一導體層；及一第二接觸插塞，其係 連接至該第二導體層；#中該第-導體層包括向上彎曲的 第末端部分，纟中該第二導體層包括向上腎曲的—第 二末端部分4中該第一末端部分包括一第一端面；其令 該第二末端部分包括一第二端面；其中該第一接觸插塞係 125729.doc 丄355071 佈置於該第一端面上；且盆 第二端面上。 ，、中6亥第二接觸插塞係佈置於該 2本發明之另—態樣’提供_種 +導體儲存裝置之方法，其包括 非輝發性 1包括· / .執仃—開口形成程序， .」凹！二積―絕緣膜’並在該絕緣膜内形成 二=與一凸起部分;執行一沈積程序，其包括：沿 二導：膜二凹入部分與該凸起部分之-側壁沈積-第 •:體：，並在該第-導體膜上沈積-第一層間絕緣膜； 執仃-平面化程序’其包括：在該 層間絕緣膜，並在該凸起部分上移 ：：該第- 透過該平面化程序而曝露的該第—導=;導體膜；及在 一接觸插[ 導體獏之―端面上形成 裝— 1#’提供'種非揮發性半導體儲存
〃 —基板；—柱狀半導體，其❹直於該A 板而形成；-電荷儲存層合膜，盆农〇 罝於該基 ι 周圍.一笛-^ 、八係形成於該柱狀半導體 1第-㈣Γ ’其係接觸該電荷儲存層合膜；及一 二;::係與該第一導體層分離且其係接觸該電荷 1存：合膜；其中該第-導體層之-端面與該第二導體層 之—r端面係形成於一平行於該基板之共同平面内。 【實施方式】 [用於實施本發明之最佳模式] 下文將說明本發明之且种奋& /, L 器件及其製造方法W 發性半導體儲存 例。在該等個別且體實於下面所提供之具體實施 體實施例中，相同構成元件指派相同參 I25729.doc 1355071 考數字，故可能不提供其重複解釋之情況。 (第一具體實施例） 圖1顯示一第一具體實施例之一非揮發性半導體儲存器 件1之一不意圖。該第一具體實施例之非揮發性半導體儲 存器件1具有一記憶體電晶體區域2 ;字線驅動電路3 ;源 極側選擇閉極線（SGS)驅動電路4 ;汲極側選擇閘極線 (SGD)驅動電路5 ;感測放大器6 ;字線WL 7 ;位元線bl 8 ,源極側選擇閘極線SGS 3〇 ;汲極侧選擇閘極線 3 1 ;及類似物。如圖丨所示，在該第一具體實施例之非揮 發性半導體儲存器件1中，構成記憶體電晶體區域2之記憶 體電晶體係藉由一層疊在另一層頂部的方式層疊複數個半 導體層來共同形成。而且，如圖丨所示，在各層内的該等 子線WL7在s己憶體電晶體區域2内二維伸展。在一正交於 該等位元線8之方向上在至少一末端上的該等字線WL7之 末端係相對於一基板而向上彎曲並藉由CMp或類似方法等 來加以平面化。因而，該等末端分別具有平坦端面。用於 連接該等字線WL7至字線驅動電路3之接觸係在一單一程 序内而共同形成於個別字線L7之曝露端面上。因此，促進 該等接觸之處理。 圖2係該第一具體實施例之非揮發性半導體儲存器件1之 一部分記憶體電晶體區域2之一示意圖。在本具體實施例 中，s己憶體電晶體區域2具有爪x n(「m」及「η」表示自 然數）記憶體串ίο，各串包括記憶體電晶體至 MTr4mn)40、一選擇電晶體 SSTrmn 5〇、及一 SDTrmn 6〇。 125729.doc 1355071 圖2顯示在m=3且n=4之情況所獲得的一範例性記憶體電晶 體區域2。 連接至各記憶體串1〇之該等記憶體電晶體（MTrlmn至 MTr4mn)40之閘極的該等字線WL1至WL4(7)係一般由一單 一電導體層來形成。如圖1及2所示，該第一具體實施例之 非揮發性半導體儲存器件1之該等字線二維 伸展並呈現一平坦平面結構。該等字線WL1至WL4(7)之各 字線具有一基本上垂直於記憶體串10之平面結構。可使驅 動源極側選擇電晶體SSTrmn 50之源極側選擇閘極線sgs 3〇始終在各層上操作上形成一共同電位》因此，在本發明 中，源極側選擇閘極線SGS 3〇採用一平面結構。然而， SGS 30之形狀不限於平面結構’而還可呈現一由相互分離 且絕緣互連所構成之結構。汲極側選擇閘極線sgd 3〖還可 呈現—平面結構或一由相互分離且絕緣互連所構成之結 構。 在該半導體基板中，一 n+區域(未顯示)係形成於一 p井 £域"上。該等記憶體串1〇之各申在該n+區域上且有一柱 二大：導體。該等個別記憶體串1〇係在該半導體基板上以一 車圖案而配置。該等柱狀半導體還可呈現一柱狀形狀或 =_狀。該柱狀半導體包括一階梯狀結構的一柱狀 中心唆“線對稱之柱狀半導體與一另一 線對稱之結構。 導體以及包括—圍繞-單-中心 該第—具體實施例之非揮發性半導體儲存器件！包括複 125729.doc 1355071 p連接至5己憶體串〗〇。然而，記憶體電晶體町『之數目 不限於四個，而是根據需要來決定。 兒月具有上述結構之該第一具體實施例之非揮發 性半導體儲存器件之操作。 (讀取操作） 圖4係顯示在該第一具體實施例之非揮發性半導體儲存 态件1執仃從一記憶體電晶體MTr32i (40)(由虛線指示）中 讀取資料之操作時所獲得之—偏壓狀態之—圖式。此處， 在本具體實施例之一記憶體電晶體MTr係一所謂m〇n〇s垂 直電aa體且在，又有任何電子累積於一電荷儲存層内時所獲 取之記憶體電晶體MTr之一臨界值Vth(一中性臨界值）係在 0V附近之假設下提供說明。 备從S己憶體電晶體MTr321(40)讀取資料時，將Vbl (例 如’ 0.7V)施加至一位元線bL2(8);將〇¥施加至其他位元 線BL8 ;將〇v施加至源極線SL70 ;將Vdd(例如，3.0V)施 加至該等選擇閘極線⑽⑴⑴丨及SGS1(3〇);將v〇所例 如’ 0V)施加至其他選擇閘極線sgd 3 1及SGS 30 ;及將 Vpw(例如，0V ; Vpm可能係任一電位，只要不正向偏壓p 井區域14與記憶體串10)施加至p井區域14。字線…[^乃係 各又疋至0V ;其他字線WL7係設定至Vread(例如，4.5 V).並 使位元線BL2(8)之一電流受到感測，藉此實現讀取有關一 位元（MTr321)的資料。 在該第一具體實施例之非揮發性半導體儲存器件1中， 該等字線WL1至WL4(7)之各字線係連接至複數個記憶體串 I25729.doc 1355071 10。而且，該等選擇閘極線SGS1(3 0)至SGS3(3 0)之各閘極 線係連接至複數個記憶體串1 0。然而，可讀取任意記憶體 電晶體之資料。 (寫入操作） 圖5係顯示在該第一具體實施例之非揮發性半導體儲存 器件1執行用於將資料寫入記憶體電晶體MTR32 1(40)(由虛 線指示）之操作時所獲得之一偏壓狀態之一圖式。 當將資料「〇」寫入記憶體電晶體MTr321(40)時，將0V 施加至位元線BL2(8);將Vdd施加至其他位元線BL8 ;將 Vdd施加至源極線SL70 ;將Vdd施加至選擇閘極線 SGD1(31);將Voff施加至其他選擇閘極線SGD 31 ;將Voff 施加至該等選擇閘極線SGS1(30)至SGS3(30);將Vpw(例 如，0V)施加至P井區域14 ;將Vprog(例如，18V)施加至字 線WL3(7);並將Vpass(例如，10V)施加至其他字線WL7。 由此，將電子注入電荷儲存層内，並在一正方向上偏移記 憶體電晶體MTr321(40)之臨界值。 當將資料「1」寫入記憶體電晶體MTr321(40)時，即當 不將電子生入電荷儲存層時，將Vdd施加至位元線 BL2(8)，於是選擇電晶體SDTr21(60)形成一關閉狀態。因 而，不將電子注入記憶體電晶體MTr321(40)之電荷儲存層 内。 寫入一頁係藉由適當地設定該等個別位元線BL8至0V或 Vdd之電位來實現。 (抹除操作） 125729.doc -13 - 資料抹除操作係在包括複數個記憶體串之單元内執行。 圖6係顯不在該第—具體實施例之非揮發性半導體儲存器 。行用於從一選定區塊之記憶體電晶體MTr中抹除資料 之操作時所獲得之選定區塊之-偏壓狀態之一圖式。圖7 係顯不在該第一具體實施例之非揮發性半導體儲存器件1 執行用於抹除資料之操作時所獲得之—未選定區塊之一偏 壓狀態之一圖式。 在圖6中，將Verase(例如，2〇v)施加至在一選定區塊（一 欲加以抹除所需資料之區塊）内的P井區域14 ,藉此使源極 線SL70形成一浮動狀態並增加該等選#閘極線SGS 30及 SGD 31之電位（例如，至15V)，同時時序略微偏離（例如， 大約4 pSec)施加Verase至p井區域14所採用之時序。由 此，將一靠近verase之電位傳輸至記憶體電晶體MT>之一 通道形成區域（一主體區段）。因此，當將該等字線”1^1至 WL4(7) δ又疋至（例如，〇v)時，將在記憶體電晶體之電 何儲存層内的電子拉引至p井，使得可抹除資料。 同時，如圖7所示，使該等字線WL1至WL4(7)在該未選 定區塊内形成一浮動狀態’該等字線▽11至^¥]^4(7)之電位 係藉由耦合動作來增加，藉此防止在該等記憶體電晶體 Mtrl至MTr4之電荷儲存層與該等字線之間出現一電位差。 因此，不執行從該等電荷儲存層中操取（抹除）電子。 表1顯示在該第一具體實施例之非揮發性半導體儲存器 件1之「讀取操作」、「寫入操作」及「抹除操作」所獲得 之電位之中的關係。 125729.doc 1355071 表1 讀取 寫入「0」 寫入「1」 抹除(選定） 抹除(未選定） BL Vbl 0 Vdd Verase Verase SGD Vdd Vdd Vdd Vera del Vera del WL4 Vread Vpass Vpass 0 開啟 WL3 0 Vprog Vprog 0 開啟 WL2 Vread Vpass Vpass 0 開啟 WL1 Vread Vpass Vpass 0 開啟 SGS Vdd Voff Voff Vera del Vera del SL 0 Vdd Vdd 開啟 開啟 PW 0 0 0 Verase Verase (製造方法） 下面將提供一種用於製造該第一具體實施例之非揮發性 半導體儲存器件1之詳細方法。即’該器件經歷以下程 序：形成一下部選擇閘極（SGS)層；共同沈積一記憶體單 元層與一上部選擇閘極（SGD)層；在一光雕刻程序中共同 形成用於形成該等二層之通道區段之孔；在該等孔内沈積 非晶矽（a-Si)、多晶矽（Poly-Si)或類似物，從而形成通 道；並形成用以連接字線至該等字線驅動電路之通孔。在 包括三維堆疊記憶體單元層之非揮發性半導體儲存器件 中，一記憶體單元區域係由於一記憶體單元層（其中製造 複數個記憶體單元）在個別非晶矽膜（或還可係多晶矽膜）上 三維（立體地）堆疊成複數個層來形成，該等非晶矽膜各具 有一二維平面結構且用作字線電極。關於字線驅動電路或 類似物連接至用作字線電極之個別非晶矽膜，立體地形成 125729.doc -15- 1355071 通孔H由於如上述三維堆疊該複數個記憶體單元 層’在依據相關技術在個別記憶體單元層内形成通孔時碰 到下列問題。明確而言，_第一問題在於，引起必需處理 個別記憶體單Μ(其中形成該等通孔）之末端，以免相對 7垂直方向而重疊H當該等記憶體單元層之該等末 Υ處理時’還可能係必須處理該等個別通孔至不同高度 (冰度）之it ;兄。_第二問題在於，取決於欲堆疊記憶體單 ，之層數，娅到難以在一單一程序中形成該等通孔之難 題，以及出現以分離程序來處理該等個別通孔之必要性。 在此情況下，還可能以知— 製造成本。 此引起一問碭，即增加程序數目會增加 在該第-具體實施例之非揮發性半導體儲存器件1中， 欲用作字線電極之記憶體單元層之複數個非晶石夕膜、欲用 :絕，膜之複數個氧切膜、及形成-上部選擇間極層之 h夕膜及氧化碎膜二維伸展於該記憶體電晶體區域 内。然而，在一正交於該等位元線之方向上之該些膜之末 =相對㈣基板㈣上“，並藉由⑽或㈣方法Ϊ 來平面化該等末端，因而形成平面端面。因此，首先，= 該等通孔之該等個別記憶體單元層之末端不相對 通孔至-ΙΓ互重疊。其次’基本要求係處理該等個別 通孔至基本上相等高. 寺间度（/衣度）。因此，通孔可在一單一 内，藉等個別記憶體單元層及該上部選擇開極層 内藉此實現削減程序數目並縮減製造成本。 圖8顯示該第一具體實施例之非揮發性半導體儲存器们 125729.doc 16- 1^55071
之鳥瞰圖。該第一具體實施例之非揮發性半導體儲存器 件1具有一結構，其中記憶體電晶體係堆疊在一半導體基 板上。如圖1及8所示’該等字線WL1至WL4(7)二維伸展於 其中形成個別記憶體單元的區域（記憶體電晶體區域2)内。 在一正父於該等位元線之方向上的該等字線WL1至WL4(7) 末纪係相對於该基板而向上彎曲並具有平面端面。換言 欲用作予線電極之非晶石夕膜（或還可接受多晶石夕膜）盥 層間絕緣膜係以-凹人形狀來加以交替堆疊。該等個別層 之基本上垂直部分之端面係形成，以便變成平面端面。因 此，連接字線驅動電路3至該等個別字線贾[1至(乃之 可藉由單一光雕刻程序來加以形成。透過使用在該 光雕刻程序中同時形成之該等通孔，將該等位元線連 接至該等感測放大器6，並將該等選擇閘極線⑽Η連接 至選擇閘極線SGD驅動電路5。 如先前所述，該等個別字線WL1至WL4⑺係藉由在各二
維製造複數個記憶體 同導體層來形成。因 單元之層（一記憶體單元層）内的一共 此’可明顯減小字線驅動電路3之數 目並可實現晶片面積減小。 參考圖9至18來說明用於製造該第一具體實施例之非揮 發性半導體儲存器件i之程序。在圖9至圖18中，—周邊電 路區域(其中製造周邊電路，例如該等字線驅動電路與該 等感測放大器電路）係、顯示於左側，而該記憶體電晶體區 域係顯示於右側。區域A、B及對應於圓8所示第一且體實 施例之非揮發性半導體儲存器件1内之斷面輪廟χ·χ,及γ_ 125729.doc 1355071 Y係说明於記憶體電晶體區域内。儘管該非揮發性半導體 儲存器件1係如圖8所示，但周邊電路區域係形成於其相同 基板上並佈置於其外面。 首先，將參考圖9說明一種用於製造下部選擇閘極層之 方法》元件隔離區域STI i〇2a、102b' 102C' 1〇2(1及1〇26 係形成於半導體基板1〇〇上。p井區域1〇4係藉由注入硼（B) 離子來形成，並進一步將硼（B)離子注入至基板100之表面 的鄰域，藉此形成通道植入區域106a&106b，從而調整該 等電晶體之一臨界值vth。接著，僅將麟（P)離子注入該記 憶體單元電晶體區域内’從而形成一n+擴散區域1〇7，其 用作該等源極線SL。蝕刻一摻雜一傳導雜質（例如磷（p))之 多晶矽（Poly-Si) ’從而在周邊電路區域内形成電晶體之閘 極電極110a及ll〇b。接著，將P離子或人8離子注入在周邊 電路區域内的一 N通道電晶體區域内，從而形成n型區域 112a、112b、112c及112d。各向異性蝕刻一沈積在整個基 板上之氮化碎膜’從而形成側壁114a、114b、ii4c及 114d。將砷（As)離子注入在周邊電路區域内的一 N通道電 晶體之區域内，從而形成源極/汲極區域丨16a、116b、116c 及116d。將B離子注入在周邊電路區域内的一 p通道電晶體 之區域，從而形成源極/汲極區域（未顯示）^接著，一氮化 矽膜（一阻障氮化矽膜）11 8係形成於整個基板之上，矽化鈷 (CoSi2)層122a及122b係藉由滅鍵及加熱來形成。一 bpsg 膜124係藉由熟知CVD來形成於整個基板之上。沈積一非 晶矽膜（或一多晶矽膜）126，其摻雜一傳導雜質（例如p(磷 125729.doc 1355071 並在該記憶體電晶體區域内用作選擇閉極線卿，從而進 -步形成-氮切膜128。在—光阻程序中形成孔（以下有 時稱為「電晶體塞孔」）。加熱該基板，#而形成—熱氧 化物膜132a(-第—閘極絕緣膜），其將用作—選擇電晶體 SSTri帛極絕緣膜以及形成一阻障氣化石夕膜（未顯示）。 隨後’藉由熟知的濕式❹】或乾式㈣來移除在該等孔之 底部的該阻障氮化矽與該熱氧化物膜，藉此形成一熱氧化
物膜i32c。移除該阻障氮化矽膜，從而在整個基板上形成 一非晶矽（a-Si)膜。隨後，使該非晶矽膜經受CMp，藉此 形成柱狀非晶矽層（第一柱狀半導體）136。接著，藉由一 PEP來處理該記憶體電晶體區域，從而形成一鈦（Ti)膜。 使邊膜經爻一熱處理，藉此產生矽化欽（丁丨以）層及 140b。還可採用矽化鈷（cosy。接著，將一氧化矽膜142 形成為一前金屬絕緣膜（PMD)。接著，形成互連用途的溝 渠’且將一鎢（W)膜嵌入該等溝渠内。接著使該等溝渠經 受CMP，藉此形成鎢（W)插塞144a、144b及144c與互連 146a及146b。接著，藉由使用TE0S(四乙氧矽烷）來形成一 氧化矽膜148(圖9)。以下’有時將透過使用tEOS所形成之 一氧化矽膜稱為TE0S。該下部選擇閘極層係透過上述程 序來形成。 現在將說明一種用於製造記憶體單元層與選擇間極層之 方法。在該第一具體實施例之非揮發性半導體儲存器件 中’可省略用於以一漸縮方式蝕刻個別層之末端區段以便 呈現一階梯狀形狀之一程序，並可在一單一程序中形成用 125729.doc -19· 1355071 於連接該等字線WL1至WL4之接觸。因此，可明顯削減程 序數目，藉此防止製造成本增加。明確而言，提供一種程 序.用於在形成氧化矽膜148之後藉由熱CVD或電漿CVD 沈積一氧化矽膜149作為一層間絕緣膜；隨後在圖8所示之 區域A之一部分及區域B之一部分内形成一光阻膜（未顯 示）；及藉由乾式蝕刻各向異性蝕刻在記憶體電晶體區域 内的區域A之部分、其中欲製造記憶體電晶體之區域（以下 稱為一「記憶體區域」）及區域B之部分，從而形成開口 (圖10)。欲透過上述程序來堆疊之膜可堆疊成一凹入形 狀’其中心凹進。藉由此類程序，可削減後續程序數目。 氧化破膜149係沈積以便變得比複數個非晶矽膜、複數個 氧化矽膜及整體氮化矽膜（其全部均堆疊在氧化矽膜149上） 之一假設厚度（高度）更厚。 交替形成一摻雜一傳導雜質（例如磷（P))之非晶矽膜（或 一多晶矽膜）與一在控制閘極之間用作一絕緣膜之氧化矽 膜’藉此形成非晶矽膜150、154、158、162及184與氧化 石夕膜152、156、160及164。而且，形成一氮化矽膜168(圖 11)。本具體實施例例示一範例，其中將一欲用作一字線 之非晶矽膜係堆疊成四層。然而，欲堆疊之層數不限於四 個’而可在必要時增加堆疊一非晶矽膜與一氧化矽膜之層 數。 此時’由於區域A之該等部分、該記憶體區域及區域b 之該等部分係透過上述程序而開啟，該等堆疊非晶矽膜 (150、154、158、162及184)、該等氧化矽膜（152、156、 125729.doc 1355071 160及164)及氮化矽膜168係在該等個別開口之底部相對於 該基板而水平沈積，故還以一彎曲方式沈積在該等開口之 側壁上。因此，以一凹進方式將該等膜沈積成一凹入圖案 (圖11)。藉由圖10所示之程序，氡化矽膜係沈積，以便 變得厚於該複數個沈積膜之整體厚度並在氧化矽膜149内 形成該等開口。因此，使該等開口區段之深度大於該複數 個膜之整體深度。
接著’施加並平面化一塗布型低介電常數層間絕緣膜 SOG(旋塗式玻璃μ 69(圖12)。 從SOG 169至最下面堆疊非晶矽膜15〇之膜係藉由CMp來 加以共同平面化（圖13)。在圖U所示程序中，該些膜係以 此一方式沈積，使得該等膜在該記憶體電晶體區域内二維 伸展且在正交於該等位元線之方向上之該等個別膜之末端 係相對於該基板而向上折疊。由於其係共同平面化，故該 等平面化膜終於具有駐留於一單一平面内的平坦端面。 接著藉由CMP來开> 成並平面化一層間絕緣膜 (BPSG)(未顯示卜產生用於形成該等記憶體電晶體及該等 上部選擇閘極電晶體SDTr之柱狀半導體（主體區段）之記憶 體塞孔。依序沈積一第一氧化矽膜（一第一絕緣膜广一氮 化矽膜及一氧化矽膜（一第二絕緣膜），從而形成一層合 膜’即所謂的-咖膜172。該氣化砂膜將㈣記憶體電 晶體之-電荷儲存層。接著，形成並回餘一光阻，從而在 該周邊電路區域與記憶體塞孔之一内壁内從該等非晶石夕膜 ⑻及氧化石夕膜164移除⑽〇膜172。接著移除該光阻並使 125729.doc •21 - 其經叉熱處理，從而形成一熱氧化物膜（一第二閘極絕緣 膜）176，其將用作該等上部選擇閘極電晶體SDTr之一閘極 絕緣膜。一間隔物氮化矽膜係藉由各向異性蝕刻而形成於 該等記憶體塞孔内，並喊在料孔之底部的間隔物氮化 矽膜與ΟΝΟ膜172，從而實現與該等通道區段136建立電傳 導。在移除該間隔物氮化矽膜之後沈積一非晶矽膜，並使 因而沈積的膜受到CMP，藉此形成一柱狀非晶矽層18〇(一 第二柱狀半導體）’其將用作該等記憶體單元之通道區段 與該等上部選擇閘極電晶體SDTr之通道區段。接著，藉由 PEP與RIE來分離該等上部選擇閘極電晶體SDTi>2該等層 (氮化矽膜168與非晶矽膜184)，並藉由CMp來沈積並平面 化一層間絕緣膜（BPSG)182。在圖14*γ·γ·方向之方向γ 上，在區域Α之一相鄰末端處確保該等上部選擇閘極電晶 體SDTr之層之接觸。接著，將一氧化矽膜187係形成為— 則金屬絕緣膜（PMD)並藉由CMP來加以平面化（圖14)。 該周邊電路之互連通孔4〇〇a係藉由PEp及Rm來形成（圖 15)。 該記憶體電晶體區域之通孔4〇〇b、400c、400d、400e、 400f及400g係在透過前述程序平面化並揭露之該等非晶矽 膜（150、154、158及162)之端面上，藉由pEp及RIE來共同 形成（圖16)。 —鎢膜係形成在該等前述光雕刻程序中所形成之通孔 400a、400b、400c、4〇〇d、40〇e、400f 及 400g 内，並藉由 CMP來加以平面化，從而形成鎢插塞188a、188b、188c、 125729.doc -22- 1355071 ⑽心 I88e、I88f及 188g(圖 17)。 如别述，在該第一具體實施例之非揮發性半導體儲存器 件中’將用作找電極之該等非晶石夕膜（15〇、i54、158及 162)與該等層間絕緣膜〇52、156及16〇)係交替堆疊成一凹 入形狀，並平面化在正交於該等個別膜之位元線之方向上 的該等凹入膜之末端。明確而言，該等個別膜二維伸展， 且在正交於該等個別膜之位元線之方向上的該等膜之末端 係相對於該基板而向上彎曲並具有平坦端面。此外，該等 個別膜之該等端面構成一單一平面。據此，形成於該等個 別膜之该專端面内的該等通孔4〇〇d、4〇〇e、4〇〇f及4〇〇g具 有基本上相同的深度。因此，可在一單一 PEP内及在一單 一 RIE程序内形成該等四個孔。用於連接該等非晶矽膜 1 84(其將用作該等汲極側選擇閘極線sgd 3 1)至該等汲極 側選擇閘極線（SGD)驅動電路5之該等通孔4〇〇b與用於連接 該等柱狀非晶矽層1 80(該等第二柱狀半導體）（其將用作該 等記憶體單元之通道區段與該等上部選擇閘極電晶體SDTr 之通道區段）至該等位元線BL具有與該等通孔4〇〇d、 400e、4〇Of及400g基本上相同的深度。因此，可藉由一單 一 PEP與一單一 RIE程序來形成該等通孔4〇〇b、400c、 400d、400e、400f及400g ° 由於該周邊電路之該等互連通孔4〇〇a在深度方面不同於 該等其他通孔（400b、400c、400d、400e、4008 及 400g)， 故難以處理該等通孔400a，並可能引起必須在另—程序中 處理該等通孔400a之一情況。因此，在該第一具體實施例 125729.doc -23- 1355071 之非揮發性半導體儲存器件中，在產生圖15所示之其他通 孔之前藉由另一 PEP及另一 RIE程序來產生該等通孔4〇〇a。 形成一铭（A1)膜並經歷光雕刻程序，從而形成電極 190a、190b、190c、190d、190e、190f及 190g。隨後，形 成一層間絕緣膜（BPSG)192並藉由CMP來加以平面化。在 藉由PEP已形成通孔之後’使用一鎢膜來填充該等孔。接 著使該等膜經受CMP，藉此形成鎢插塞194a及194b 接著 形成一鋁臈並使其經歷一 PEP，藉此形成鋁電極丨96a及 196b(圖 18)。 該第一具體實施例之非揮發性半導體儲存器件1可透過 該等前述程序來加以製造。 當在藉由CMP來共同平面化沈積成一凹入形狀之該等膜 中出現一障礙（圖13)時’還可透過熟知的各向異性乾式姓 刻來依序平面化從SOG 169至最下面非晶矽膜15〇之膜。明 蜂而言’該等膜經歷下列程序。首先，蝕刻掉S〇g 169。 所施加S Ο G 1 6 9仍保留在最高位準堆疊的凹入氮化石夕膜16 8 内的一凹陷内（圖19)。藉由反應性離子蝕刻（RIE)來回蝕氮 化石夕膜168 ’從而加以平面化（圖20)。接著，藉由RIE來回 蝕非晶矽膜1 84，從而加以平面化（圖2 1)。接著，藉由RIE 來回蚀氧化矽膜164 ’從而加以平面化（圖22)。同樣地，藉 由RIE來依序回蝕該等非晶矽膜（162、158、154及15〇)與 氧化石夕膜（16 0、1 5 6及1 5 2 )，從而加以平面化。藉此，分別 處理欲堆疊的該等非晶矽膜、該等氧化矽膜及該氮化矽 膜，以便呈現平面端面（圖23)。由於藉由rie來各向異性 125729.doc -24- 1355071 面，而是一基本上單一平面。用於車 — 、連接子線驅動電路3至 該等個別字線WL1至WL4(7)之诵；?丨沉訪丄„ 、）灵逋孔可藉由單一微影術及 RIE來形成。
在該第·具體實施例之非揮發性半導㈣存器件中，共 同形成該等記憶體單元層與該等上部選擇閘極層。此外， 凹入並平面化欲堆疊的料非晶㈣、料氧切膜及該 氮化石夕膜。…該等個別膜之該等末端之平面化端面形 成一基本上單一平面。在一罝一 早程序中促進形成用於連接 該等字線W L或類似物至該等個別非晶碎膜之通孔較便 利，因此可明顯削減製程數目。
蝕刻該等個別層之該等端面，故料 双傲小階梯出現在該等個別 層之該等端面内。因此，該等端面無法形成一完美單一平 明確而言’已預先沈積對應於欲堆疊記憶體電晶體之層 數的-多層膜與上部選擇閘極層的一多制，並同時形成 孔圖案。由此’可在-ΡΕΡ内形成複數個串聯連接垂直記 憶體電晶體。此外’為了啟動該複數個串聯連接垂直電晶 體’必須將-選擇㈣連接至該等電晶體之頂部及底部。 如先前所述，在一單一择作— 探作中冋該4記憶體電晶體一起 形成該上部選擇閘極，並還可在—或二個PEP操作中同時 形成一下部選擇閘極。 依據該第’具體f施例之非揮發性半導體儲存器件及一 種用於製造半導體储存器件之方法，#由一共同導體層來 在各層内形成字線’藉此實現字線驅動電路數目減小及晶 片面積減小。 125729.doc •25· 丄從〇71 該複數個串聯連接垂直電晶體之該等源極側選擇閉極 8與該等個別記憶體電晶體之該等字線呢可 =操作上形成-共同電位。因此，可㈣-μ結構= '"等選擇閘極線SGS與該等字線WL二者 <> 由此，可藉 粗糖PEP來形成該等字線，並實現製程簡化及成本削減。 在該第一具體實施例之非揮發性半導體儲存器件中，該 等非晶矽膜(其係用於形成該等記憶體單元之通道盥該： 部選擇閘極電晶體SDTr之通道）與該等氧化石夕膜及該氮化 夕膜（其用作層間絕緣膜）係沈積成一凹入形狀，如先前所 述。因此，在垂直於該等膜之位元線之方向上的該等個別 膜之末端相對於該基板而呈現一向上折疊之形狀。然而， 在考慮減小晶片面積之情況下，在正交於該等膜之位元線 之方向上的該等個別膜之末端不一定相對於該基板呈現一 向上彎曲之形狀。基本要求係相對於該基板，僅向上彎曲 位於圖8所示區域b内的該等膜之該等末端。因而，可小型 化圖8所示之區域A，並可試圖減小晶片面積。 據此，在該第一具體實施例之非揮發性半導體儲存器件 之一修改中，欲堆疊的該等非晶矽膜、該等氧化矽膜及該 氮化矽膜二維（在一平面方向上）伸展於該等個別記憶體電 晶體區域内，如圖27所示。基本要求係在正交於該等膜之 位元線之方向上，在該等膜之二末端之中’僅相對於該基 板向上彎曲位於其中形成連接至該等字線WL之通孔之區 域B内的該等末端。換言之，該等欲相互層疊之膜還可在 欲形成連接至該等字線WL之通孔之區域3之方向上堆疊成 125729.doc -26- 1355071 字母1^形。 以下將說明用於將欲相互層疊之個別非晶矽膜及類似物 形成字母L形之前述方法。由於用於形成下部選擇閘極 層、形成該等鎢插塞及互連、及形成該TEOS膜之該等程 序（圖9)與先前所述者相同，故省略其重複解釋。 形成該TEOS膜，並藉由熱CVD或電漿CVD，在該周邊 電路區域與該記憶體電晶體區域之全部上沈積氧化石夕膜 149作為一層間絕緣膜。接著，將一光阻膜形成於該周邊 電路區域之一部分以及一其中用於將連接至該記憶體電晶 體區域之該等字線WL之通孔的區域（圖10所示之區域Β)， 並藉由各向異性乾式蝕刻來在該光阻膜内形成開口（圖 24)。透過該些程序，氧化矽膜149保留於該周邊電路區域 之該部分與區域Β内。同時，靠近該記憶體電晶體區域之 一部分周邊電路區域、該記憶體區域、及一連接該等源極 側選擇閘極線（SGS)與該等汲極側選擇閘極線（SGD)之區域 (圖10所示之區域A)係由於蝕刻掉氧化物膜149而開啟。換 言之，形成一凹入形狀，其中該周邊電路區域之該部分與 區域B係較高且其中該周邊電路區域之其他部分、該記憶 體區域、及區域A係凹進。 摻雜一傳導雜質（例如P(磷））之該等非晶矽膜（15〇、 154、158、162及184)、用作夾置於控制閘極之間之絕緣 膜的該等氧化碎膜（152、156、16()及164)係交替沈積在整 個基板上，並進一步沈積氮化矽膜（圖25)。堆疊該非晶矽 膜與該氧化石夕膜所採用之層數不限於四個。該等膜係根據 125729.doc •27- 1355071 需要來堆疊。藉由堆疊操作’該等個別非晶矽膜（丨5〇、 154、158、162及 184)、該等氧化矽膜（152、156、16〇及 1 64)、及氮化矽膜168係在靠近該記憶體電晶體區域之周 邊電路區域之部分及區域B内堆疊成一凹入形狀，使得該 等個別膜之該等末端在一基本上垂直方向上延伸。 接著，施加並平面化一塗布型低介電常數層間絕緣膜 SOG(旋塗式玻璃）169(圖26)。
用於透過CMP將SOG 169共同平面化至該堆疊最下面非 晶矽膜150之該等程序係與該第一具體實施例之前述程序 (圖13)相同。 該等氧化矽膜（160、156、 152及149)、該等非晶矽膜 (162、158、154及 150)、氮化矽膜 168及8〇(} 169(其全部 均保留於該周邊電路區域及區域A内）係藉由RIE來加以蝕
刻掉。藉由處理，該下部選擇閘極層與TE〇s膜148保留於 該周邊電路區域與區域八内。同日夺，該等個別堆疊膜在該 記憶體區域内保留-平面形&，且該等膜在區域3内相對 於該基板而向上f曲，於是該等膜在該記憶體電晶體區域 内呈現字母1形。由於下列程序係與該第-具體實施例之 該等程序相同，故省略其重複解釋。 在透過前述㈣所製造之第—㈣實施狀非揮發性半 導體儲存器件中，在—單__程序内共同形成該等記憶體單 元層與該上部選擇問極層。在-正交於該等膜之位元線之 方向上的該等個別堆疊膜之中，靠近其中欲連接至該等字 線驅動電路或類似物之通孔的區域B的該等末端係相對於 125729.doc -28- 該基板而向上變曲 €曲並藉由CMP或類似方法等來加以平面 據此可在一單一程序内容易地形成該等通孔。根據 。述i具體實施例額外具有一藉由CMp排除在周邊電路 區域内所堆疊之該等非晶石夕膜、該等氧化石夕膜及該氮化石夕 膜之程序（圖27)。然而，該凹入形狀之一末端係形成， 以便從區域Μ申展至該周邊電路區域，並在一後續程序中 掉。亥周邊電路區域之部分。因此，可將區域Α減小至 最小所需大小。依據該具體實施例，隨著欲堆疊膜（例如 非晶石夕層）的數目遞增，減小-晶片大小。 (第二具體實施例） 在。亥第具體實施例之先前所述非揮發性半導體儲存器 件：：在正交於位元線之方向上欲堆疊的該等非晶矽臈、 該等乳化石夕膜及該氮化石夕膜之末端係形成以便相對於該其 板而向上彎曲。該等末端係藉由CMp或類似方法等來加= 千面化。據此，如先前所述，用於連接該等字線驅動電路 之通孔係在-程序令容易地形成該等個別膜之該等末端之 端面内。 當形成該等個別膜之該等末端，以便 得向上鑾Α卩生# #丄 / I板而變
弯曲時，㈣末端係藉由CMP或類似方 平面化’以便呈現端面。由此，在一正交於位元線之= 上的端面之寬度變得等於該等堆疊模之各臈之厚J :通：藉由乾式姓刻在如此狭窄區内形成該等通孔時，今 專通孔之直徑不限於該非晶石夕膜之厚度(高度 μ 外’間距不能設定至-大於該氧化石夕膜之厚度（高度）= 】25729.doc •29· 1355071 此田有必要確保—通孔之一較大直徑時或當以一 =大間距形成通孔時，考慮增加欲堆疊該等非晶 等氧切膜之厚度（高度）。然而，膜厚度係根據一器= !·生來決定而無法容易地改變。 在一第二具體實施例之一非揮發性半導體儲存器件中， . ”圖小型化整個晶片中，形成平面化非晶石夕膜之端面， • <得在正交於位元線之方向上的該等端面之寬度變成等於 或大於該等整個堆疊膜之厚度(高度)。由此，通孔可精確 地形成於一目標非晶矽膜内。 將參考該等圖式來說明該第二具體實施狀一非揮發性 半導體儲存器件卜圖28係該第二具體實施例之非揮發性 半導體儲存器件1之一鳥嗽圖。圖29係圖28所示之非揮發 性半導體儲存器件1之-概略性透視圖。圖3〇係圖29所示 之部分c之一概略性放大斷面圖。如圖28及29所示，如在 該第-具體實施例之情況下，該等個別字線WL1至wm⑺ • 二維伸展於記憶體區域内。在正交於位元線之方向上的該 等個別字線和至乳4⑺之末端係相對於該基板而向上彎 曲並平面化以便呈現平面端面β對比該第-具體實施例， •該第二具體實施例之特徵為該等末端向上彎曲之一角度以 係、小於與基板所成的一直角；@該等末端係相對於該基板 以一傾斜方式向上彎曲，以及該等個別字線WL1至WL4(7) 係形成一其開口寬於該凹入形狀之開口的形狀。明確而 言，一多晶矽膜用以用作一字線電極（或還可採用一非晶 矽膜）與一層間絕緣膜係相互層疊，且在正交於該等個別 125729.doc •30- 1355071 層之該等位元線之方向上的該等個別層之末端係相對於該 基板以一傾斜方式而向上彎曲，於是比較該凹入形狀之開 口，一開口相對於平面底部變得更寬。此外，該等末端係 藉由CMP來加以平面化，以便呈現更平面的端面。因此， 用於連接該等字線驅動電路3至該等個別字線WL丨至 WL4(7)之通孔可採用一單一光雕刻程序來加以處理。在下 列說明中，解釋預定角度α相對於基板成45。之—情況。然 而，該角度不限於此數字並還可任意設定至一小於直角之 角度。 如上述，欲堆疊的該等非晶矽膜、該等氧化矽膜及該氮 化矽膜係形成，使得比較該凹入形狀之開口區段時一開 口區段相對於該平面底部變得更寬。據此，如圖29所示， 當平面化在正交於位元線之方向上的該等末端（其係相對 於該基板而向上彎曲）時，在正交於位元線之方向上的該 等平面化末端之寬度變得大於該等膜之各膜之厚度（高 度）。由於平面化相對於該基板而向上延伸之該等上部端 面，該末端之斷面輪廓呈現一平行四邊形之形狀。在正交 於位元線之方向上之端面之寬度（對應於該平行四邊形之 一側）係大於對應於該平行四邊形之高度的膜之厚度。明 確而言，如圖30所示，當以一(例如)45。角度而向上彎曲該 等個別膜時，假設該等膜之各膜之高度（厚度）係視為 」則在正父於位元線之方向上平面化端面之寬度達到 V2 h。 在正交於位元線之方向上的端面之寬度係依據末端相對 125729.doc 31 1355071 於基板向上彎曲之角度《來決定。當角度(X係設定至一靠近 直角之角度（例如85。）時，在正交於位元線之方向上的端面 之寬度與膜之厚度基本上相同。當角度以係設定至一靠近 水平之角度（例如5。）時，在正交於位元線之方向上的端面 之寬度變得極大。引起有必要很大程度確保欲形成用於連 接該等字線WL或類似物之通孔的區域B，其與一朝向更小 晶片大小之趨勢相反。因此’該等末端相對於基板向上彎 曲之角度α係依據一所需通孔之大小及間距、該等堆疊膜 之各堆疊膜之厚度（高度）、及區域Β之大小來決定。一般 而言，角度α相對於基板小於80。，例如45。。在此情況 下’如圖3 0所示’在正交於位元線之方向上的端面之寬度 達到對應於高度的膜之厚度「h」的V2倍（大約1.41倍）。據 此’可增加通孔之大小❶此外’可設定一具有一容差之間 距。 圖3 1至35係顯示用於製造該第二具體實施例之非揮發性 半導體儲存器件之程序之圖式。在圖31至圖35中，字線驅 動電路與該周邊電路區域（其中形成周邊電路，例如感測 放大器電路）係顯示於左側’而該記憶體電晶體區域係顯 示於右側。區域A、區域B、及對應於圖29所示第二具體 實施例之非揮發性半導體错存器件1内之斷面輪廓χ_χι及 Υ-Υ'係說明於記憶體電晶體區域内。 從用於在該半導體基板上形成元件隔離區域STI丨〇2a、 102b、102c、102d、及l〇2e之程序至用於藉由習知CVD在 整個基板上形成TEOS膜148之程序（圖9)之程序係類似於結 125729.doc •32· 故省略其重複解 合該第一具體實施例所述之該等程序， 釋。 产在mEOS膜148之後，藉由熱CVD或電漿cvd來將— 氧化矽膜149沈積成—層間絕緣膜。接著，一用於形成— 開口之光阻膜(未顯示)係形成於除記憶體區域外的—區 内，使得考量該等欲沈積膜之整個高度（厚度），在該記憶 體區域内以一基本上水平位置來沈積該等膜。氧化矽膜 149係藉由各向異性乾式蝕刻來加以移除，從而產生—開 口（圖31)。此處’當比較該第—具體實施例，該第二具體 實她例之非揮發性半導體儲存器件丨之特徵為漸縮蝕刻所 沈積的氧化矽膜149。明確而言，當各向異性蝕刻氧化矽 膜149時，在一垂直於基板之方向上不實施蝕刻而是相 對於基板成一預定角度。該預定角度係依據一所需通孔之 大小及間距、欲堆疊之各膜之厚度（高度）、及區域B之大 小來決定，並設定至一小於（例如）8〇。之角度◊一範例係設 定使得相對於一基板而成一角度45。。透過此程序，上面 沈積剩餘氧化矽膜149與TEOS膜148之基板之頂部表面係 形成一形狀，其開口係寬於該凹入形狀（換言之，—漸縮 形狀）。 交替沈積一摻雜一傳導雜質（例如p(磷之非晶矽膜（或 —多晶矽膜）與在控制閘極之間用作一絕緣膜之氧化石夕 膜’藉此形成非晶矽膜150、154、158、162及184與氧化 砂膜152、156、160及164。而且，形成該氮化矽膜168(圖 32) 〇 125729. d〇c -33- 1355071 此時，藉由該等前述程序，開啟該記憶體區域成一形 狀，其開口係寬於該凹入形狀之開口。沈積該等膜，以便 沿該開口之側壁而變成折疊狀’以及相對於該基板水平沈 積在該開口之底部。據此’欲堆疊的該等個別膜係沈積成 —形狀，其開口係寬於該凹入形狀之開口（圖32)。換言 之，該等個別膜係形成一形狀，其相對於該基板而向上彎 曲0 施加並平面化一塗布型低介電層間絕緣膜s〇G(旋塗式 玻璃）169(圖33)。 藉由一CMP處理來在一操作中平面化從s〇G 169至最下 面堆疊非晶矽膜150之膜（圖34)。 程序（圖15 )(從用於形成該等記憶體塞孔之程序（圖14)至 用於在形成柱狀非晶石夕層1 80(該第二柱狀半導體）（其用作 該等記憶體單元之通道區段與該等上部選擇閘極電晶體 SDTr)之後藉由PEP及RIE形成用於該等周邊電路之互連通 孔400a之程序）均與用於製造該第一具體實施例之非揮發 性半導體儲存器件之方法相同。因此，省略其重複解釋。 接著，藉由PEP及RIE，在一操作中形成該記憶體電晶 體區域之該等通孔400b、400c、400d、400e、400f及 400g »該等通孔400d至400g所連接之該等非晶矽膜（162、 158、154及150)係沈積成一形狀，使得該開口區段相對於 該基板成一 45。角而開啟’並隨後藉由CMP來平面化該等 非晶矽膜，以便相對於該基板變得水平。據此，在正交於 位元線之方向上的該等平面化末端之端面之寬度變得大於 125729.doc •34- μ 4個別沈積膜 '、之厗度（尚度）。因此，通孔係形成於具有 一較大寬 又 4面内，並因此比較藉由結合該第一具體實 =例所述之製造方法來產生該等通孔之情況，可在一更大 、 產生°亥等通孔。而且，該等通孔之直程可較大地形 此外還由於相同原因，使形成於該等非晶矽膜之間 等氧化矽膜（164、16〇、156及1$2)之端面之寬度較 因此，可確保在該等通孔之間的間距大於該第一具體 實施例之製造方法下面所獲得之間距。 從用於形成該等鎢插塞188&至188^之程序（圖17)至用於 最〜形成該等鎢插塞194a及194b與鋁電極196a及196b之程 序（圖18)類似於該第一具體實施例之製造方法之配對程 序，故因此省略其重複解釋及說明。透過該等前述程序， 叮製造該第二具體實施例之非揮發性半導體儲存器件。 即便在該第二具體實施例之非揮發性半導體儲存器件 中，基本要求係在正交於位元線之方向上的該等導體層 (其將用作字線電極）之該等末端之中，僅形成位於區域 B(其中將形成用於連接該等字線驅動電路之通孔）内的該 專末端’以便相對於該基板而向上彎曲。因而，可減小圖 28所示之區域A ’並可試圖減小晶片面積。在此方面，該 第一具體實施例與該第一具體實施例相同，且一製造方法 還與該第一具體實施例之製造方法完全相同，故省略其重 複解釋。 在該第二具體實施例之非揮發性半導體儲存器件中，可 在欲用作字線電極之個別導體層中在容差下形成通孔。而 125729.doc •35- 1355071 且’還可增加該等通孔之大 保在該等通孔之中的間距。 小°此外，還可較大程度地確 在該第二具體實施例之非揮發性半導體儲存器件中在 -操作内形成該等記憶體單元層與該上部選擇閘極層且 在正交於料個制之料位元狀方向上的該等個別層 之末端係相對於該基板以一預定角度向上彎曲並平面化。 據此’促進在-單-程料在個㈣㈣財形成用於連
接該等字線WL及類似物之通孔，並因此可明顯削減製程 數目。 而且，在該第二具體實施例之非揮發性半導體儲存器件 中，藉由一共同導體層，在各層上形成字線，肖此可減小 字線驅動器數目並可實現一更小晶片面積。
此外，可在操作上使該等選擇閘極線SGS與該等字線 在各層上始終形成一共同電位。此外，可在任一預定區域 内採用一平面結構。由此，可藉由一粗糙PEP來形成該等 字線，藉此簡化製程並具體化成本削減。 儘管在本發明之第一及第二具體實施例中已說明本發 明，但應明白，構成本發明之揭示内容之說明書及圖式並 不限制本發明。習知此項技術者將從本揭示内容明白各種 替代性具體實施例、範例及操作技術。 例如，用作字線電極之該等非晶石夕膜（或還可能係多晶 矽膜）之該等末端可具有一平滑彎曲形狀，且其不一定具 有一平直形狀。 依據本發明之一態樣，提供一種非揮發性半導體儲存器 l25729.do, -36· 牛其包括二維堆疊記憶體單元並削減用於處理接觸成字 線電極之程序數目，從而縮減成本。 【圖式簡單說明】 可參考附圖詳細地說明具體實施例，其中： 圖1係一第一具體實施例之一非揮發性半導體儲存器件i 之一示意圖； 圖2係該第一具體實施例之非揮發性半導體儲存器件i之 。1^刀3己憶體電晶體區域2之一示意圖； 圖3(包括圖3A及3B)係顯示作為該第一具體實施例之非 揮發性半導體儲存器件1之一的記憶體_ 1 〇之一示意結構 之—圖式； 圖4係顯示在該第一具體實施例之非揮發性半導體儲存 益件1執行從一記憶體電晶體MTr3(由虛線指示）中讀取資 料之操作時所獲得之一偏壓狀態之一圖式； 圖5係顯示在該第一具體實施例之非揮發性半導體儲存 盗件1執行用於將資料寫入記憶體電晶體MTr3(由虛線指 不）之操作時所獲得之一偏壓狀態之一圖式； 圖6係顯示在該第一具體實施例之非揮發性半導體儲存 器件1執行用於從一選定區塊之記憶體電晶體MTr中抹除資 料之操作時所獲得之一選定區塊之一偏壓狀態之一圖式； 圖7係顯示在該第一具體實施例之非揮發性半導體儲存 器件1執行用於從該選定區塊之記憶體電晶體MTr中抹除資 料之操作時所獲得之一未選定區塊之一偏壓狀態之一圖 式； 125729.doc 圖8顯示該第—具體實施例 之-鳥嗽圖； _導體儲存器件！ 圖9係顯示用於劁止該箆 體儲广哭…製U第具體實施例之非揮發性半導 體儲存Is件1之程序之一圖式； 圖H)係顯利於㈣該第—频實施例 體儲存器件1之該等程序之_圖式； ㈣+導 圖U係顯示用於製造該第—具體實施例之非揮 體儲存器件1之該等程序之_圖式；
圖1 2係顯示用於贺；生马r楚 3 SA J^L U 用於氟泣a第一具體實施例之非揮發性半 體儲存器件1之該等程序之—圖式； 圖13係顯示用於製造該第—具體實施狀非揮發性半導 體儲存器件1之該等程序之—圖式； 圖14係顯示用於製造該第—具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖15係顯示用於製造該第—具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖16係顯示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖1 7係顯示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖18係顯不用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖19係顯不用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式，· 125729.doc -38· 1355071 糸顯示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 糸顯示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 係顯示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式；
θ 係..肩示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖24係顯示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖係頦示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖係”、、員示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式；
s係·.’、員示用於製造該第一具體實施例之非揮發性半導 體儲存器件1之該等程序之一圖式； 圖28顯不一第二具體實施例之非揮發性半導體儲存器件 1之一鳥瞰圖； 圖2 9係圖2 8所示之非揮發性半導體儲存器件1之-概述 性透視圖； 圖30係圖29所示之一部分c之一放大斷面示意圖； 圖3 1係顯示用於製造該第二具體實施 體儲存器件i之程序之一圖式； 圖32係顯示用於製造該第二具體實施例之非揮發性半導 125729.doc -39- 體儲存器件1之該等程序之—圖式； 圖”係顯示用於製造該第二具體實施例 體儲存器件丨之該等程序之一圖式； 丰導 圖34係顯不用於製造該第：具體實施例之非 體儲存器件1之料㈣之1式；以及 半導
圖係...，貝不用於製造該第二具體實施例之非揮發性 體儲存器件1之該等程序之一圖式。 【主要元件符號說明】 1 非揮發性半導體儲存器件 2 記憶體電晶體區域 3 字線驅動電路 4 源極側選擇閘極線（SGS)驅動電路 5 >及極側選擇閘極線（SGD)驅動電路 6 感測放大器 7 字線WL 8 位元線BL 10 記憶體串 11 柱狀半導體 12 絕緣膜 13a 平面電極 13b 平面電極 13c 平面電極 13d 平面電極 13e 平面電極 125729.doc 1355071 13f 平面電極 14 P井區域 15 n+區域 30 源極側選擇閘極線SGS 31 汲極側選擇閘極線SGD 40 記憶體電晶體（MTrlmn至MTr4mn) 50 選擇電晶體SSTrmn 60 SDTrmn 70 源極線SL 100 半導體基板 102a 元件隔離區域STI 102b 元件隔離區域STI 102c 元件隔離區域STI 102d 元件隔離區域STI 102e 元件隔離區域STI 104 P井區域 106a 通道植入區域 106b 通道植入區域 107 n+擴散區域 110a 閘極電極 110b 閘極電極 112a N型區域 112b N型區域 112c N型區域 125729.doc -41 - 1355071
112d N型區域 114a 側壁 114b 側壁 114c 側壁 114d 側壁 116a 源極/汲極區域 116b 源極/汲極區域 116c 源極/汲極區域 116d 源極/汲極區域 118 氮化矽膜 122a 矽化鈷（CoSi2)層 122b 石夕化钻（CoSi2)層 124 BPSG 膜 126 非晶矽膜 128 氮化矽膜 132a 熱氧化物膜 132c 熱氧化物膜 136 柱狀非晶矽層 140a 矽化鈦（TiSi)層 140b 矽化鈦（TiSi)層 142 氧化矽膜 144a 鎢插塞 144b 鎢（W)插塞 144c 鎢（W)插塞 -42· 125729.doc 1355071 146a 146b 148 149 150 152 154 156 158 160 162 164 168 169 172 176 180 182 184 187 188a 188b 188c 互連 互連 氧化矽膜/TEOS膜 氧化矽膜 非晶矽膜 氧化矽膜/層間絕緣膜 非晶矽膜 氧化矽膜/層間絕緣膜 非晶矽膜 氧化矽膜/層間絕緣膜 非晶矽膜 氧化矽膜 氮化矽膜 塗布型低介電常數層間絕緣膜S0G(旋塗 式玻璃） ΟΝΟ膜 熱氧化物膜 柱狀非晶矽層 層間絕緣膜（BPSG) 非晶矽膜 氧化矽膜 嫣插塞 鶴插塞 鶴插塞 125729.doc -43 - 1355071
188d 鎢插塞 188e 鎢插塞 188f 鎢插塞 188g 鎢插塞 190a 電極 190b 電極 190c 電極 190d 電極 190e 電極 190f 電極 190g 電極 192 層間絕緣膜（BPSG) 194a 鶴插塞 194b 鎢插塞 196a 鋁電極 196b 鋁電極 400a 通孔 400b 通孔 400c 通孔 400d 通孔 400e 通孔 400f 通孔 400g 通孔 125729.doc • 44·

Claims (1)

135^071 卜啐(月父日修正本j 第09613893〗號專利申請案 ·· 宁文申請專利範圍替換本(〗〇〇年5月） 十、申請專利範圍： 置，其包含： 1. 一種非揮發性半導體儲存裝 基板； 絕緣層，其係配置於該基板上； 柱狀半導體，其係垂直於該基板而配置； 層合膜，其包含·· 第一絕緣臈，其係配置於餘狀半導體周圍， 電荷健存膜，其係配置於該第-絕緣膜周圍，及 々第二絕緣膜’其係、配置於該電荷儲存膜周圍，· 第-導體層’其係配置於該絕緣層上並接觸該層合 第一層間絕緣層， 第二導體層，其係 該層合膜； 其係配置於該第—導體層上； 配置於該第一層間絕緣層上並接觸 第-接觸插塞’其係連接至該第—導體層；以及 第二接觸插塞，其係連接至該第二導體層；
其中該第-導體層包含向上彎曲的第一末端部分 其中該第二導體層包含向上f曲的第二末端部分 其中該第一末端部分包含第一端面； 其中6亥第一末端部分包含第二端面； 其中該第一接觸插塞係配置於該第一端面上；且 其中該第二接觸插塞係配置於該第二端面上。 2.如請求t之非揮發性半導體儲存裝置，其中該柱狀半 導體、該層合膜及該第一導體層形成第一記憶體單元， 125729-1000520.doc 其在凹陷模式下操作；且 一其中該柱狀半導體、該層合膜及該第二導體層形成第 一圮憶體單元，其在該凹陷模式下操作。 3.如請求項2之非揮發性半導體儲存裝置，其中該第 憶體單元與該第二記憶體單元形成記憶體串。 。 (如請求们之非揮發性半導體儲存裝置，其中該第—端 面具有—寬度，其係等於或大於該第-導體層之厚度。 如凊求们之非揮純半導_存裝置，其中該第 面係配置於與該第一端面相同的平面内。 6.如請求項〗之非揮發性 舻Μ $止^ 卞守镀储存裝置，其中該第一導 體層進一步包含第一中心部分導 觸該層合膜；且 /、中導體層係接 其中該第一末端部分係由與該第一中 製成。 層相同的材料
其中該第—末 ，其係等於或 如請求項1之非揮發性半導體儲存裝置， .端部分㈣於該基板之―表面形成 大於45度》 & 8. 如請求項6之㈣魏半導體儲存裝 包含： 置， 其中該絕緣層
以及 其中5玄第—. 凹入部分，其係接觸該第-中心部分 凸起部分，其係接觸該第—末端部分 9·如請求項1之非揮發性半導體儲存裝置 端部分具有一平直形狀。 10.如請求項1之 非揮發性半導體儲存裝置 ’其中該第—# 125729-I000520.doc •2- 端部分具有一彎曲形狀。 置之方法，其包 11.種用於製造非揮發性半遂_ 含. 導體儲存裝 執行開口形成程序，其包含. 在基板上沈積絕緣膜，以及 在該絕緣臈内形成凹Λ 4刀與凸起部分； 執行沈積程序，其包含： 沿該凹入部分、該凹 積第一導體膜，以及 Dp刀之側壁及該凸起部分沈 找第-導體膜上沈積第—層間絕緣膜； 執行平面化程序，其包含： 在該凸起部分上移除該第—層間絕緣膜，以及 在該凸起部分上移除該第一導體膜；以及 在透過平面化程序所曝露之該第一導體 成接觸插塞。 响曲上t 12.如請求項11之方法，其中執行該沈積程序之步驟進一步 包含： 7 在該第-層間絕緣膜上沈積第二導體膜，以及 在該第二導體膜上沈積第二層間絕緣膜；以及 其中執行該平面化程序之步驟進一步包含： 在4凸起部分上移除該第二層間絕緣膜，以及 在該凸起部分上移除該第二導體膜。 13.如喟求項12之方法，其中透過該開口形成程序所形成之 °亥凹入。卩分之深度係大於透過該沈積程序所沈積之該第 125729-1000520.doc 1355071 一導體膜、該第一層間絕緣膜、該第二導體膜及該第二 層間絕緣膜之總厚度。 14.如請求項11之方法，其中執行該沈積程序之該步驟包 含： 交替沈積複數個導體膜與複數個層間絕緣膜；以及 其中執行該平面化程序之該步驟包含： 在該ib起部分上移除該複數個導體膜與該複數個層 間絕緣膜。 15. 如請求項14之方法’其中透過該開口形成程序所形成之 該凹入部分之深度係大於透過該沈積程序所沈積之該複 數個導體膜及該複數個層間絕緣膜之總厚度。 16. 如請求項11之方法，其中該凹入部分係形成，使得透過 該開口形成程序，該凸起部分之側壁變得垂直於該基板 之一表面。 17. 如請求項11之方法，其中該凹入部分係形成，使得透過 該開口形成程序，該凸起部分之該側壁與該基板之一表 面形成一角度’其係等於或大於45度。 18. 如請求項11之方法’纟中該凹人部分係、形成，使得透過 該開口形成程序，該凸起部分之該側壁具有一彎曲形 狀0 19. 一種非揮發性半導體儲存裝置，其包含： 基板； 柱狀半導體，其係垂直於該基板而形成； 電荷儲存層合膜’㈣職於該狀半導體周圍 125729-1000520.doc 1355071
第一導體層，其係接觸該電荷儲存層合膜；以及 第二導體層，其係與該第一導體層分離且其係接觸該 電荷儲存層合膜； 其中該第一導體層之一端面與該第二導體層之一端面 係形成於一平行於該基板之共同平面内。 125729-1000520.doc
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