WO2023095324A1 - 半導体メモリ装置と、その製造方法 - Google Patents

半導体メモリ装置と、その製造方法 Download PDF

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WO2023095324A1
WO2023095324A1 PCT/JP2021/043596 JP2021043596W WO2023095324A1 WO 2023095324 A1 WO2023095324 A1 WO 2023095324A1 JP 2021043596 W JP2021043596 W JP 2021043596W WO 2023095324 A1 WO2023095324 A1 WO 2023095324A1
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layer
insulating layer
gate conductor
memory region
conductor layer
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PCT/JP2021/043596
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望 原田
康司 作井
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 望 原田, 康司 作井 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a semiconductor memory device and its manufacturing method.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6 which is composed of a single MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 8 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 9 shows the operational problem
  • FIG. 10 shows the read operation.
  • FIG. 8 shows the write operation of the DRAM memory cell.
  • FIG. 8(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell constituted by one MOS transistor 110a, the MOS transistor 110a is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • a small portion of the very hot electrons jump over the gate oxide film 109 and reach the gate conductive layer 105 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is approximately 0.7V.
  • FIG. 8B shows how the floating body 102 is saturated charged with the generated holes 106 .
  • FIG. 8(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. 10(a) shows a "1" write state
  • FIG. 10(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • the present invention controls voltages applied to a first gate conductor layer, a second gate conductor layer, a first impurity layer, and a second impurity layer, a data holding operation of holding hole groups or electron groups, which are majority carriers of the semiconductor pillars, formed inside the semiconductor pillars by an impact ionization phenomenon or by a gate-induced drain leakage current; and the first gate conductor layer; and controlling voltages applied to the second gate conductor layer, the first impurity layer, and the second impurity layer to extract the holes, which are the majority carriers of the semiconductor pillars, from inside the semiconductor pillars.
  • a method of manufacturing a semiconductor memory device for performing a data erase operation of removing a group or the group of electrons comprising: A memory region in which the plurality of semiconductor pillars are formed two-dimensionally on a substrate, a first memory region peripheral portion outside the memory region, and an outer region adjacent to the outside of the first memory region peripheral portion. and A peripheral material layer is formed on the substrate in the outer region such that the upper surface position thereof is higher than the upper surface position of the peripheral portion of the first memory region, and a portion adjacent to the peripheral portion of the first memory region has a step shape.
  • the first gate conductor layer, the second insulating layer, the second gate conductor layer, and the third insulating layer are provided in the memory region, the first memory region peripheral portion, and the peripheral material layer from the bottom, stepped along the stepped shape of the peripheral portion of the first memory region and the peripheral material layer, and at least a top surface position of the third insulating layer in the memory region is aligned with the peripheral material layer;
  • a step of forming so as to be lower than the upper surface position of In the peripheral portion of the first memory region, the first gate conductor layer and the second gate conductor layer are bent upward in the vertical direction based on the stepped shape, and the first gate conductor layer and a step of making the top surfaces of the second gate conductor layers the same and making their top surfaces near the top surfaces of the peripheral material layers; forming a first metal wiring layer connected to the first gate conductor layer in the periphery of the
  • the first material layer, the second insulating layer, the second material layer, and the third insulating layer are formed from below, forming over the memory area, the first memory area peripheral portion, and the outer area;
  • the first material layer, the second insulating layer, the second material layer, and the third insulating layer extending in the vertical direction are formed in the periphery of the first memory region by polishing the entire surface.
  • the second insulating layer and the third insulating layer in the peripheral portion of the first memory region are further formed before forming the second holes and the third holes.
  • forming a fourth insulating layer connected to the insulating layer of the above and having an upper surface connected to the vicinity of the upper surface of the peripheral material layer from above the first insulating layer in a vertical direction ( 3rd Invention).
  • the peripheral material layer after forming the first insulating layer, a third conductive layer serving as the first gate conductive layer from below; the second insulating layer; and the second gate conductive layer. forming a fourth conductor layer, the second material layer, and the third insulating layer to cover the memory region, the first memory region peripheral portion, and the outer region; The whole is polished, and the third conductor layer extending in the vertical direction, the second insulating layer, the fourth conductor layer, and the third insulating layer are formed in the peripheral portion of the first memory region.
  • the memory region includes the third insulating layer, the fourth conductor layer, the second insulating layer, the third conductor layer, and a fourth void penetrating the first insulating layer.
  • the second memory region peripheral portion is bent from the horizontal direction to the vertical direction to the second memory region peripheral portion opposite to the first memory region peripheral portion with the memory region interposed therebetween in plan view. 2 is not formed (fifth invention).
  • the first impurity layer is connected to a source line
  • the first gate conductor layer is connected to a plate line
  • the second gate conductor layer is connected to a word line
  • the second gate conductor layer is connected to a word line.
  • the wiring conductor layer of the bit line is formed extending in a direction orthogonal to the extending direction of the second gate conductor layer in a plan view ( 6th invention).
  • the first invention is characterized in that the third insulating layer is formed of a plurality of material layers (eighth invention).
  • Each memory cell controls the voltage applied to the first gate conductor layer, the second gate conductor layer, the first impurity layer, and the second impurity layer to effect impact ionization inside the semiconductor pillar.
  • a semiconductor memory device that performs a data erase operation, A memory region in which the plurality of semiconductor pillars are formed two-dimensionally on a substrate, a first memory region peripheral portion outside the memory region, and an outer region adjacent to the outside of the first memory region peripheral portion.
  • the first impurity layer on the substrate in the memory region and a peripheral portion of the first memory region has a step shape; the first impurity layer on the substrate in the memory region and a peripheral portion of the first memory region; and a first insulating layer; a first metal wiring layer connected to the first gate conductor layer in the periphery of the first memory region; a second metal wiring layer connected to the second gate conductor layer; has The first gate conductor layer, the second insulating layer, the second gate conductor layer, and the third insulating layer are arranged in the memory region, the peripheral portion of the first memory region, and the peripheral material layer from below, stepped along the stepped shape of the peripheral portion of the first memory region and the peripheral material layer, and at least a top surface position of the third insulating layer in the memory region is aligned with the peripheral material layer; lower than the upper surface of In the peripheral portion of the first memory region, the first gate conductor layer and
  • the upper surface is connected to the second insulating layer and the third insulating layer in the peripheral portion of the first memory region, and the upper surface is connected to the first insulating layer in the vertical direction. It is characterized by having a fourth insulating layer connected to the vicinity of the upper surface of the peripheral material layer (a tenth invention).
  • the second memory region peripheral portion is bent from the horizontal direction to the vertical direction to the second memory region peripheral portion opposite to the first memory region peripheral portion with the memory region interposed therebetween in plan view. 2 (the eleventh invention).
  • the first impurity layer is connected to a source line
  • the first conductor layer is connected to a plate line
  • the second gate conductor layer is connected to a word line
  • the second impurity layer is connected to a word line. is connected to the bit line (12th invention).
  • the first gate conductor layer is connected to adjacent semiconductor columns in the vertical direction and the horizontal direction in plan view (the thirteenth invention).
  • one or both of the first gate conductor layer and the second gate conductor layer are divided into a plurality of parts in plan view (a fourteenth invention). .
  • one or both of the first gate conductor layer and the second gate conductor layer are divided into a plurality in a direction perpendicular to the substrate (the 15 Invention).
  • FIG. 1 is a structural diagram of a semiconductor memory device according to a first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the semiconductor memory device according to the first embodiment
  • FIG. FIG. 4 is a structural diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor memory device according to the first embodiment;
  • FIG. 4 is
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a second embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a second embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a second embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a third embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a third embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor memory device according to a third embodiment
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a semiconductor memory device
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. Then, a method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar 2 (an example of a ⁇ semiconductor pillar'' in the claims) (hereinafter referred to as a ⁇ Si pillar'') is placed on a substrate 1 (an example of a ⁇ substrate'' in the scope of claims). ).
  • the Si pillar 2 includes, from the bottom, an N + layer 3a (which is an example of a "first impurity layer” in the claims), a semiconductor region 7 containing acceptor impurities (hereinafter, a semiconductor region containing acceptor impurities is referred to as “ (referred to as a "P layer”), and an N + layer 3b (which is an example of a "second impurity layer” in the scope of claims).
  • the P layer 7 between the N + layers 3a and 3b becomes a channel region 7a.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the scope of claims) surrounds the lower portion of the Si pillar 2, and a second gate insulating layer surrounds the upper portion of the Si pillar 2.
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b. Then, there is a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims). The first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • a dynamic flash memory cell comprising N + layers 3a and 3b, P layer 7, first gate insulating layer 4a, second gate insulating layer 4b, first gate conductor layer 5a and second gate conductor layer 5b is formed. is formed.
  • the N + layer 3a is a source line SL (an example of a "source line” in the claims), and the N + layer 3b is a bit line BL (a "bit line” in the claims).
  • the first gate conductor layer 5a corresponds to the plate line PL (which is an example of the "plate line” in the claims)
  • the second gate conductor layer 5b corresponds to the word line WL (which is an example of the "plate line” in the claims). (which is an example of the "word line” in the claims).
  • Source lines SL, plate lines PL, word lines WL, and bit lines BL are connected between adjacent memory cells, and are connected from the periphery of the memory region to the upper wiring conductor layer in the vertical direction with respect to the substrate 1 .
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL. It is desirable to have
  • first gate conductor layer 5a may be divided into two or more, and each of them may be operated synchronously or asynchronously as a conductor electrode of the first plate line.
  • second gate conductor layer 5b may be divided into two or more, each of which may be operated synchronously or asynchronously as a conductor electrode of the word line WL. This also provides dynamic flash memory operation.
  • FIG. 2(a) shows a state in which the hole groups 10 generated by impact ionization in the previous cycle are stored in the channel region 7a before the erasing operation. and.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7a is logical storage data "0". Note that the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL and the potential of the floating body described above are only examples for performing the erase operation, and other operating conditions under which the erase operation can be performed. may be
  • FIG. 3 shows the write operation of a dynamic flash memory cell.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer Ra is formed in the channel region 7a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the first N-channel MOS transistor region having conductor layer 5a is operated in the saturation region.
  • a pinch-off point P exists in the inversion layer Ra inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL is operated in the linear region.
  • an inversion layer Rb is formed all over the channel region 7a inside the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer Rb formed entirely inside the second gate conductor layer 5b connected to the word line WL is a substantial drain of the first N-channel MOS transistor region having the first gate conductor layer 5a.
  • the electric field is maximum at the first boundary region of , and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon.
  • the generated hole group 10 is majority carriers in the channel region 7a, and charges the channel region 7a to a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7a has a built-in voltage Vb (about 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7a. .7V).
  • Vb about 0 V
  • the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor region connected to the word line WL is lowered.
  • the write state of this channel region 7a is assigned to logical storage data "1".
  • a second boundary region between the N + layer 3a and the channel region 7a, or a second boundary region between the N + layer 3b and the channel region 7a may be generated by the impact ionization phenomenon or the GIDL current in the boundary region 3, and the channel region 7a may be charged with the generated hole group 10.
  • FIG. The voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the write operation, and other voltage conditions that allow the write operation may be used.
  • FIGS. 4A and 4B A read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when the channel region 7a is charged to the built-in voltage Vb (approximately 0.7 V), the threshold voltage drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the channel region 7a has the floating voltage V FB of V ERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and "1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is greater than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance between the N + layer 3b serving as the drain and the channel region 7a
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the channel region 7a.
  • the operation affects the channel region 7a as noise.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the total capacitance C PL +C WL +C BL +C SL of the channel region 7a.
  • the memory cell in plan view .DELTA.V.sub.FB may be made even smaller without reducing the integration density.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL, and the potential of the floating body described above are examples for performing the read operation, and other operating conditions under which the read operation can be performed. may be
  • FIG. (a) is a plan view of one memory cell in the memory area of the semiconductor memory device.
  • FIG. (b) is a cross-sectional view of one memory cell along line X-X' in FIG.
  • FIG. (c) is a plan view of the peripheral portion of the memory region and the outer region taken along line X-X' in FIG. (a).
  • FIG. (d) is a cross-sectional view of the memory region peripheral portion and the outer region along line X-X' in FIG. (c).
  • an N + layer 21 (an example of a “first impurity layer” in the claims) is placed on a P-layer substrate 20 (an example of a “substrate” in the claims) from below. ), forming a SiO 2 layer 22 and a mask insulating layer 23 on the outer region outside the memory region periphery.
  • the N + layer 21 is formed so as to extend from the memory area to the periphery of the memory area.
  • the N + layer 21 is formed before the SiO 2 layer 22 is formed using, for example, lithography, RIE (Reactive Ion Etching), epitaxial crystal growth, CMP (Chemical Mechanical Polishing), or the like.
  • the SiO 2 layer 22 is etched to form a SiO 2 layer 22a (an example of a "peripheral material layer" in the claims) in the outer region. ).
  • the upper surface position of the SiO 2 layer 22a is higher than the upper surface positions of the N + layers 21 in the memory area and the memory area peripheral portion, and the boundary portion between the memory area peripheral portion and the outer area is stepped.
  • the first insulating layer 24 (which is an example of the "first insulating layer” in the claims), the first material layer 25 (the " a second insulating layer 26 (an example of a “second insulating layer” in the claims), and a second material layer 27 (an example of a "second insulating layer” in the claims). (which is an example of a "second material layer”), a third insulating layer 28 (which is an example of a "third insulating layer” in the claims), and a third material layer 29, the memory region, and the memory region.
  • the CVD (Chemical Vapor Deposition) method is used to deposit the SiO 2 layer 22a in the outer region from the peripheral portion.
  • each of the first insulating layer 24, the first material layer 25, the second insulating layer 26, the second material layer 27, the third insulating layer 28, and the third material layer 29 is a memory region. At the boundary portion between the peripheral portion and the outer region, it is bent upward along the stepped shape of the portion to form a similar stepped shape.
  • the third material layer 29 may be formed by depositing the third insulating layer 28 thickly. Also, the third material layer 29 may be formed by CVD and CMP so that the upper surface of the memory region and the periphery of the memory region is near the upper surface of the third insulating layer 28 in the outer region. good. Also, the first insulating layer 24 may be formed separately in the memory region and the peripheral portion of the memory region.
  • the first material layer 25, the second insulating layer 26, the second material layer 27, the third insulating layer 28, and the third material layer 29 are formed by CMP.
  • An insulating layer 28a and a third material layer 29a are formed.
  • a first insulating layer 24, a first material layer 25a, a second insulating layer 26a, a second material layer 27a, a third insulating layer 28a, a third 3 material layer 29a is etched to form a hole 31 (which is an example of a "first hole" in the claims).
  • the vacancies 31 are filled to form Si pillars 33 (an example of the "semiconductor pillar" in the scope of claims) by an epitaxial crystal growth method.
  • a mask material layer 34 is formed to cover the Si pillars 33 and extend in the direction of the X-X' line in a plan view to reach the memory region peripheral portion and the outer region. Then, using the mask material layer 34 as an etching mask, the third material layer 29a, the third insulating layer 28a, the second material layer 27a, the second insulating layer 26a, and the first material layer 25a are formed by the RIE method. are etched to form a third material layer 29aa, a third insulating layer 28aa, a second material layer 27aa, a second insulating layer 26aa, and a first material layer 25aa.
  • Insulating layers 35a and 35b are formed to fill the side surfaces.
  • the first material layer 25aa and the second material layer 27aa are removed by etching, and holes 25b (which are an example of "second holes” in the scope of claims) are removed. ), 27b (which is an example of a "third hole” in the claims).
  • the insulating layers 35a and 35b serve as holding plates for the floating second insulating layer 26aa, third insulating layer 28aa, and third material layer 29aa in the memory cell region and the peripheral portion of the memory region.
  • the Si pillar 33 also serves as a holding plate for the second insulating layer 26aa, the third insulating layer 28aa, and the third material layer 29aa.
  • an HfO 2 layer (not shown) that will be a gate insulating layer and a TiN layer (not shown) that will be a gate conductor layer are separated by ALD (Atomic Layer Deposition), for example.
  • 25b, 27b and the Si pillar 33 are formed on the upper surface of the third material layer 29a.
  • the HfO 2 layer and the TiN layer are polished up to the upper surface positions of the Si pillar 33 and the third material layer 29aa, and the HfO 2 layers 36a and 36b ("first gate insulating material" in the claims) are polished. layer"), TiN layer 25A (an example of the "first conductor layer” in the claims), and 27A (an example of the "second conductor layer” in the claims).
  • a SiO 2 layer 38 is formed on the entire surface.
  • an N + layer 39 is formed in the contact hole surrounding the top of the Si pillar 33 by the epitaxial crystal growth method and the CMP method.
  • a contact hole 41 is formed in the SiO 2 layer 38 on the TiN layer 25A in the peripheral portion of the memory region.
  • a metal wiring layer 42 (which is an example of the "first metal wiring layer” in the claims) connected to the TiN layer 25A through the contact hole 41 is formed.
  • a SiO 2 layer 46 is formed over the entire surface.
  • a contact hole 47 is formed on the N + layer 39 and a contact hole 48 is formed on the TiN layer 27A.
  • a metal wiring layer 48 connected to the N + layer 39 through the contact hole 47 and a metal wiring layer 50 connected to the TiN layer 27A through the contact hole 49 (“second metal wiring layer” in the scope of claims). ” is an example).
  • Metal wiring 42 is connected to plate line PL, metal wiring layer 48 is connected to word line WL, and metal wiring layer 48 is connected to bit line BL. Also, the N + layer 21 is connected to the source line SL from the periphery of the Si pillar 33 through an embedded metal wiring layer (not shown) such as a W layer. A semiconductor memory device is thus formed on the substrate of the P layer 20 .
  • the Si pillar 33 may be formed of another semiconductor layer.
  • the X ⁇ Insulating layers 35a and 35b formed on both side surfaces in the direction perpendicular to the X′ line form the second insulating layer 26aa, the third insulating layer 26aa, and the third material layer 29aa in the memory cell region. Therefore, it may be formed only on the periphery of the memory area.
  • the TIN layer connected to the plate line is formed so that the memory cells are connected to each other. Memory operations are also performed in this structure.
  • the HfO 2 layers 36a and 36b which are gate insulating layers, may be made of a single layer or multiple layers.
  • a SiO 2 layer obtained by oxidizing the surface layer of the Si pillar 33 may be used for part or all of the gate insulating layer.
  • the TiN layers 25A and 27A which are the gate conductor layers, may be a single layer or multiple layers of other conductor material layers.
  • the SiO 2 layer 22a in the peripheral portion of the memory area may be another insulating layer or another material layer.
  • polishing by CMP is stopped at the surface of the first insulating layer 24, but it may be stopped at the surface layer of the mask insulating layer 23. FIG. Alternatively, it may stop at the surface layer of the SiO 2 layer 22a.
  • the N + layer 21 may be formed by diffusing the donor impurity to the bottom of the Si pillar 33 by heat treatment in the intermediate process up to that point.
  • the top of the Si pillar 33 may be formed by heat treatment, low-temperature plasma doping, or the like before or after the formation of the N + layer 39 . If the N + layer is formed on the top of the Si pillar 33, the N + layer 39 may not be formed.
  • the N + layer 21 is an impurity layer connected to the source line of the memory cell formed in the Si pillar 33, so it may be part of the peripheral portion of the memory region shown in the figure, or It doesn't have to be.
  • a tungsten (W) layer for example, may be embedded in the N + layer 21 around the Si pillar 33 .
  • each or one of them is divided into a plurality of structures in the vertical direction.
  • each or one of them may be divided into a plurality of structures in the vertical direction.
  • the dynamic flash memory operation can be performed by synchronously or asynchronously driving the conductor layers connected to the divided plate lines PL or word lines WL.
  • This embodiment provides the following features.
  • Feature 1 When a dynamic flash memory cell performs write and read operations, the voltage on word line WL swings up and down. At this time, the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7a. As a result, when the voltage of word line WL fluctuates up and down, the influence of voltage change in channel region 7a can be remarkably suppressed. This leads to an expansion of the operating margin of the dynamic flash memory cell. In this method of manufacturing a dynamic flash memory, as shown in FIGS.
  • the first material layer 25a and the second material layer 27A are removed, and the TiN layer 25A connected to the plate line PL and the TiN layer 27A connected to the word line WL are formed there. bottom.
  • the ends of the TiN layer 25A and the TiN layer 27A separated in the vertical direction in the memory region are formed on the same plane in the peripheral portion of the memory region.
  • connection between the TiN layers 25A, 27A and the metal wiring layers 42, 49 is realized without using any intermediate connecting portion.
  • the manufacturing method is facilitated.
  • FIG. 5G the holes 25b and 27b, the second insulating layer 26aa, the third insulating layer 28aa, and the third material layer 29aa in the peripheral portion of the memory region are shown in the direction perpendicular to line XX'.
  • Insulating layers 35a and 35b formed on both side surfaces of the substrate serve as supports for supporting the second insulating layer 26aa, the third insulating layer 28aa, and the third material layer 29aa floating in the air.
  • process defects such as breakage or collapse of the second insulating layer 26aa, the third insulating layer 28aa, and the third material layer 29aa in the post-process can be prevented.
  • FIG. (a) is a plan view of one memory cell of the semiconductor memory device.
  • FIG. (b) is a cross-sectional view taken along line XX' of FIG. (a).
  • FIG. (c) is a plan view for taking out cell wiring in the memory area periphery and outside area along line XX' in FIG. (a).
  • FIG. (d) is a cross-sectional view taken along the line XX' in FIG.
  • a large number of memory cells are arranged two-dimensionally.
  • Steps similar to those of FIGS. 5A to 5E are performed.
  • TiN layers 50 and 51 that serve as gate conductor layers are formed instead of the first material layer 25a and the second material layer 27a surrounding the holes 31 in FIG. 5E. ing.
  • the TiN layers 50 and 51 are located on the upper surface of the insulating layer 24 on the SiO 2 layer 24 in the peripheral portion of the memory region.
  • an HfO 2 layer 53 is formed on the side surfaces of the holes 31 to serve as a gate insulating layer.
  • Si pillars 54 are formed in the holes 31 by an epitaxial crystal growth method.
  • a material layer 56 is formed.
  • the third material layer 29a, the third insulating layer 28a, the TiN layer 51, the second insulating layer 26a, the TiN layer 50, and the first insulating layer are formed by the RIE method.
  • 24 are etched to form a third material layer 29aa, a third insulating layer 28aa, a TiN layer 51a, a second insulating layer 26aa and a TiN layer 50a.
  • insulating layers are buried on both side surfaces of the third material layer 29aa, the third insulating layer 28aa, the TiN layer 51a, the second insulating layer 26aa, and the TiN layer 50a in the direction perpendicular to line XX′. 57a and 57b are formed. Then, steps similar to those shown in FIGS. 5I to 5K are performed. A semiconductor memory device is thus formed on the substrate of the P layer 20 .
  • This embodiment provides the following features.
  • the insulating layers 57a and 57b serve as supports for supporting the second insulating layer 26aa, the third insulating layer 28aa, and the third material layer 29aa floating in the air like the insulating layers 35a and 35b in the first embodiment. It has no physical role. From these, in this embodiment, simplification of a manufacturing process is achieved.
  • FIG. (a) is a plan view of the peripheral portion of the memory area on one side of the semiconductor memory device and the outer area.
  • FIG. (b) is a cross-sectional view of the peripheral portion of one side memory region and the outer region along line XX' of FIG. (a).
  • FIG. (c) is a plan view of the peripheral portion of the memory area and the outer area along line XX' in FIG. (a).
  • FIG. (d) is a cross-sectional view of the memory region peripheral portion and the outer region along line XX' in FIG. (b).
  • FIG. 5H(a) between FIG. 5(a) and FIG. 5(c).
  • the memory cell shown in FIG. 5H(b) is located between FIG. 5(b) and FIG. 5(d).
  • a large number of memory cells are arranged two-dimensionally.
  • FIGS. 5A to 5H The same steps as in FIGS. 5A to 5H are performed.
  • FIG. 7A in the memory region peripheral portion and the outer region shown in FIGS. (c) and (d), as in FIG. It is connected and bent in the vertical direction at the periphery of the memory area and exposed on the upper surface.
  • the insulating layers 35a and 35b serve as holding plates for the floating second insulating layer 26aa, third insulating layer 26aa, and third material layer 29aa.
  • the holes 25b and 27b are not bent in the vertical direction as shown in FIGS. (c) and (d). Thereby, large-volume pores 60 are formed.
  • the holes 25b, 27b, 60 are filled with a TiN layer (not shown).
  • TiN layers 61 and 62 are formed by removing the TiN layer from the portion of the hole 60 . Then, after filling the holes 60 with an insulating layer (not shown), the same steps as in FIGS. 5I to 5K are performed. A semiconductor memory device is thus formed on the substrate of the P layer 20 .
  • This embodiment provides the following features. As shown in FIG. 7B, compared with the holes 25b and 27b shown in FIGS. (c) and (d), as shown in FIGS. Layer 26aa has no vertical bends. As a result, the holes 60 do not have the second insulating layer 26aa, and a large volume of space is obtained. This leads to uniform embedding of the subsequent TiN layers 25A, 27A.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b. Further, the length of the first gate conductor layer 5a and the second gate conductor layer 5b, the film thickness of the first gate insulating layer 4a and the second gate insulating layer 4b, and the dielectric constant are combined to obtain the The gate capacitance of one gate conductor layer 5a may be larger than the gate capacitance of the second gate conductor layer 5b. This also applies to other embodiments.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) for the channel region 7a of the word line WL1.
  • the potential variation ⁇ V FB of the channel region 7a of the floating body is reduced. This also applies to other embodiments.
  • the shape of the Si pillar 2 in plan view in FIG. 1 is circular, it may be other than circular, such as an ellipse or a shape elongated in one direction. This also applies to other embodiments.
  • N + layer 3a and the P layer 7 there may be an N-type impurity layer or a P-type impurity layer having a different acceptor impurity concentration.
  • An N - type or P-type impurity layer may be provided between N + layer 3 b and P layer 7 . This also applies to other embodiments.
  • the N + layers 3a, 3b of FIG. 1 may be formed of Si or other semiconductor material layers containing donor impurities. Also, the N + layer 3a and the N + layer 3b may be formed of different semiconductor material layers. This also applies to other embodiments.
  • the Si pillars 33 in FIG. 5 may be arranged two-dimensionally in a square lattice or an orthorhombic lattice.
  • a plurality of Si pillars connected to one word line may be arranged in a zigzag pattern or a sawtooth pattern with one side. This also applies to other embodiments.
  • FIG. 1 an example in which the first gate conductor layer 5a and the second gate conductor layer 5b are each formed of a single conductor material layer is shown. good.
  • an insulating layer may be provided between each conductor material layer. For example, by making the thicknesses of these conductor material layers the same, there is an advantage that the TiN layers 25A and 27A in FIG. 5G can be uniformly embedded.
  • the dynamic flash memory operation can also be performed in a structure in which the polarities of the conductivity types of N + layers 3a, 3b and P layer 7 are reversed in FIG. In this case, majority carriers in the Si pillar 2 become electrons. Therefore, a group of electrons generated by impact ionization is stored in the channel region 7a, and the "1" state is set. This also applies to FIG. 5 and the like.
  • the X ⁇ The insulating layers 35a and 35b formed on both sides in the direction perpendicular to the X' line are formed so that the Si pillars 33 hold the second insulating layer 26aa, the third insulating layer 26aa, and the third material layer 29aa in the memory cell region. Since it becomes a plate, it may be formed only on the periphery of the memory area. In addition, in the peripheral portion of the memory region, in a region where the third material layer 29a exists in plan view, the second insulating layer 26aa, the third insulating layer 26aa, and the third insulating layer 26aa are formed in the Si pillars 33 adjacent to the memory region. Insulating layers 35a, 35b may be absent in this region as well, provided that layer 29aa can be supported. This also applies to other embodiments.
  • a high-density and high-performance semiconductor memory device can be obtained.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

メモリ領域にＳｉ柱３３が形成される。そして、Ｓｉ柱３３を囲んで、水平方向に伸延したプレートＰＬに繋がるＴｉＮ層２５Ａとワード線ＷＬに繋がるＴｉＮ層２７Ａが、メモリ領域周辺部において、水平方向から垂直方向上方に曲折し、同一面上で上面を形成する。そして、これらＴｉＮ層２５Ａ，２７Ａは、これの上面に形成したコンタクトホール４１，４６を介して、金属配線層４２，４９に接続される。ソース線ＳＬ，プレート線ＰＬ，ワード線ＷＬ、ビット線ＢＬに印加する電圧によりＳｉ柱３３内にインパクトイオン現象により形成した正孔群を溜める、または溜めないことによりメモリ動作を行う。

Description

半導体メモリ装置と、その製造方法
　本発明は、半導体メモリ装置と、その製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図８に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成されたＤＲＡＭメモリセルの書込み動作を、図９に、動作上の問題点を、図１０に、読出し動作を示す。
　図８にＤＲＡＭメモリセルの書込み動作を示す。図８（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。この１個のＭＯＳトランジスタ１１０ａで構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図８（ｂ）は、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図８（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図８（ｃ）は、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図８（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図８（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図８（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を、図９を用いて説明する。図９（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図９（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) 　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖもの振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れないという問題点があった。
　図１０に読出し動作を示す。図１０（ａ）は、“１”書込み状態を、図１０（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１０（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このメモリセルを高密度化する課題がある。そして、メモリセルの各配線電極の外部への取り出しを、如何に容易に行うかが課題である。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまうという問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高性能化と、高密度化する必要がある。
　上記の課題を解決するために、本発明は、　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作とを行う半導体メモリ装置の製造方法であって、
　基板上に、複数の前記半導体柱を２次元状に形成したメモリ領域と、前記メモリ領域の外側の第１のメモリ領域周辺部と、前記第１のメモリ領域周辺部の外側に隣接する外側領域とを画定する工程と、
　前記外側領域の前記基板上に、その上面位置が前記第１のメモリ領域周辺部の上面位置よりも高く前記第１のメモリ領域周辺部との隣接部分がステップ状となるように周辺材料層を形成する工程と、
　前記メモリ領域及び前記第１のメモリ領域周辺部の前記基板上に前記第１の不純物層と、第１の絶縁層と、を形成する工程と、
　前記メモリ領域、前記第１のメモリ領域周辺部、前記周辺材料層に、下から前記第１のゲート導体層、第２の絶縁層、前記第２のゲート導体層、第３の絶縁層を、前記第１のメモリ領域周辺部と前記周辺材料層との前記ステップ状の形状に沿ってステップ状になり、且つ、少なくとも前記メモリ領域における前記第３の絶縁層の上面位置が、前記周辺材料層の上面位置より低くなるように形成する工程と、
　前記第１のメモリ領域周辺部において、前記第１のゲート導体層及び前記第２のゲート導体層が、前記ステップ状の形状に基づいて垂直方向上方に曲折し、且つ前記第１のゲート導体層と、前記第２のゲート導体層の上面位置を同じにし、且つそれらの上面を前記周辺材料層の上面位置近傍にする工程と、
　前記第１のメモリ領域周辺部の前記第１のゲート導体層に繋がる第１の金属配線層と、前記第２のゲート導体層に繋がる第２の金属配線層を形成する工程と、
　を有することを特徴とする（第１発明）半導体メモリ装置の製造方法。
　上記の第１発明において、さらに、
　前記周辺材料層と、前記第１の絶縁層を形成した後、下から第１の材料層と、前記第２の絶縁層と、第２の材料層と、前記第３の絶縁層とを、前記メモリ領域、前記第１のメモリ領域周辺部、前記外側領域を覆って形成する工程と、
　全体を研磨して、前記第１のメモリ領域周辺部において、垂直方向に伸延した前記第１の材料層と、前記第２の絶縁層と、前記第２の材料層と、前記第３の絶縁層との上面位置を、前記周辺材料層の上面近傍にする工程と、
　前記メモリ領域に前記第３の絶縁層と、前記第２の材料層と、前記第２の絶縁層と、前記第１の材料層と、前記第１の絶縁層と、を垂直方向に貫通した第１の空孔を、前記第１の不純物層上に形成する工程と、
　前記第１の空孔を埋めて前記半導体柱を形成する工程と、
　前記第１の材料層を除去して第２の空孔を形成するとともに、前記第２の材料層とを除去して第３の空孔を形成する工程と、
　前記第２の空孔と、前記第３の空孔の内側に第１のゲート絶縁層を形成する工程と、
　前記第２の空孔を埋めて、前記第１のゲート導体層となる第１の導体層を形成するとともに、前記第３の空孔を埋めて、前記第２のゲート導体層となる第２の導体層とを形成する工程と、
　を有することを特徴とする（第２発明）。
　上記の第２発明において、さらに、前記第２の空孔と、前記第３の空孔とを形成する前に、前記第１のメモリ領域周辺部における前記第２の絶縁層と、前記第３の絶縁層とに繋がり、且つ垂直方向に前記第１の絶縁層上から、上面が前記周辺材料層の上面近傍に繋がった第４の絶縁層を形成する工程とを有することを特徴とする（第３発明）。
　上記の第１発明において、
　前記周辺材料層と、前記第１の絶縁層を形成した後、下から前記第１のゲート導体層となる第３の導体層と、前記第２の絶縁層と、前記第２のゲート導体層となる第４の導体層と、前記第２の材料層と、前記第３の絶縁層とを、前記メモリ領域、前記第１のメモリ領域周辺部、前記外側領域を覆って形成する工程と、
　全体を研磨して、前記第１のメモリ領域周辺部において、垂直方向に伸延した前記第３の導体層と、前記第２の絶縁層と、前記第４の導体層と、前記第３の絶縁層との上面位置を、前記周辺材料層の上面近傍にする工程と、
　前記メモリ領域に前記第３の絶縁層と、前記第４の導体層と、前記第２の絶縁層と、前記第第３の導体層と、前記第１の絶縁層を貫通した第４の空孔を形成する工程と、
　前記第１の空孔の内壁を覆った第２のゲート絶縁層と、前記第１の不純物層に接した前記半導体柱を形成する工程と、
　を有することを特徴とする（第４発明）。
　上記の第１発明において、平面視において、前記メモリ領域を挟んで、前記第１のメモリ領域周辺部と反対側にある第２のメモリ領域周辺部に、水平方向から垂直方向に折り曲げた前記第２の絶縁層を形成しないことを特徴とする（第５発明）。
　上記の第１発明においとて、前記第１の不純物層がソース線に繋がり、前記第１のゲート導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がり、且つ前記ビット線の配線導体層が、平面視において、前記第２のゲート導体層の伸延方向と直交した方向に伸延して形成されることを特徴とする（第６発明）。
　上記の第１発明において、さらに、
　前記第３の材料層の一部を除去して、前記半導体柱の頂部を露出する工程と、
　露出した前記半導体柱の頂部を覆う、または前記頂部内部に前記第２の不純物層を形成する工程と、
　を有することを特徴とする（第７発明）。
　上記の第１発明において、前記第３の絶縁層を、複数の材料層をより形成する、ことを特徴とする（第８発明）。
　上記の課題を解決するために、本発明は、
　各メモリセルが、第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作とを行う半導体メモリ装置であって、
　基板上に、複数の前記半導体柱を２次元状に形成したメモリ領域と、前記メモリ領域の外側の第１のメモリ領域周辺部と、前記第１のメモリ領域周辺部の外側に隣接する外側領域とがあり、
　前記外側領域の前記基板上に、その上面位置が前記第１のメモリ領域周辺部の上面位置よりも高く前記第１のメモリ領域周辺部との隣接部分がステップ状となる周辺材料層と、
　前記メモリ領域及び前記第１のメモリ領域周辺部の前記基板上にある前記第１の不純物層と、第１の絶縁層と、
　前記第１のメモリ領域周辺部の前記第１のゲート導体層に繋がる第１の金属配線層と、前記第２のゲート導体層に繋がる第２の金属配線層と、
　を有し、
　前記メモリ領域、前記第１のメモリ領域周辺部、前記周辺材料層に、下から前記第１のゲート導体層、第２の絶縁層、前記第２のゲート導体層、第３の絶縁層が、前記第１のメモリ領域周辺部と前記周辺材料層との前記ステップ状の形状に沿ってステップ状になり、且つ、少なくとも前記メモリ領域における前記第３の絶縁層の上面位置が、前記周辺材料層の上面位置より低く、
　前記第１のメモリ領域周辺部において、前記第１のゲート導体層及び前記第２のゲート導体層が、前記ステップ状の形状に基づいて垂直方向上方に曲折し、且つ前記第１のゲート導体層と、前記第２のゲート導体層の上面位置を同じにし、且つそれらの上面が前記周辺材料層の上面位置近傍にある、
　ことを特徴とする（第９発明）。
　上記の第９発明において、前記第１のメモリ領域周辺部における前記第２の絶縁層と、前記第３の絶縁層とに繋がり、且つ垂直方向に前記第１の絶縁層上から、上面が前記周辺材料層の上面近傍に繋がった第４の絶縁層を有することを特徴とする（第１０発明）。
　上記の第９発明において、平面視において、前記メモリ領域を挟んで、前記第１のメモリ領域周辺部と反対側にある第２のメモリ領域周辺部に、水平方向から垂直方向に折り曲げた前記第２の絶縁層がないことを特徴とする（第１１発明）。
　上記の第９発明において、前記第１の不純物層がソース線に繋がり、前記第１の導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がっていることを特徴とする（第１２発明）。
　上記の第１２発明において、前記第１のゲート導体層が、平面視において、上下方向、及び左右方向に隣接する半導体柱に繋がっていることを特徴とする（第１３発明）。
　上記の第９発明において、平面視において、前記第１のゲート導体層と、前記第２のゲート導体層との一方、又は両方が複数に分割されていることを特徴とする（第１４発明）。
　上記の第９発明において、前記基板の垂直方向に、前記第１のゲート導体層と、前記第２のゲート導体層との一方、又は両方が複数に分割されていることを特徴とする（第１５発明）。
第１実施形態に係る半導体メモリ装置の構造図である。 第１実施形態に係る半導体メモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための構造図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第１実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第２実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第２実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第２実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第３実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 第３実施形態に係る半導体メモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書き込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体メモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。そして、図５を用いてダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にシリコン半導体柱２（特許請求の範囲の「半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、Ｓｉ柱２は、下よりＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）、アクセプタ不純物を含む半導体領域７（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、Ｓｉ柱２の上部を囲んで第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）と、がある。そして、第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセルが形成される。
　そして、図１に示すように、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。そして、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬは隣接したメモリセル間に繋がり、且つメモリ領域の周辺から、基板１に対して垂直方向の上部にある配線導体層に繋がる。
　なお、プレート線ＰＬに接続している、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬに接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　また、第１のゲート導体層５ａを２つ以上に分割して、それぞれを第１のプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線ＷＬの導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７ａは、電気的に基板１から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０がチャネル領域７ａに蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７ａの初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７ａのＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７ａに蓄えられていた、正孔群１０が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７ａの電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７ａの電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７ａの電位状態となる。このため、フローティングボディのチャネル領域７ａの電位が負の電圧になると、第１のダイナミック フラッシュ メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬに接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７ａの消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、ダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７ａには、環状の反転層Ｒａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層Ｒａには、ピンチオフ点Ｐが存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側のチャネル領域７ａには、ピンチオフ点は存在せずに全面に反転層Ｒｂが形成される。
　このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層Ｒｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７ａの第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂにも流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（例えば非特許文献７を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１０は、チャネル領域７ａの多数キャリアであり、チャネル領域７ａを正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７ａはソース線ＳＬの接続されたＮ+層３ａとチャネル領域７ａとの間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７ａが正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域７ａの書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ+層３ａとチャネル領域７ａとの間の第２の境界領域、または、Ｎ+層３ｂとチャネル領域７ａとの間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７ａを充電しても良い。なお、上記のビット線BＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。
　図４Ａ、図４Ｂを用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７ａがビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、しきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７ａがフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作時の、第１のゲート導体層５ａと第２のゲート導体層５ｂとのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。
　そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、ＣPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合の容量であり、ＣSLはソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７ａにノイズとして影響を与える。この時のチャネル領域７ａの電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７ａの全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。プレートＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなく、ΔＶFBを更に小さくしてもよい。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｍを用いて、第１実施形態に係る半導体メモリ装置の製造方法を説明する。本半導体メモリ装置においては、平面視において、メモリセルが２次元状に配置したメモリ領域（特許請求の範囲の「メモリ領域」の一例である）と、メモリ領域の外側に繋がってあるメモリ領域周辺部（特許請求の範囲の「第１のメモリ領域周辺部」の一例である）と、メモリ領域周辺部に繋がってある外側領域（特許請求の範囲の「外側領域」の一例である）とがある。これらの図において、図（ａ）は半導体メモリ装置のメモリ領域内にある１つのメモリセルの平面図である。図（ｂ）は図（ａ）のＸ－Ｘ’線に沿った１つのメモリセルの断面図である。図（ｃ）は図（ａ）におけるＸ－Ｘ’線に沿ったメモリ領域周辺部と、外側領域の平面図である。図（ｄ）は図（ｃ）におけるＸ－Ｘ’線に沿ったメモリ領域周辺部と、外側領域との断面図である。
　図５Ａに示すように、Ｐ層基板２０（特許請求の範囲の「基板」の一例である）上に、下からＮ+層２１（特許請求の範囲の「第１の不純物層」の一例である）、ＳｉＯ2層２２と、メモリ領域周辺部の外側にある外側領域にマスク絶縁層２３を形成する。Ｎ+層２１はメモリ領域からメモリ領域周辺部に繋がって形成される。なお、Ｎ+層２１の形成は、ＳｉＯ2層２２の形成の前に、例えば、リソグラフィ、ＲＩＥ（Reactive Ion Etching）、エピタキシャル結晶成長、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて形成する。
　次に、図５Ｂに示すように、マスク絶縁層２３をマスクにして、ＳｉＯ2層２２をエッチングして、外側領域にＳｉＯ2層２２ａ（特許請求の範囲の「周辺材料層」の一例である）を形成する。このＳｉＯ2層２２ａの上面位置は、メモリ領域及びメモリ領域周辺部のＮ+層２１の上面位置よりも高くなっており、メモリ領域周辺部と外側領域の境界部分がステップ状になっている。
　次に、図５Ｃに示すように、下から第１の絶縁層２４（特許請求の範囲の「第１の絶縁層」の一例である）、第１の材料層２５（特許請求の範囲の「第１の材料層」の一例である）、第２の絶縁層２６（特許請求の範囲の「第２の絶縁層」の一例である）、第２の材料層２７（特許請求の範囲の「第２の材料層」の一例である）、第３の絶縁層２８（特許請求の範囲の「第３の絶縁層」の一例である）、第３の材料層２９を、メモリ領域、メモリ領域周辺部から繋がり外側領域のＳｉＯ2層２２ａの上部に繋がって、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、堆積する。このとき、第１の絶縁層２４、第１の材料層２５、第２の絶縁層２６、第２の材料層２７、第３の絶縁層２８、第３の材料層２９のそれぞれは、メモリ領域周辺部と外側領域の境界部分において、当該部分のステップ状の形状に沿って上方に曲折し、同じようなステップ状になる。なお、第３の材料層２９は、第３の絶縁層２８を厚く堆積させて形成してもよい。また、第３の材料層２９は、ＣＶＤ法とＣＭＰ法を用いて、メモリ領域、メモリ領域周辺部において、上面位置が外側領域の第３の絶縁層２８上面近傍になるように形成してもよい。また、第１の絶縁層２４は、メモリ領域と、メモリ領域周辺部とにおいて、別々に形成してもよい。
　次に、図５Ｄに示すように、ＣＭＰ法により、第１の材料層２５、第２の絶縁層２６、第２の材料層２７、第３の絶縁層２８、第３の材料層２９を、それらの上面位置が、外側領域にある第１の絶縁層２４の上面位置になるように研磨して、第１の材料層２５ａ、第２の絶縁層２６ａ、第２の材料層２７ａ、第３の絶縁層２８ａ、第３の材料層２９ａを形成する。
　次に、図５Ｅに示すように、メモリ領域において、第１の絶縁層２４、第１の材料層２５ａ、第２の絶縁層２６ａ、第２の材料層２７ａ、第３の絶縁層２８ａ、第３の材料層２９ａをエッチングして、空孔３１（特許請求の範囲の「第１の空孔」の一例である）を形成する。
　次に、図５Ｆに示すように、空孔３１を埋めて、エピタキシャル結晶成長法によりＳｉ柱３３（特許請求の範囲の「半導体柱」の一例である）を形成する。
　次に、図５Ｇに示すように、平面視において、Ｓｉ柱３３を覆い、且つＸ－Ｘ’線方向に伸延し、メモリ領域周辺部、外側領域に至るマスク材料層３４を形成する。そして、マスク材料層３４をエッチングマスクにして、ＲＩＥ法により、第３の材料層２９ａ、第３の絶縁層２８ａ、第２の材料層２７ａ、第２の絶縁層２６ａ、第１の材料層２５ａをエッチングして、第３の材料層２９ａａ、第３の絶縁層２８ａａ、第２の材料層２７ａａ、第２の絶縁層２６ａａ、第１の材料層２５ａａを形成する。そして、第３の材料層２９ａａ、第３の絶縁層２８ａａ、第２の材料層２７ａａ、第２の絶縁層２６ａａ、第１の材料層２５ａａの、Ｘ－Ｘ’線に垂直な方向における両側の側面を埋めて絶縁層３５ａ、３５ｂ（特許請求の範囲の「第４の絶縁層」の一例である）を形成する。
　次に、図５Ｈに示すように、第１の材料層２５ａａ、第２の材料層２７ａａをエッチングにより除去して、空孔２５ｂ（特許請求の範囲の「第２の空孔」の一例である）、２７ｂ（特許請求の範囲の「第３の空孔」の一例である）を形成する。この場合、メモリセル領域、及びメモリ領域周辺部において、絶縁層３５ａ、３５ｂが、中空に浮く第２の絶縁層２６ａａ、第３の絶縁層２８ａａ、第３の材料層２９ａａの保持板となる。また、メモリセル領域では、Ｓｉ柱３３も第２の絶縁層２６ａａ、第３の絶縁層２８ａａ、第３の材料層２９ａａの保持板となる。
　次に、図５Ｉに示すように、例えばＡＬＤ（Atomic Layer Deposition）法によりゲート絶縁層となるＨｆＯ2層（図示せず）と、ゲート導体層となるＴｉＮ層（図示せず）とを空孔２５ｂ、２７ｂ、及びＳｉ柱３３、第３の材料層２９ａ上面に形成する。そして、ＣＭＰ法により、Ｓｉ柱３３、第３の材料層２９ａａの上面位置まで、ＨｆＯ2層、ＴｉＮ層を研磨して、ＨｆＯ2層３６ａ、３６ｂ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、ＴｉＮ層２５Ａ（特許請求の範囲の「第１の導体層」の一例である）、２７Ａ（特許請求の範囲の「第２の導体層」の一例である）を形成する。
　次に、図５Ｊに示すように、全面にＳｉＯ2層３８を形成する。そして、Ｓｉ柱３３の頂部を囲んだコンタクトホール内にエピタキシャル結晶成長法、ＣＭＰ法によりＮ+層３９（特許請求の範囲の「第２の不純物層」の一例である）を形成する。
　次に、図５Ｋに示すように、メモリ領域周辺部にあって、ＴｉＮ層２５Ａ上のＳｉＯ2層３８にコンタクトホール４１を形成する。そして、コンタクトホール４１を介して、ＴｉＮ層２５Ａに接続した金属配線層４２（特許請求の範囲の「第１の金属配線層」の一例である）を形成する。そして、全体にＳｉＯ2層４６を形成する。そして、Ｎ+層３９上にコンタクトホール４７とＴｉＮ層２７Ａ上にコンタクトホール４８を形成する。そして、コンタクトホール４７を介してＮ+層３９に繋がった金属配線層４８と、コンタクトホール４９を介してＴｉＮ層２７Ａに繋がった金属配線層５０（特許請求の範囲の「第２の金属配線層」の一例である）とを形成する。金属配線４２はプレート線ＰＬに接続され、金属配線層４８はワード線ＷＬに接続され、金属配線層４８はビット線ＢＬに接続される。また、Ｎ+層２１はＳｉ柱３３の周辺部から例えばＷ層などの埋め込み金属配線層（図示せず）を介してソース線ＳＬに接続される。これにより半導体メモリ装置がＰ層２０の基板上に形成される。
　なお、Ｓｉ柱３３は、他の半導体層で形成してもよい。
　また、図５Ｇにおける第３の材料層２９ａａ、第３の絶縁層２８ａａ、第２の材料層２７ａａ、第２の絶縁層２６ａａ、第１の材料層２５ａａ、第１の絶縁層２４ａの、Ｘ－Ｘ’線に垂直な方向における両側の側面に形成した絶縁層３５ａ、３５ｂは、メモリセル領域では、Ｓｉ柱３３が第２の絶縁層２６ａａ、第３の絶縁層２６ａａ、第３の材料層２９ａａの保持板となるので、メモリ領域周辺部だけに形成してもよい。この場合、図５Ｉでの工程において、メモリ領域においてリソグラフィ法と、ＲＩＥ法によりプレート線に繋がるＴｉＮ層２５Ａ、ワード線に繋がる２７Ａを形成する必要がある。この場合、ＲＩＥ法によるエッチングをワード線ＷＬ部だけに行うことにより、プレート線に繋がるＴＩＮ層はメモリセル同志で繋がって形成される。この構造においてもメモリ動作が行われる。
　また、ゲート絶縁層であるＨｆＯ2層３６ａ、３６ｂは、単層、または複数層の材料層を用いてもよい。また、Ｓｉ柱３３の表層を酸化したＳｉＯ2層をゲート絶縁層の一部、または全てに用いてもよい。
　また、ゲート導体層であるＴｉＮ層２５Ａ、２７Ａは、単層又は複数層の他の導体材料層を用いてもよい。
　また、メモリ領域周辺部のＳｉＯ2層２２ａは、他の絶縁層、または、他の材料層であってもよい。
　また、図５Ｉにおいて、ＣＭＰよる研磨を第１の絶縁層２４の表面で止めたが、マスク絶縁層２３の表層で止めてもよい。またＳｉＯ2層２２ａの表層で止めてもよい。
　また、図５Ｋにおいて、Ｎ+層２１は、それまでの途中工程での熱処理によりドナー不純物をＳｉ柱３３の底部に拡散させて形成してもよい。また、Ｓｉ柱３３の頂部にも、Ｎ+層３９の形成の前、また後において熱処理、低温プラズマドーピングなどを用いて形成してもよい。Ｓｉ柱３３の頂部にＮ+層を形成して場合は、Ｎ+層３９を形成しなくてもよい。また、図５ＡではＮ+層２１はＳｉ柱３３に形成されるメモリセルのソース線に繋がる不純物層であるので、図中に示したメモリ領域周辺部の一部にあってもよいし、またはなくてもよい。また、Ｓｉ柱３３の周辺のＮ+層２１に、例えばタングステン（Ｗ）層を埋め込んでもよい。
　また、図５では、プレート線ＰＬに繋がる１つのＴｉＮ層２５Ａと、ワード線に繋がる１つのＴｉＮ層２７Ａの構造の形成について説明したが、それぞれ、または一方が垂直方向において複数に分離された構造であってもよい。また、平面視においても、それぞれ、または一方が垂直方向において複数に分離された構造であってもよい。この場合、分割したプレート線ＰＬ、又はワード線ＷＬに接続された導体層を同期、または非同期で駆動してもダイナミック フラッシュ メモリ動作を行うことができる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７ａとの間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７ａの電圧変化の影響を著しく抑えることができる。これにより、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。このダイナミック フラッシュ メモリの製造方法において、図５Ｃ～図５Ｋに示したように、メモリ領域からメモリ領域周辺部のＳｉＯ2層２２ａの上部に繋がって形成した第１の絶縁層２４、第１の材料層２５、第２の絶縁層２６、第２の材料層２７、第３の絶縁層２８、第３の材料層２９を、表面位置がＳｉＯ2層２２ａ上の第１の絶縁層２４の表層になるまでＣＭＰ法で研磨して、その後に第１の材料層２５ａ、第２の材料層２７Ａを除去して、そこにプレート線ＰＬに繋がるＴｉＮ層２５Ａとワード線ＷＬに繋がるＴｉＮ層２７Ａを形成した。これにより、メモリ領域において、垂直方向に分かれているＴｉＮ層２５ＡとＴｉＮ層２７Ａとの終端が、メモリ領域周辺部において、同一平面上に形成される。これにより、ＴｉＮ層２５Ａ、２７Ａと金属配線層４２、４９との接続が、何の中間接続部を用いることなく実現された。且つ、ＴｉＮ層２５Ａ、２７Ａと金属配線層４２、４９との接続面が同一面上でなされるため、製造方法が容易となる。
（特徴２）
　図５Ｇに示したように、メモリ領域周辺部における空孔２５ｂ、２７ｂ、第２の絶縁層２６ａａ、第３の絶縁層２８ａａ、第３の材料層２９ａａの、Ｘ－Ｘ’線に垂直な方向における両側の側面に形成した絶縁層３５ａ、３５ｂは、空中に浮いた第２の絶縁層２６ａａ、第３の絶縁層２８ａａ、第３の材料層２９ａａを支える支持体となる。これにより、後工程における第２の絶縁層２６ａａ、第３の絶縁層２８ａａ、第３の材料層２９ａａの破損、または倒れなどの工程不良を防止できる。
（第２実施形態）
　図６Ａ～図６Cを用いて、第２実施形態に係る半導体メモリ装置の製造方法を説明する。これらの図において、図（ａ）は半導体メモリ装置の１つのメモリセルの平面図である。図（ｂ）は図（ａ）のＸ－Ｘ’線に沿った断面図である。図（ｃ）は図（ａ）におけるＸ－Ｘ’線に沿ったメモリ領域周辺部、外側領域でのセル配線取り出しのための平面図である。図（ｄ）は図（ｂ）におけるＸ－Ｘ’線に沿ったメモリ領域周辺部、外側領域でのセル配線取り出しのための断面図である。メモリ装置においては、このメモリセルが２次元状に多数配置されている。
　図５Ａ～図５Eと同様の工程を行う。図６Ａに示すように、この工程において、図５Ｅにおける空孔３１を囲んだ、第１の材料層２５ａ、第２の材料層２７ａに替えてゲート導体層となるＴｉＮ層５０、５１を形成している。ＴｉＮ層５０、５１はメモリ領域周辺部において、その上面位置がＳｉＯ2層２４上の絶縁層２４の上面位置になっている。
　次に、図６Ｂに示すように、空孔３１側面にゲート絶縁層となるＨｆＯ2層５３を形成する。そして、空孔３１内にエピタキシャル結晶成長法によりＳｉ柱５４を形成する。
　次に、図６Ｃに示すように、図５Gに示した工程と同じく、平面視において、Ｓｉ柱３３を覆い、且つＸ－Ｘ’線方向に伸延し、メモリ領域周辺部、外側領域に至るマスク材料層５６を形成する。そして、マスク材料層５６をエッチングマスクにして、ＲＩＥ法により、第３の材料層２９ａ、第３の絶縁層２８ａ、ＴｉＮ層５１、第２の絶縁層２６ａ、ＴｉＮ層５０、第１の絶縁層２４をエッチングして、第３の材料層２９ａａ、第３の絶縁層２８ａａ、ＴｉＮ層５１ａ、第２の絶縁層２６ａａ、ＴｉＮ層５０ａを形成する。そして、第３の材料層２９ａａ、第３の絶縁層２８ａａ、ＴｉＮ層５１ａ、第２の絶縁層２６ａａ、ＴｉＮ層５０ａの、Ｘ－Ｘ’線に垂直な方向における両側の側面を埋めて絶縁層５７ａ、５７ｂを形成する。そして、図５Ｉ～図５Ｋと同様の工程を行う。これにより半導体メモリ装置がＰ層２０の基板上に形成される。
　本実施形態は、下記の特徴を供する。
　本実施形態では、第１実施形態におけるような、空孔２５ｂ、２７ｂの形成と、空孔２５ｂ、２７ｂ内にＨｆＯ2層３６ａ、３６ｂ、ＴｉＮ層２５Ａ、２７Ａを埋め込む工程とがない。これにより、絶縁層５７ａ、５７ｂは、第１実施形態における絶縁層３５ａ、３５ｂのように空中に浮いた第２の絶縁層２６ａａ、第３の絶縁層２８ａａ、第３の材料層２９ａａを支える支持体としての役割はない。これらより、本実施形態では、製造工程の簡易化が図られる。
（第３実施形態）
　図７Ａ、図７Ｂを用いて、第３実施形態に係る半導体メモリ装置の製造方法を説明する。これらの図において、図（ａ）は半導体メモリ装置の片側メモリ領域周辺部、外側領域の平面図である。図（ｂ）は図（ａ）のＸ－Ｘ’線に沿った片側メモリ領域周辺部、外側領域の断面図である。図（ｃ）は図（ａ）におけるＸ－Ｘ’線に沿ったメモリ領域周辺部、外側領域の平面図である。図（ｄ）は図（ｂ）におけるＸ－Ｘ’線に沿ったメモリ領域周辺部、外側領域の断面図である。図（ａ）と図（ｃ）との間には図５Ｈ（ａ）に示したメモリセルがある。そして、図（ｂ）と図（ｄ）との間には図５Ｈ（ｂ）に示したメモリセルがある。そして、メモリ装置においては、このメモリセルが２次元状に多数配置されている。
　図５Ａ～図５Ｈと同様の工程を行う。図７Ａに示すように、図（ｃ）、図（ｄ）に示すメモリ領域周辺部、外側領域は、図５Ｈと同じく、空孔２５ｂ、２７ｂが、メモリ領域からメモリ領域周辺部まで水平方向に繋がり、メモリ領域周辺部で垂直方向に曲折して上面に露出している。そして、絶縁層３５ａ、３５ｂが、中空に浮く第２の絶縁層２６ａａ、第３の絶縁層２６ａａ、第３の材料層２９ａａの保持板となっている。そして、図（ｃ）、図（ｄ）から見てＸ－Ｘ’線上の反対側のメモリ領域周辺部では、図（ａ）、図（ｂ）に示すように、空孔２５ｂ、２７ｂは、空孔２５ｂ、２７ｂは、図（ｃ）、図（ｄ）のように垂直方向へ曲折していない。これにより、大きい体積の空孔６０が形成される。そして、空孔２５ｂ、２７ｂ、６０内にＴｉＮ層（図示せず）を埋め込む。
　次に、図７Ｂに示すように、空孔６０の部分のＴｉＮ層を除去して、ＴｉＮ層６１、６２を形成する。そして、空孔６０に絶縁層（図示せず）を埋め込んだ後、図５Ｉ～図５Ｋまでと同様の工程を行う。これにより半導体メモリ装置がＰ層２０の基板上に形成される。
　本実施形態は、下記の特徴を供する。
　図７Ｂに示したように、図（ｃ）、図（ｄ）に示した空孔２５ｂ、２７ｂと比べ、図（ａ）、図（ｂ）に示すように、空孔６０では第２の絶縁層２６ａａは垂直方向に曲折する部分がない。これにより、空孔６０は、第２の絶縁層２６ａａはなく、大きい体積の空間が得られる。これは、次のＴｉＮ層２５Ａ、２７Ａの均一な埋め込みに繋がる。
（その他の実施形態）
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚より薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率より高くしてもよい。また、第１のゲート導体層５ａ、第２のゲート導体層５ｂの長さ、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量より、大きくしてもよい。このことは、他の実施形態においても同様である。
　また、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WL１のチャネル領域７ａに対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７ａの電位変動ΔＶFBは、小さくなる。このことは、他の実施形態においても同様である。
　また、図１における、Ｓｉ柱２の平面視における形状は、円形状であったが、円形以外の、例えば楕円、一方方向に長く伸びた形状などであってもよい。このことは、他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａと、Ｐ層７間に、Ｎ型、またはアクセプタ不純物濃度の異なるＰ型の不純物層があってもよい。また、Ｎ+層３ｂと、Ｐ層７との間に、Ｎ型、またはＰ型の不純物層があってもよい。このことは、他の実施形態においても同様である。
　また、図１のＮ+層３ａ、３ｂは、ドナー不純物を含んだ、Ｓｉまたは他の半導体材料層より形成されてもよい。また、Ｎ+層３ａと、Ｎ+層３ｂとは、異なる半導体材料層で形成されてもよい。このことは、他の実施形態においても同様である。
　また、図５におけるＳｉ柱３３を２次元状に、正方格子状、または斜方格子状に配列させてもよい良い。Ｓｉ柱を斜方格子状に配置した場合、１つのワード線に繋がるＳｉ柱は複数個を１辺としてジグザグ状、またはのこぎり状に配置させてもよい。このことは、他の実施形態においても同様である。
　また、図５のＰ層基板２０に替えて、ＳＯＩ、多層ウエル、導体層を用いてもよい。このことは、他の実施形態においても同様である。
　また、図１において、第１のゲート導体層５ａ、第２のゲート導体層５ｂはそれぞれ１つの導体材料層で形成した例を示したが、垂直方向において、複数の導体層で形成してもよい。また、複数層の導体材料層で形成する場合、それぞれの導体材料層間に絶縁層を設けてもよい。例えば、これら導体材料層の厚さを同じにすることにより、図５ＧにおけるＴｉＮ層２５Ａ、２７Ａの埋め込みを均一にできる利点が得られる。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層７の導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｓｉ柱２での多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７ａに蓄えられて、“１”状態が設定される。このことは、図５等においても同様である。
　また、図５Ｇにおける第３の材料層２９ａａ、第３の絶縁層２８ａａ、第２の材料層２７ａａ、第２の絶縁層２６ａａ、第１の材料層２５ａａ、第１の絶縁層２４ａの、Ｘ－Ｘ’線に垂直な方向における両側に形成した絶縁層３５ａ、３５ｂは、メモリセル領域では、Ｓｉ柱３３が第２の絶縁層２６ａａ、第３の絶縁層２６ａａ、第３の材料層２９ａａの保持板となるので、メモリ領域周辺部だけに形成してもよい。また、メモリ領域周辺部において、平面視において、第３の材料層２９ａのある領域において、メモリ領域の隣接したＳｉ柱３３で第２の絶縁層２６ａａ、第３の絶縁層２６ａａ、第３の材料層２９ａａを支持できるならば、この領域にも絶縁層３５ａ、３５ｂはなくてもよい。このことは、他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体メモリ装置と、その製造方法によれば、高密度で、かつ高性能の半導体メモリ装置が得られる。
１　基板
２０、２２　Ｐ層基板
２、３３、５４　Ｓｉ柱
３ａ、３ｂ、２１、２２ａ、３９　Ｎ+層
４ａ　第１のゲート絶縁層
４ｂ　第２のゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
６、３５ａ、３５ｂ　絶縁層
７、２１　Ｐ層
７ａ　チャネル領域
１０　正孔群
２４　第１の絶縁層
２６、２６ａ、２６ａａ　第２の絶縁層
２８、２８ａ、２８ａａ　第３の絶縁層
２５、２５ａ　第１の材料層
２７、２７ａ　第２の材料層
２９、２９ａ　第３の材料層
３１、２５ｂ、２７ｂ、６０　空孔
３８、４６　ＳｉＯ2層
２３　マスク絶縁層
３４、５６　マスク材料層
２５Ａ、２７Ａ、５０、５１、５０ａ、５１ａ、６１、６２　ＴｉＮ層
４１、４７、４９　コンタクトホール
４２、４８、５０　金属配線層
３６ａ、３６ｂ、５３　ＨｆＯ2層
Ｒａ、Ｒｂ　反転層
Ｐ　ピンチオフ点
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ　ワード線
ＢＬ　ビット線

Claims (15)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作とを行う半導体メモリ装置の製造方法であって、
    　基板上に、複数の前記半導体柱を２次元状に形成したメモリ領域と、前記メモリ領域の外側の第１のメモリ領域周辺部と、前記第１のメモリ領域周辺部の外側に隣接する外側領域とを画定する工程と、
    　前記外側領域の前記基板上に、その上面位置が前記第１のメモリ領域周辺部の上面位置よりも高く前記第１のメモリ領域周辺部との隣接部分がステップ状となるように周辺材料層を形成する工程と、
    　前記メモリ領域の前記基板上に前記第１の不純物層と、第１の絶縁層と、を形成する工程と、
    　前記メモリ領域、前記第１のメモリ領域周辺部、前記周辺材料層に、下から前記第１のゲート導体層、第２の絶縁層、前記第２のゲート導体層、第３の絶縁層を、前記第１のメモリ領域周辺部と前記周辺材料層との前記ステップ状の形状に沿ってステップ状になり、且つ、少なくとも前記メモリ領域における前記第３の絶縁層の上面位置が、前記周辺材料層の上面位置より低くなるように形成する工程と、
    　前記第１のメモリ領域周辺部において、前記第１のゲート導体層及び前記第２のゲート導体層が、前記ステップ状の形状に基づいて垂直方向上方に曲折し、且つ前記第１のゲート導体層と、前記第２のゲート導体層の上面位置を同じにし、且つそれらの上面を前記周辺材料層の上面位置近傍にする工程と、
    　前記第１のメモリ領域周辺部の前記第１のゲート導体層に繋がる第１の金属配線層と、前記第２のゲート導体層に繋がる第２の金属配線層を形成する工程と、
    　を有することを特徴とする半導体メモリ装置の製造方法。
  2. 　前記周辺材料層と、前記第１の絶縁層を形成した後、下から第１の材料層と、前記第２の絶縁層と、第２の材料層と、前記第３の絶縁層とを、前記メモリ領域、前記第１のメモリ領域周辺部、前記外側領域を覆って形成する工程と、
    　全体を研磨して、前記第１のメモリ領域周辺部において、垂直方向に伸延した前記第１の材料層と、前記第２の絶縁層と、前記第２の材料層と、前記第３の絶縁層との上面位置を、前記周辺材料層の上面近傍にする工程と、
    　前記メモリ領域に前記第３の絶縁層と、前記第２の材料層と、前記第２の絶縁層と、前記第１の材料層と、前記第１の絶縁層と、を垂直方向に貫通した第１の空孔を、前記第１の不純物層上に形成する工程と、
    　前記第１の空孔を埋めて前記半導体柱を形成する工程と、
    　前記第１の材料層を除去して第２の空孔を形成するとともに、前記第２の材料層とを除去して第３の空孔を形成する工程と、
    　前記第２の空孔と、前記第３の空孔の内側に第１のゲート絶縁層を形成する工程と、
    　前記第２の空孔を埋めて、前記第１のゲート導体層となる第１の導体層を形成するとともに、前記第３の空孔を埋めて、前記第２のゲート導体層となる第２の導体層とを形成する工程と、
    　を有することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  3. 　前記第２の空孔と、前記第３の空孔とを形成する前に、前記第１のメモリ領域周辺部における前記第２の絶縁層と、前記第３の絶縁層とに繋がり、且つ垂直方向に前記第１の絶縁層上から、上面が前記周辺材料層の上面近傍に繋がった第４の絶縁層を形成する工程と、を有する、
    　ことを特徴とする請求項２に記載の半導体メモリ装置の製造方法。
  4. 　前記周辺材料層と、前記第１の絶縁層を形成した後、下から前記第１のゲート導体層となる第３の導体層と、前記第２の絶縁層と、前記第２のゲート導体層となる第４の導体層と、前記第２の材料層と、前記第３の絶縁層とを、前記メモリ領域、前記第１のメモリ領域周辺部、前記外側領域を覆って形成する工程と、
    　全体を研磨して、前記第１のメモリ領域周辺部において、垂直方向に伸延した前記第３の導体層と、前記第２の絶縁層と、前記第４の導体層と、前記第３の絶縁層との上面位置を、前記周辺材料層の上面近傍にする工程と、
    　前記メモリ領域に前記第３の絶縁層と、前記第４の導体層と、前記第２の絶縁層と、前記第第３の導体層と、前記第１の絶縁層を貫通した第４の空孔を形成する工程と、
    　前記第１の空孔の内壁を覆った第２のゲート絶縁層と、前記第１の不純物層に接した前記半導体柱を形成する工程と、
    　を有することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  5. 　平面視において、前記メモリ領域を挟んで、前記第１のメモリ領域周辺部と反対側にある第２のメモリ領域周辺部に、水平方向から垂直方向に折り曲げた前記第２の絶縁層を形成しない、
    　ことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  6. 　前記第１の不純物層がソース線に繋がり、前記第１のゲート導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がり、且つ前記ビット線の配線導体層が、平面視において、前記第２のゲート導体層の伸延方向と直交した方向に伸延して形成される、
    　ことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  7. 　前記第３の材料層の一部を除去して、前記半導体柱の頂部を露出する工程と、
    　露出した前記半導体柱の頂部を覆う、または前記頂部内部に前記第２の不純物層を形成する工程と、
    　を有することを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  8. 　前記第３の絶縁層を、複数の材料層をより形成する、ことを特徴とする請求項１に記載の半導体メモリ装置の製造方法。
  9. 　各メモリセルが、第１のゲート導体層と、第２のゲート導体層と、第１の不純物層と、第２の不純物層に印加する電圧を制御して、半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した前記半導体柱の多数キャリアである正孔群又は電子群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物層と、前記第２の不純物層に印加する電圧を制御して、前記半導体柱の内部から前記半導体柱の多数キャリアである前記正孔群又は前記電子群を除去するデータ消去動作とを行う半導体メモリ装置であって、
    　基板上に、複数の前記半導体柱を２次元状に形成したメモリ領域と、前記メモリ領域の外側の第１のメモリ領域周辺部と、前記第１のメモリ領域周辺部の外側に隣接する外側領域とがあり、
    　前記外側領域の前記基板上に、その上面位置が前記第１のメモリ領域周辺部の上面位置よりも高く前記第１のメモリ領域周辺部との隣接部分がステップ状となる周辺材料層と、
    　前記メモリ領域及び前記第１のメモリ領域周辺部の前記基板上にある前記第１の不純物層と、第１の絶縁層と、
    　前記第１のメモリ領域周辺部の前記第１のゲート導体層に繋がる第１の金属配線層と、前記第２のゲート導体層に繋がる第２の金属配線層と、
    　を有し、
    　前記メモリ領域、前記第１のメモリ領域周辺部、前記周辺材料層に、下から前記第１のゲート導体層、第２の絶縁層、前記第２のゲート導体層、第３の絶縁層が、前記第１のメモリ領域周辺部と前記周辺材料層との前記ステップ状の形状に沿ってステップ状になり、且つ、少なくとも前記メモリ領域における前記第３の絶縁層の上面位置が、前記周辺材料層の上面位置より低く、
    　前記第１のメモリ領域周辺部において、前記第１のゲート導体層及び前記第２のゲート導体層が、前記ステップ状の形状に基づいて垂直方向上方に曲折し、且つ前記第１のゲート導体層と、前記第２のゲート導体層の上面位置を同じにし、且つそれらの上面が前記周辺材料層の上面位置近傍にある、
    　ことを特徴とする半導体メモリ装置。
  10. 　前記第１のメモリ領域周辺部における前記第２の絶縁層と、前記第３の絶縁層とに繋がり、且つ垂直方向に前記第１の絶縁層上から、上面が前記周辺材料層の上面近傍に繋がった第４の絶縁層を有することを特徴とする請求項９に記載の半導体メモリ装置。
  11. 　平面視において、前記メモリ領域を挟んで、前記第１のメモリ領域周辺部と反対側にある第２のメモリ領域周辺部に、水平方向から垂直方向に折り曲げた前記第２の絶縁層がないことを特徴とする請求項９に記載の半導体メモリ装置。
  12. 　前記第１の不純物層がソース線に繋がり、前記第１の導体層がプレート線に繋がり、前記第２のゲート導体層がワード線に繋がり、前記第２の不純物層がビット線に繋がっていることを特徴とする請求項９に記載の半導体メモリ装置。
  13. 　前記第１のゲート導体層が、平面視において、上下方向、及び左右方向に隣接する半導体柱に繋がっていることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 　平面視において、前記第１のゲート導体層と、前記第２のゲート導体層との一方、又は両方が複数に分割されていることを特徴とする請求項９に記載の半導体メモリ装置。
  15. 　前記基板の垂直方向に、前記第１のゲート導体層と、前記第２のゲート導体層との一方、又は両方が複数に分割されていることを特徴とする請求項９に記載の半導体メモリ装置。
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