KR20090038412A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 양상에 따르면, 기판; 기판상에 배치되는 절연층; 기판에 수직으로 배치되는 원주형 반도체; 원주형 반도체 주위에 배치되는 전하 저장 적층막; 전하 저장 적층막과 접촉하고 제1 단면을 갖는 제1 단부를 구비하는 제1 도전층; 전하 저장 적층막과 접촉하고 상기 제1 도전층과 분리되어 제2 단면을 갖는 제2 단부를 구비하는 제2 도전층; 제1 단면 상에 배치되는 제1 컨택트 플러그; 및 제2 단면 상에 배치되는 제2 컨택트 플러그 포함하는 불휘발성 반도체 기억 장치가 제공된다.
Figure P1020090027142
불휘발성 반도체 기억 장치, 기판, 적층막, 도전층, 단부, 컨택트 플러그

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR STORAGE APPARATUS AND METHOD FOR MANUFACTURING THE SAME}
관련 출원의 상호 참조
2006년 10월 17일부로 출원된 명세서, 청구범위, 도면 및 요약을 포함하는 일본 특허 출원번호 제2006-283117호의 전체 내용은 본 명세서에 참조로서 포함한다.
본 발명은 데이터를 전기적으로 재기입할 수 있는 반도체 기억 장치에 관한 것으로서, 특히 반도체 기억 장치 중 불휘발성 반도체 기억 장치에 관한 것이다.
소형, 대용량 불휘발성 반도체 기억 장치에 대한 요구가 급증하고 있고, 고집적화 및 대용량화를 실현할 것으로 예상되는 NAND 플래시 메모리가 주목받고 있다. 공통 제조 방법하에서는 트레이스 패턴 등을 마이크로처리하기 위한 설계 규칙을 축소하는 데 어려움이 있다.
이러한 이유로, 메모리의 집적도를 높이기 위하여, 3차원으로 배열한 메모리 셀을 포함하는 복수의 반도체 기억 장치가 최근 제안되었다(예를 들어, JP-2003-078044-A, US Patent No.5,599,724, US Patent No.5,707,885 및 Masuoka et al., "Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell," IEEE TRANSACTIONS ON ELECTRONIC DEVICES, VOL. 50, NO.4, pp 945-951, April 2003 참조).
3차원으로 배열한 메모리 셀을 포함하는 많은 종래기술의 반도체 기억 장치에서, 메모리 셀은 복수의 사진 제판 프로세스(이하에서 "PEP"로 표현함, 이 때, 패터닝은 소위 포토레지스트를 사용하는 리소그라피 프로세스 및 에칭 프로세스와 같은 프로세스를 통해 수행됨)에 속하는 처리를 각 층에 대하여 수행해야 한다. 설계 규칙의 최소 선폭에서 수행되는 PEP는 "임계 PEP"로서 취급하고, 설계 규칙의 최소 선폭보다 넓은 선폭에서 수행하는 사진 제판 프로세스는 "러프(rough) PEP"로서 취급한다. 메모리 셀을 3차원 패턴으로 배열하는 종래기술의 반도체 기억 장치에서는 메모리 셀의 한 층에 대하여 3개의 임계 PEP 또는 그 이상을 필요로 한다. 또한, 많은 반도체 기억 장치에서, 메모리 셀은 다른 셀의 상부에 단순히 적층되는데, 이는 메모리 셀의 3차원 집적화로 인한 비용 증가를 피할 수 없다.
추가로, 메모리 셀을 3차원 패턴으로 배열하는 경우, 메모리 셀의 복수의 워드선 전극층(예를 들어, 폴리실리콘층, 비결정 실리콘층 또는 금속층)에 대한 모든 비아 홀을 하나의 프로세스로 형성할 수 있다면 비용 감소 효과를 높일 수 있다.
본 발명의 양상에 따르면, 기판; 기판상에 배치하는 절연층; 기판에 수직으로 배치하는 원주형 반도체; 적층막-상기 적층막은 원주형 반도체 주위에 배치하는 제1 절연막, 제1 절연막 주위에 배치하는 전하 저장막, 전하 저장막 주위에 배치하는 제2 절연막을 포함함-; 절연층 위에 배치하고, 적층막과 접촉하는 제1 도전층; 제1 도전층 위에 배치하는 제1 층간 절연층; 제1 층간 절연층 위에 배치하고, 적층막과 접촉하는 제2 도전층; 제1 도전층에 접속하는 제1 컨택트 플러그; 및 제2 도전층에 접속하는 제2 컨택트 플러그를 포함하는 불휘발성 반도체 기억 장치를 제공하는데, 제1 도전층은 위쪽으로 구부러진 제1 단부를 포함하고; 제2 도전층은 위쪽으로 구부러진 제2 단부를 포함하고; 제1 단부는 제1 단면을 포함하고; 제2 단부는 제2 단면을 포함하고; 제1 컨택트 플러그는 제1 단면 위에 배치하고; 제2 컨택트 플러그는 제2 단면 위에 배치한다.
본 발명의 다른 양상에 따르면, 개구부 형성 프로세스를 수행하는 단계-기판상에 절연막을 적층하는 단계 및 절연막에 오목부 및 볼록부를 형성하는 단계를 포함함-; 배치 프로세스를 수행하는 단계-오목부, 오목부의 측벽 및 볼록부를 따라 제1 도전막을 적층하는 단계 및 제1 도전막 위에 제1 층간 절연막을 적층하는 단계를 포함함-; 평면화 프로세스를 수행하는 단계-볼록부 위의 제1 층간 절연막을 제거하는 단계 및 볼록부 위의 제1 도전막을 제거하는 단계를 포함함-; 평면화 프로세스를 통해 노출되는 제1 도전막의 단면 위에 컨택트 플러그를 형성하는 단계를 포함하는 불휘발성 반도체 기억 장치의 제조 방법을 제공한다.
본 발명의 또 다른 양상에 따르면, 기판; 기판에 수직으로 형성하는 원주형 반도체; 원주형 반도체 주위에 형성하는 전하 저장 적층막; 전하 저장 적층막과 접촉하는 제1 도전층; 제1 도전층으로부터 분리되고, 전하 저장 적층막과 접촉하는 제2 도전층을 포함하는 불휘발성 반도체 기억 장치를 제공하는데, 제1 도전층의 단면 및 제2 도전층의 단면은 기판에 평행인 공통 평면에 형성된다.
본 발명에 따라서, 3차원적으로 적층된 메모리 셀을 포함하고, 워드선 전극으로의 컨택 처리를 위한 다수의 프로세스를 줄여 비용을 절감시키는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 실시예에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법에 대하여 이하에서 설명한다. 본 발명은 이하에서 설명되는 실시예에 한정되는 것은 아니다. 각 실시예에서, 유사한 구성요소에는 유사한 참조번호를 할당하고, 반복되는 설명을 생략하는 경우도 있을 수도 있다.
(제1 실시예)
도 1은 제1 실시예의 불휘발성 반도체 기억 장치(1)의 개략도를 도시한다. 제1 실시예의 불휘발성 반도체 기억 장치(1)는 메모리 트랜지스터 영역(2), 워드선 구동 회로(3), 소스측 선택 게이트선 SGS 구동 회로(4), 드레인측 선택 게이트선 SGD 구동 회로(5), 감지 증폭기(6), 워드선 WL(7), 비트선 BL(8), 소스측 선택 게이트선 SGS(30), 드레인측 선택 게이트선 SGD(31) 등을 구비한다. 도 1에 도시된 바와 같이, 제1 실시예의 불휘발성 반도체 기억 장치(1)에서, 메모리 트랜지스터 영역(2)을 구성하는 메모리 트랜지스터는 복수의 반도체 층을 서로 적층함으로써 집합적으로 형성된다. 또한, 도 1에 도시된 바와 같이, 각 층에 있는 워드선 WL(7)은 메모리 트랜지스터 영역(2)에 2차원으로 분포된다. 비트선(8)에 직교하는 방향에 있는 적어도 일단의 워드선 WL(7)의 끝은 기판에 대하여 위쪽으로 구부러져 있고, CMP 등으로 평탄화된다. 따라서, 그 끝은 각각 평탄한 단면이다. 워드선 WL(7)을 워드선 구동 회로(3)에 접속하기 위한 컨택트는 각 워드선 WL(7)의 노출된 단면상에 단일 프로세스로 집합적으로 형성된다. 그 결과, 컨택트 처리가 쉬어진다.
도 2는 제1 실시예의 불휘발성 반도체 기억 장치(1)의 메모리 트랜지스터 영역(2) 일부의 개략도이다. 본 실시예에서, 메모리 트랜지스터 영역(2)은 m×n("m" 및 "n"은 자연수를 나타냄) 메모리 스트링(10)을 포함하며, 각 메모리 스트링은 메모리 트랜지스터 MTr1mn 내지 MTr4mn(40), 선택 트랜지스터 SSTrmn(50) 및 SDTrmn(60)을 포함한다. 도 2는 m=3 및 n=4인 경우에 얻어지는 예시적인 메모리 트랜지스터 영역(2)을 도시한다.
각 메모리 스트링(10)의 메모리 트랜지스터 MTr1mn 내지 MTr4mn(40)의 게이트에 접속되는 워드선 WL1 내지 WL4(7)는 단일 전기 도전층으로부터 공통으로 형성한다. 도 1 및 2에 도시한 바와 같이, 제1 실시예의 불휘발성 반도체 기억 장치(1)의 워드선 WL1 내지 WL4(7)는 2차원으로 분포하고, 평탄한 평면 구조로 가정한다. 워드선 WL1 내지 WL4(7) 각각은 메모리 스트링(10)에 기본적으로 수직인 평면 구조를 포함한다. 소스측 선택 트랜지스터 SSTrmn(50)을 구동하는 소스측 선택 게이트선 SGS(30)은 각 층에 항상 공통 전위를 선택적으로 생기게 할 수 있다. 그러므로 본 실시예에서 소스측 선택 게이트선 SGS(30)는 평면 구조를 채택한다. 그러나, SGS(30)의 모양은 평면 구조에 한정되는 것이 아니고, 상호 분리 절연된 상호접속으로 구성된 구조를 또한 가정할 수 있다. 드레인측 선택 게이트선 SGD(31)는 평면 구조 또는 상호 분리 절연된 상호접속으로 구성되는 구조를 또한 가정할 수도 있다.
반도체 기판에서, n+ 영역(도시하지 않음)은 P-웰 영역(14) 상에 형성된다. 메모리 스트링(10) 각각은 n+ 영역 위에 원주형 반도체를 포함한다. 각 메모리 스트링(10)은 반도체 기판상에 매트릭스 패턴으로 배열된다. 원주형 반도체는 원주형 모양 또는 프리즘 모양을 또한 가정할 수도 있다. 원주형 반도체는 중심선에 대하여 대략 대칭인 원주형 반도체 및 그 위에 적층된 또 다른 중심선의 원주형 반도체를 포함할 뿐만 아니라, 단일 중심선에 대하여 대략 대칭인 구조를 포함하는 스텝형 구조의 원주형 반도체를 포함한다.
제1 실시예의 불휘발성 반도체 기억 장치(1)는 복수의 메모리 스트링(10)을 포함한다. 도 3a는 메모리 스트링(10) 중 하나의 스트링(mn번째 메모리 스트링)의 개략적인 구조를 도시한다. 도 3b는 메모리 스트링(10)의 등가 회로도를 도시한다. 메모리 스트링(10)은 4개 메모리 트랜지스터 MTr1mn(40) 내지 MTr4mn(40) 및 2개의 선택 트랜지스터 SSTrm(50) 및 SDTrm(60)을 포함하는데, 이들 모두는 직렬로 접속된다. 반도체 기판에서, n+ 영역(15)은 P형 영역(P-웰 영역)(14) 상에 형성된다. 메모리 스트링(10)에서, 원주형 반도체(11)는 N+영역(15) 상에 형성된다. 4개의 메모리 트랜지스터 MTr1mn(40) 내지 MTr4mn(40)에 대응하는 부분에, 전하를 저장할 수 있는 절연막(12)(예를 들어, 실리콘 산화막, 실리콘 질화막 및 산화 실리콘을 포함하는 소위 ONO막)이 원주형 반도체(11) 주위에 형성된다. 또한, 평면 전극 13b 내지 13e는 절연막(12) 주위에 형성된다. 2개 선택 트랜지스터 SSTrmn(50) 및 SDTrmn(60)에 대응하는 부분에서, 예를 들어 실리콘 산화막의 단일 층으로 이루어진 절연막(12)은 원주형 반도체(11) 주위에 형성되고, 평면 전극 13a 및 13f는 절연막(12) 주위에 각각 형성된다. 이 실시예에서, 전극 13a 내지 13f, 절연막(12) 및 원주형 반도체(11)는 메모리 트랜지스터 MTr1mn(40) 내지 MTr4mn(40), 선택 트랜지스터 SSTrmn(50) 및 선택 트랜지스터 SDTrmn(60)을 각각 구성하고, 이들 모두는 디프레션(depression) 모드에서 동작한다. 전극 13b 내지 13e는 워드선 WL1 내지 WL4(7)로서 기능하고, 전극 13f는 선택 게이트선 SGDn으로서 기능하며, 전극 13a는 선택 게이트선 SGS로서 기능한다. 비트선 BLm(8)은 선택 트랜지스터 SDTrmn(60)의 소스/드레인 영역 중 하나에 접속되고, 소스선 SL(본 실시예의 N+ 영 역(15))(70)은 선택 트랜지스터 SSTrmn(50)의 소스/드레인 영역 중 하나에 접속된다. 본 실시예는 4개 메모리 트랜지스터(MTr)가 하나의 메모리 스트링(10)에 직렬로 접속되는 예를 도시한다. 그러나 메모리 트랜지스터(MTr)의 수는 4개에 한정하지 않고, 필요에 따라 결정한다.
상술한 구조를 갖는 제1 실시예의 불휘발성 반도체 기억 장치의 동작을 이하에 설명한다.
(판독 동작)
도 4는 제1 실시예의 불휘발성 반도체 기억 장치(1)가 점선으로 나타낸 메모리 트랜지스터 MTr321(40)로부터 데이터를 판독하기 위한 동작을 수행하는 경우에 얻는 바이어스된 상태를 도시하는 도면이다. 본 명세서에서는 본 실시예의 메모리 트랜지스터 MTr은 MONOS 수직형 트랜지스터이고, 전하 저장층에 전자가 축적되지 않은 경우에 얻은 메모리 트랜지스터 MTr의 임계값 Vth(중성 임계값)는 0V 부근이라는 가정하에 설명한다.
데이터를 메모리 트랜지스터 MTr 321(40)로부터 판독하는 경우, 비트선 BL2(8)에 Vb1(예를 들어, 0.7V)을 인가하고, 다른 비트선 BL8에 0V를 인가하고, 소스선 SL(70)에 0V를 인가하고, 선택 게이트선 SGD1(3)에 Vdd(예를 들어, 3.0V)를 인가하고, 다른 선택 게이트선 SGD(31) 및 SGS(30)에 Voff(예를 들어, 0V)를 인가하며, P-웰 영역(14)에 Vpw(예를 들어, 0V, Vpw는 P-웰 영역(14) 및 메모리 스트링(10)이 순 바이어스되지 않는 한 임의의 전위일 수도 있음)를 인가한다. 워드선 WL3(7)은 0V로 설정하고, 다른 워드선 WL7은 Vread(예를 들어, 4.5V)로 설정하고, 비트선 BL2(8)의 전류를 감지하여, 비트(MTr321)에 대한 데이터를 판독할 수 있다.
제1 실시예의 불휘발성 반도체 기억 장치(1)에서, 워드선 WL1 내지 WL4(7)의 각각은 복수의 메모리 스트링(10)에 접속된다. 또한, 선택 게이트선 SGS1(30) 내지 SGS3(30)의 각각은 복수의 메모리 스트링(10)에 접속된다. 그러나 임의의 메모리 트랜지스터의 데이터를 판독할 수 있다.
(기입 동작)
도 5는 제1 실시예의 불휘발성 반도체 기억 장치(1)가 점선으로 표시된 메모리 트랜지스터(MTr321)(40)에 데이터를 기입하는 동작을 수행할 때의 바이어스된 상태를 나타내고 있다.
데이터 "0"이 메모리 트랜지스터(MTr321)(40)에 기입될 때, 0V가 비트선 BL2(8)에 인가되고, Vdd가 나머지 비트선 BL8에 인가되고, Vdd가 소스선 SL70에 인가되고, Vdd가 선택 게이트선 SGD1(31)에 인가되고, Voff가 나머지 선택 게이트선 SGD(31)에 인가되고, Voff가 선택 게이트선 SGS1(30) 내지 SGS3(30)에 인가되고, Vpw(예를 들어, 0V)가 P-웰 영역(14)에 인가되고, Vprog(예를 들어, 18V)가 워드선(WL3)(7)에 인가되며, Vpass(예를 들어, 10V)가 나머지 워드선(WL7)에 인가된다. 이에 따라, 전자들이 전하 저장층에 주입되고, 메모리 트랜지스터(MTr321)(40)의 임계값이 양의 방향으로 시프트된다.
데이터 "1"이 메모리 트랜지스터 MTr321(40)에 기입될 때, 즉 전자들이 전하 저장층에 주입되지 않을 때, Vdd가 비트선 BL2(8)에 인가되고, 선택 트랜지스터 SDTr21(60)는 오프 상태로 된다. 따라서, 전자들은 메모리 트랜지스터 MTr321(40) 의 전하 저장층에 주입되지 않는다.
페이지 기입은 각각의 비트선 BL8의 전위를 0V 또는 Vdd로 적절히 설정하는 것에 의해 가능하게 된다.
(소거 동작)
데이터 소거 동작은 복수의 메모리 스트링을 포함하는 유닛에서 수행된다. 도 6은 제1 실시예의 불휘발성 반도체 기억 장치(1)가 선택된 블록의 메모리 트랜지스터 MTr로부터 데이터를 소거하는 동작을 수행할 때의 선택된 블록의 바이어스된 상태를 나타내는 도면이다. 도 7은 제1 실시예의 불휘발성 반도체 기억 장치(1)가 데이터를 소거하는 동작을 수행할 때의 미선택 블록의 바이어스 상태를 나타내는 도면이다.
도 6에서는, Verase(예를 들어, 20V)가 선택된 블록(데이터가 소거되길 원하는 블록)의 P-웰 영역(14)에 인가되고, 이에 따라 소스선 SL70을 플로팅 상태에 이르게 하고, 선택 게이트선 SGS30 및 SGD31의 전위를 (예를 들어, 15V로) 증가시키지만, 타이밍은 Verase가 P-웰 영역(14)에 인가될 때의 타이밍에서 (예를 들어, 약 4㎲ec 정도) 약간 벗어나 있다. 이에 따라, Verase에 가까운 전위가 메모리 트랜지스터 MTr의 채널 형성 영역(보디부)에 전달된다. 그러므로, 워드선 WL1 내지 WL4(7)이 예를 들어 0V로 설정될 때, 메모리 트랜지스터(MTr)의 전하 저장층에서의 전자들은 P-웰로 끌어 당겨져, 데이터가 소거될 수 있다.
한편, 도 7에 도시된 바와 같이, 워드선 WL1 - WL4(7)은 미선택 블록에서 플로팅 상태에 이르고, 워드선 WL1 내지 WL4(7)의 전위는 커플링 동작에 의해 증가되 어, 메모리 트랜지스터 MTr1 내지 MTr4의 전하 저장층과 워드선 간의 전위차의 발생을 방지한다. 이에 따라, 전하 저장층으로부터의 전자 추출(소거)이 행해지지 않는다.
표 1은 제1 실시예의 불휘발성 반도체 기억 장치(1)의 "판독 동작", "기입 동작" 및 "소거 동작"에 의한 전위들 간의 관계를 보여주고 있다.
판독 기입 "0" 기입 "1" 소거 (선택) 소거 (미선택)
BL Vbl 0 Vdd Verase Verase
SGD Vdd Vdd Vdd Vera del Vera del
WL4 Vread Vpass Vpass 0 open
WL3 0 Vprog Vprog 0 open
WL2 Vread Vpass Vpass 0 open
WL1 Vread Vpass Vpass 0 open
SGS Vdd Voff Voff Vera del Vera del
SL 0 Vdd Vdd open open
PW 0 0 0 Verase Verase
(제조 방법)
이제, 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하는 방법에 대해 상세히 설명한다. 구체적으로, 이 장치에는 하부 선택 게이트 SGS층을 형성하고, 메모리 셀층과 상부 선택 게이트 SGD층을 집합적으로 성막하고, 포토 제판 프로세스에서 2개 층의 채널부 형성시 이용하는 홀을 집합적으로 형성하고, 비결정 실리콘(a-Si), 폴리실리콘(Poly-Si) 등을 홀에 퇴적해 채널을 형성하며, 워드선을 워드선 구동 회로에 접속시키는데 이용되는 비아 홀을 형성하는 프로세스가 수행된다. 3차원 적층 메모리 셀층을 포함하는 불휘발성 반도체 기억 장치에서, 메모리 셀 영역은 복수의 메모리 셀이 제조되는 메모리 셀층의 결과로 형성되며, 이 메모리 셀층은, 각기 2차원 평면 구조를 가지고, 워드선 전극 역할을 하는 각각의 비결정 실리콘막(또는 폴리실리콘막 일 수도 있음)상에 복수의 층들로 3차원 (입체적으로) 적층된다. 워드선 전극 역할을 하는 각각의 비결정 실리콘막으로의 워드선 구동 회로 등의 접속에 있어, 비아 홀은 입체적으로 형성된다. 하지만, 복수의 메모리 셀층이 전술한 바와 같이 3차원적으로 적층되기 때문에, 관련 기술에 따라 각각의 메모리 셀층에 비아 홀을 형성할 때 다음과 같은 문제점에 직면하게 된다. 구체적으로 말하면, 수직 방향에 대해 중첩되지 않도록 비아 홀이 형성될 각각의 메모리 셀층의 단부를 처리할 필요성이 대두되는 점이 첫 번째 문제점이다. 더구나,메모리 셀층의 단부를 처리할 때, 각각의 비아 홀을 상이한 높이(깊이)로 처리해야 할 경우가 있을 수 있다. 두 번째 문제점은, 단일 프로세스로 비아 홀을 형성할 때 적층될 메모리 셀층의 수에 따른 어려움이 발생하므로, 각각의 비아 홀을 개별 프로세스로 처리해야 할 필요성이 대두된다는 점이다. 이 경우, 제조 비용 이외에 프로세스 수를 증가시킨다는 문제점이 또한 발생할 수도 있다.
제1 실시예의 불휘발성 반도체 기억 장치(1)에서는, 워드선 전극 역할을 하는 메모리 셀층의 복수의 비결정 실리콘막, 절연막 역할을 하는 복수의 실리콘 산화막, 및 상부 선택 게이트층을 형성하는 비결정 실리콘막과 실리콘 산화막이 메모리 트랜지스터 영역에서 2차원적으로 전개된다. 하지만, 비트선에 직교한 방향에서의 이러한 막들의 단부는 기판에 대해 위쪽으로 구부러지고, 이러한 단부는 CMP 등에 의해 평탄화되어 평탄한 단부 면을 형성한다. 따라서, 먼저, 비아 홀이 형성될 각각의 메모리 셀층의 단부는 수직 방향에 대해 서로 중첩되지 않는다. 다음으로, 각각의 비아 홀을 거의-동일한 높이(깊이)로 처리하는 것이 본질적으로 요구된다. 이에 따라, 비아 홀은 각각의 메모리 셀층과 상부 선택 게이트층에 단일 프로세스로 형성될 수 있어, 프로세스 수와 제조 비용을 줄일 수 있다.
도 8은 제1 실시예의 불휘발성 반도체 기억 장치(1)의 조감도를 나타내고 있다. 제1 실시예의 불휘발성 반도체 기억 장치(1)는 메모리 트랜지스터가 반도체 기판상에 적층된 구조를 갖는다. 도 1 및 도 8에 도시된 바와 같이, 워드선 WL1 - WL4(7)은 각각의 메모리 셀이 형성되는 영역(메모리 트랜지스터 영역(2))에 2차원적으로 전개된다. 비트선에 직교한 방향에서의 워드선 WL1 - WL4(7)의 단부는 기판에 대해 위쪽으로 구부러지고, 평탄한 단부 면을 갖는다. 달리 말하면, 워드선 전극 역할을 하는 비결정 실리콘막(또한 폴리실리콘막도 가능함)과 층간 절연막이 오목한 모양으로 교대로 적층된다. 각각의 층의 거의-수직한 부분의 단부 면은 평탄한 단부 면이 되도록 형성된다. 따라서, 워드선 구동 회로(3)를 각각의 워드선(WL1 - WL4)(7)에 접속시키는 비아 홀은 단일의 포토 제판 프로세스에 의해 형성될 수 있다. 포토 제판 프로세스에서 동시에 형성되는 비아 홀의 이용을 통해, 비트선 BL8이 감지 증폭기(6)에 접속되고, 선택 게이트선 SGD31이 선택 게이트선 SGD 구동 회로(5)에 접속된다.
전술한 바와 같이, 각각의 워드선 WL1 - WL4(7)은 복수의 메모리 셀이 2차원적으로 제조되는 각각의 층(메모리 셀층)에 공통 컨덕터층에 의해 형성된다. 이에 따라, 워드선 구동 회로(3)의 수를 상당히 줄일 수 있고, 칩 영역의 축소를 실현할 수 있다.
제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하는 프로세스에 대해 도 9 내지 도 18을 참조하여 설명한다. 도 9 내지 도 18에서는, 워드선 구동 회로 및 감지 증폭기 회로 등의 주변 회로가 제조되는 주변 회로 영역이 좌측에 도시되어 있고, 메모리 트랜지스터 영역이 우측에 도시되어 있다. 도 8에 도시되어 있는 제1 실시예의 불휘발성 반도체 기억 장치(1)에서의 영역(A, B)과 단면 프로파일(X-X' 및 Y-Y')에 대응하는 영역이 메모리 트랜지스터 영역에 예시되어 있다. 불휘발성 반도체 기억 장치(1)가 도 8에 도시되어 있고, 주변 회로 영역이 동일한 기판상에 형성 배치될 수 있다.
먼저, 도 9를 참조하여 하부 선택 게이트층을 제조하는 방법에 대해 설명한다. 소자 분리 영역(STI 102a, 102b, 102c, 102d 및 102e)이 반도체 기판(100) 상에 형성된다. P-웰 영역(104)은 붕소(B) 이온의 주입에 의해 형성되고, 붕소(B) 이온은 기판(100) 표면의 주변부에 추가로 주입되어, 트랜지스터의 임계값(Vth)을 조절하는 채널 삽입 영역(106a 및 106b)을 형성한다. 다음으로, 인(P) 이온이 메모리 셀 트랜지스터 영역으로만 주입되어 소스선(SL) 역할을 하는 n+ 확산 영역(107)을 형성한다. 인(P) 등의 도전성 불순물로 도핑된 폴리실리콘(poly-Si)막은 에칭되어 주변 회로 영역에 트랜지스터의 게이트 전극(110a 및 110b)을 형성한다. 다음으로, P 이온 또는 As 이온이 주변 회로 영역에서 N-채널 트랜지스터 영역으로 주입되어 N형 영역(112a, 112b, 112c 및 112d)을 형성한다. 전체 기판상에 성막된 실리콘 질화막은 이방성 에칭되어 측벽(114a, 114b, 114c 및 114d)을 형성한다. 비소(As) 이온은 주변 회로 영역에서 N-채널 트랜지스터 영역으로 주입되어 소스/드레인 영역(116a, 116b, 116c 및 116d)을 형성한다. B 이온은 주변 회로 영역에서 P-채널 트랜지스터 영역으로 주입되어 소스/드레인 영역(도시되지 않음)을 형성한다. 다음으로, 실리콘 질화막(배리어 실리콘 질화막)(118)이 전체 기판상에 형성된다. 코발트 실리사이드(CoSi2)층(122a 및 122b)은 스퍼터링 및 가열에 의해 형성된다. BPSG막(124)은 잘 알려진 CVD에 의해 전체 기판상에 형성된다. P(인) 등의 도전성 불순물로 도핑되고, 메모리 트랜지스터 영역에서 선택 게이트선 SGS 역할을 하는 비결정 실리콘막(또는 폴리실리콘막)(126)이 성막되어 실리콘 질화막(128)을 추가로 형성한다. 홀(이하에서는, 때론 "트랜지스터 플러그 홀"로 지칭됨)은 포토 레지스트 프로세스로 형성된다. 기판은 가열되어, 선택 게이트 트랜지스터(SSTr)의 게이트 절연막 역할을 하는 열 산화막(132a)(제1 게이트 절연막)을 형성하고, 블록 실리콘 질화막(도시되지 않음)을 형성한다. 이어서, 홀 바닥상의 블록 실리콘 질화막과 열 산화막은 잘 알려진 습식 에칭 또는 건식 에칭에 의해 제거되어 열 산화막(132c)을 형성한다. 블록 실리콘 질화막은 제거되어 전체 기판상에 비결정 실리콘(a-Si)막을 형성한다. 이어서, 비결정 실리콘막은 CMP 처리되어 원주형 비결정 실리콘층(제1 원주형 반도체)(136)을 형성한다. 다음으로, 메모리 트랜지스터 영역이 PEP에 의해 처리되어 티타늄(Ti)막을 형성한다. 이 막은 열 처리되어 티타늄 실리사이드(TiSi)층(140a 및 140b)을 생성한다. 코발트 실리사이드(CoSi2)가 또한 채택될 수도 있다. 다음으로, 실리콘 산화막(142)은 PMD(pre-metal insulating film)로서 형성된다. 다음으로, 접속용의 트렌치가 형성되고, 텅스텐(W)막이 트렌치에 내장된다. 트렌치는 그 후 CMP 처리되어 텅스텐(W) 플러그(144a, 144b 및 144c)와 접속부(146a 및 146b)를 형성한다. 다음으로, 실리콘 산화막(148)이 TEOS(Tetraethoxysilane)를 이용해 형성된다(도 9). 이하에서는, TEOS의 이용을 통해 형성된 실리콘 산화막을 때론 TEOS라고 지칭한다. 하부 선택 게이트층은 전술한 프로세스를 통해 형성된다.
이제, 메모리 셀층과 선택 게이트층을 제조하는 방법에 대해 설명한다. 제1 실시예의 불휘발성 반도체 기억 장치에서는, 스텝 모양이 되게 점차 가늘어지는 방식으로 각각의 층의 단부를 에칭하는 프로세스가 생략될 수 있으며, 워드선(WL1 - WL4)의 접속에 이용되는 컨택트가 단일 프로세스로 형성될 수 있다. 따라서, 프로세스 수를 상당히 줄일 수 있어, 제조 비용의 증가를 방지할 수 있다. 구체적으로 말하면, 실리콘 산화막(148)을 형성한 후, 열 CVD 또는 플라즈마 CVD에 의해 실리콘 산화막(149)을 층간 절연막으로서 성막하고, 이어서 도 8에 도시되어 있는 영역(A) 일부와 영역(B) 일부에 레지스트막(도시되지 않음)을 형성하며, 메모리 트랜지스터가 제조되는 영역(이하에서는, "메모리 영역"으로 지칭함)인 메모리 트랜지스터 영역의 영역(A) 일부와 영역(B) 일부를 건식 에칭에 의해 이방성 에칭하여 개구를 형성하는 프로세스가 수행된다(도 10). 전술한 프로세스들을 통해 적층될 막들은 그 중앙이 들어간 오목 모양으로 적층될 수 있다. 이러한 프로세스에 의해, 후속 프로세스의 수를 줄일 수 있다. 실리콘 산화막(149)은 복수의 비결정 실리콘막의 추정 두께(높이), 복수의 실리콘 산화막의 추정 두께(높이), 및 전체 실리콘 질화막의 추정 두께(높이)보다 두껍게 성막되며, 이들 모두는 실리콘 산화막(149) 상에 적층된다.
인(P) 등의 도전성 불순물로 도핑된 비결정 실리콘막(또는 폴리실리콘막)과, 제어 게이트들 간의 절연막 역할을 하는 실리콘 산화막은 교대로 형성되어, 비결정 실리콘막(150, 154, 158, 162 및 184)과 실리콘 산화막(152, 156, 160 및 164)을 형성한다. 또한, 실리콘 질화막(168)이 형성된다(도 11). 본 실시예는 워드선 역할을 하는 비결정 실리콘막이 4층으로 적층되는 예를 보여주고 있다. 하지만, 적층될 층의 수는 4개에 국한되지 않으며, 필요하다면 비결정 실리콘막과 실리콘 산화막이 적층되는 층의 수를 증가시킬 수 있다.
이때, 영역(A)의 일부, 메모리 영역 및 영역(B)의 일부는 전술한 프로세스를 통해 개구되기 때문에, 적층된 비결정 실리콘막(150, 154, 158, 162 및 184), 실리콘 산화막(152, 156, 160 및 164) 및 실리콘 질화막(168)은 각각의 개구의 바닥부에서 기판에 대해 수평적으로 성막되고, 또한 굽은 방식으로 개구의 측벽 상에 성막된다. 그 결과, 이들 막은 들어간 방식의 오목 패턴으로 성막된다(도 11). 도 10에 도시되어 있는 프로세스에 의해, 실리콘 산화막(149)은 이러한 성막된 복수 막의 전체 두께보다 두껍게 성막되고, 개구는 실리콘 산화막(149)에 형성된다. 따라서, 개구부의 깊이는 복수 막 전체의 깊이보다 깊게 제조된다.
다음으로, 코팅형 저 유전 상수의 층간 절연막 SOG(Spin On Glass)(169)가 형성되고 평탄화된다(도 12).
SOG(169)로부터 최하부에 적층된 비결정 실리콘막(150)으로의 막들은 CMP에 의해 집합적으로 평탄화된다(도 13). 도 11에 도시된 프로세스에서, 이러한 막들이 메모리 트랜지스터 영역에서 2차원적으로 전개되고, 비트선에 직교한 방향에서의 각각의 막의 단부가 기판에 대해 위쪽으로 접히는 식으로 이러한 막들을 성막한다. 이러한 막들이 집합적으로 평탄화되기 때문에, 평탄화된 막들은 단일 평면에 존재하는 평탄한 단부 면을 가지게 된다.
다음으로, 층간 절연막(BPSG)(도시되지 않음)이 형성되고, CMP에 의해 평탄화된다. 메모리 트랜지스터 및 상부 선택 게이트 트랜지스터(SDTr)의 원주형 반도체(보디부)를 형성하는 메모리 플러그 홀이 생성된다. 제1 실리콘 산화막(제1 절연막), 실리콘 질화막 및 실리콘 산화막(제2 절연막)이 순차 성막되어 ONO막(172)으로 지칭되는 적층막을 형성한다. 실리콘 질화막은 메모리 트랜지스터의 전하 저장층 역할을 한다. 다음으로, 포토 레지스트가 형성되고 에칭 백되어, 메모리 플러그 홀의 내벽과 주변 회로 영역의 비결정 실리콘막(184) 및 실리콘 산화막(164)으로부터 ONO막(172)을 제거한다. 그 후, 포토 레지스트는 제거되고, 열 처리되어 상부 선택 게이트 트랜지스터(SDTr)의 게이트 절연막 역할을 하는 열 산화막(제2 게이트 절연막)(176)을 형성한다. 스페이서 실리콘 질화막이 이방성 에칭에 의해 메모리 플러그 홀에 형성되고, 그 홀 바닥부에서의 스페이서 실리콘 질화막과 ONO막(172)은 에칭 백되어, 채널부(136)와의 전기적 도전성을 구축하게 된다. 비결정 실리콘막은 스페이서 실리콘 질화막의 제거 후에 성막되고, 성막된 막은 CMP 처리되어 메모리 셀의 채널부와 상부 선택 게이트 트랜지스터(SDTr)의 채널부 역할을 하는 원주형 비결정 실리콘층(180)(제2 원주형 반도체)을 형성한다. 다음으로, 상부 선택 게이트 트랜지스터(SDTr)의 층들(실리콘 질화막(168) 및 비결정 실리콘막(184))은 PEP 및 RIE에 의해 분리되고, 층간 절연막(BPSG)(182)이 성막되고 CMP에 의해 평탄화된다. 상부 선택 게이트 트랜지스터(SDTr)의 이러한 층의 컨택트는 도 14의 Y-Y' 방향의 방향 Y에서 영역(A)의 인접한 단부에서 확보된다. 다음으로, 실리콘 산화막(187)이 PMD로서 형성되고, CMP에 의해 평탄화된다(도 14).
주변 회로의 접속 비아 홀(400a)은 PEP 및 RIE에 의해 형성된다(도 15).
메모리 트랜지스터 영역의 비아 홀(400b, 400c, 400d, 400e, 400f 및 400g)은 전술한 프로세스를 통해 평탄화되고 노출된 비결정 실리콘막(150, 154, 158 및 162)의 단부 면상에 PEP 및 RIE에 의해 집합적으로 형성된다(도 16).
텅스텐막은 전술한 포토 제판 프로세스에서 형성된 비아 홀(400a, 400b, 400c, 400d, 400e, 400f 및 400g)에 형성되고, CMP에 의해 평탄화되어 텅스텐 플러그(188a, 188b, 188c, 188d, 188e, 188f 및 188g)를 형성한다(도 17).
전술한 바와 같이, 제1 실시예의 불휘발성 반도체 기억 장치에서는, 워드선 전극 역할을 하는 비결정 실리콘막(150, 154, 158 및 162)과 층간 절연막(152, 156 및 160)이 오목 모양으로 교대로 지그재그(tack)되며, 각각의 막의 비트선에 직교한 방향에서의 오목막의 단부가 평탄화된다. 구체적으로 말하면, 각각의 막은 2차원적으로 전개되고, 각각의 막의 비트선에 직교한 방향에서의 막들의 단부는 기판에 대해 위쪽으로 구부러지고, 평탄한 단부 면을 갖는다. 또한, 각각의 막의 단부 면들은 단일 평면을 이룬다. 따라서, 각각의 막의 단부 면에 형성된 비아 홀(400d, 400e, 400f 및 400g)은 거의 동일한 깊이를 갖는다. 따라서, 4개의 홀이 단일의 PEP와 단일의 RIE 프로세스로 형성될 수 있다. 드레인측 선택 게이트선(SGD31) 역할을 하는 비결정 실리콘막(184)을 드레인측 선택 게이트선 SGD 구동 회로(5)에 접속시키는 비아 홀(400b)과, 메모리 셀의 채널부와 상부 선택 게이트 트랜지스터(SDTr)의 채널부 역할을 하는 원주형 비결정 실리콘층(180)(제2 원주형 반도체)을 비트선(BL)에 접속시키는 비아 홀(400c)은 본질적으로 비아 홀(400d, 400e, 400f 및 400g)의 깊이와 동일한 깊이를 갖는다. 따라서, 비아 홀(400b, 400c, 400d, 400e, 400f 및 400g)은 단일의 PEP와 단일의 RIE 프로세스에 의해 형성될 수 있다.
주변 회로의 비아 홀(400a)의 상호접속부는 깊이에 있어서 다른 비아 홀(400b, 400c, 400d, 400e, 400g, 400g)과 상이하기 때문에, 비아 홀(400a)이 처리하기 어려우며, 비아 홀(400a)이 다른 프로세스로 처리되어야 할 경우가 발생할 수 있을 것이다. 따라서, 제1 실시예의 불휘발성 반도체 기억 장치에서는, 비아 홀(400a)은 도 15에 도시된 바와 같이 다른 비아 홀의 생성 이전에 다른 PEP 및 다른 RIE 프로세스에 의해서 생성된다.
알루미늄(Al) 막이 형성되고 제판 프로세스를 거쳐서, 전극(190a, 190b, 190c, 190d, 190e, 190f 및 190g)을 형성한다. 이어서, 층간 절연막(BPSG, 192)이 형성되고 CMP에 의해서 평탄화된다. PEP에 의해서 비아 홀이 형성된 후에, 홀은 텅스텐 막으로 충진된다. 그 후에 이들 막은 CMP를 거쳐서, 텅스텐 플러그(194a, 194b)를 형성한다. 그 후에, 알루미늄 막이 형성되고 PEP를 거쳐서 알루미늄 전극(196a, 196b)을 형성한다(도 18).
제1 실시예의 불휘발성 반도체 기억 장치(1)는 전술한 프로세스를 통해서 제조될 수 있다.
CMP에 의하여 오목 형상으로 성막된 막(도 13)의 집합적인 평탄화에 장애가 발생하는 경우에, SOG(169)에서 최저 비정질 실리콘막(150)에 이르는 막 또한 공지된 이방성 건식 에칭을 통해서 순차적으로 평탄화될 수 있을 것이다. 구체적으로, 막은 다음과 같은 프로세스를 거친다. 먼저, SOG(169)가 에칭(etch away)된다. 도포된 SOG(169)는 최고 레벨에서 적층된 오목형 실리콘 질화막(168) 내의 함몰부 내에 여전히 존재한다(도 19). 실리콘 질화막(168)은 RIE(reactive ion etching)에 의해서 에칭백(etch back)되어 평탄화된다(도 20). 다음으로, 비정질 실리콘막(184)이 RIE에 의해서 에칭백되어 평탄화된다(도 21). 다음으로, 실리콘 산화막(164)이 RIE에 의해서 에칭백되어 평탄화된다(도 22). 유사하게, 비정질 실리콘막(162, 158, 154, 150)과 실리콘 산화막(160, 156, 152)이 RIE에 의해서 순차적으로 에칭백되어 평탄화된다. 이로 인하여, 적층될 비정질 실리콘막, 실리콘 산화막 및 실리콘 질화막이 처리되어 각각 평면 단면(plane end face)을 나타낸다(도 23). 각 층의 단면은 RIE에 의해서 이방성으로 에칭되기 때문에, 각 층의 단면에서 작은 스텝(step)이 발생한다. 따라서, 단면은 완전한 단일 평면을 형성하는 데에는 실패하지만, 본질적인 단일 평면(essentially-single plane)이다. 워드선 구동 회로(3)를 각 워드선 WL1 내지 WL4(7)에 접속하는 비아 홀이 단일 리소그래피 및 RIE에 의해서 형성될 수 있다.
제1 실시예의 불휘발성 반도체 기억 장치에서, 메모리 셀 층 및 상부 선택 게이트 층은 집합적으로 형성된다. 또한, 적층될 비정질 실리콘막, 실리콘 산화막 및 실리콘 질화막은 오목 형상으로 형성되고 평탄화된다. 결과적으로, 각 막의 단부의 평탄화된 단면은 본질적인 단일 평면을 형성한다. 워드선 WL등을 각각의 비정질 실리콘 막에 접속하는 비아 홀을 단일 프로세스로 형성하는 것이 촉진되며, 따라서, 제조 프로세스의 수가 상당히 감소될 수 있다.
특히, 적층될 메모리 트랜지스터의 층의 수에 대응하는 다층막과 상부 선택 게이트 층의 다층막이 미리 성막되어, 홀 패턴이 동시에 형성된다. 결과적으로, 복수의 직렬 접속된 수직 메모리 트랜지스터가 하나의 PEP에서 형성될 수 있다. 또한, 복수의 직렬 접속된 수직 트랜지스터를 활성화하기 위하여, 선택 게이트는 트랜지스터의 상부 및 하부에 접속되어야 한다. 전술한 바와 같이, 상부 선택 게이트는 단일 동작으로 메모리 트랜지스터를 따라 형성되고, 하부 선택 게이트는 하나 또는 2개의 PEP 동작에서 동시에 형성될 수 있다.
제1 실시예의 불휘발성 반도체 기억 장치 및 그 반도체 기억 장치를 제조하는 방법에 따르면, 워드선은 공통 도전층에 의해서 각 층 내에 형성되고, 이로 인하여 워드선 구동 회로의 수의 감소 및 칩 면적의 감소를 가능하게 한다.
복수의 직렬 접속된 수직 트랜지스터의 소스측 선택 게이트선 SGS과 각 메모리 트랜지스터의 워드선(WL)은 각 층 내에서 동작상 항상 공통 전위가 될 수 있다. 따라서, 선택 게이트선 SGS과 워드선(WL) 모두에 대하여 평면 구조가 채택될 수 있다. 결과적으로, 워드선은 러프 PEP에 의해서 형성될 수 있으며, 단순화된 제조 프로세스와 비용 절감이 실현될 수 있다.
제1 실시예의 불휘발성 반도체 기억 장치에서, 비정질 실리콘막- 메모리 셀의 채널 및 상부 선택 게이트 트랜지스터(SDTr)의 채널을 형성하는 데에 이용됨 -과 실리콘 산화막과 실리콘 질화막- 층간 절연막의 역할을 함 -은 전술한 것과 같은 오목 형상으로 성막된다. 결과적으로, 막의 비트선에 수직하는 방향에서의 각 막의 단부는 기판에 대하여 상방으로 접혀진 형태를 띤다. 그러나, 칩 면적의 감소가 고려되는 경우에는, 막의 비트선에 직교하는 방향에서의 각 막의 단부는 반드시 기판에 대하여 상방으로 구부러진 형태를 띠지는 않는다. 필수적인 요건은 도 8에 도시된 B 영역에 위치한 막의 단부 만이 기판에 대하여 상방으로 구부러지는 것이다. 따라서, 도 8에 도시된 영역 A는 최소화될 수 있으며, 칩 면적을 감소시키려는 시도가 이루어질 수 있다.
따라서, 제1 실시예의 불휘발성 반도체 기억 장치의 변형에서, 적층될 비정질 실리콘막, 실리콘 산화막 및 실리콘 질화막은 도 27에 도시된 바와 같이 각 메모리 트랜지스터 영역 내에 2차원적으로(평면 방향으로) 확산한다. 필수적인 요건은 막의 비트선에 직교하는 방향의 막의 양 단부 중에서 워드선(WL)에 접속된 비아 홀이 형성되는 영역 B에 위치한 단부 만이 기판에 대하여 상방으로 구부러진다는 것이다. 바꾸어 말하면, 다른 막의 상부에 적층될 하나의 막은 워드선(WL)이 접속될 비아 홀이 형성될 영역 B의 방향에서 문자 L의 형태로 적층될 수도 있을 것이다.
다른 막의 상부에 적층될 각 비정질 실리콘막 등을 문자 L 형태로 형성하는 전술한 방법이 아래에 기술될 것이다. 하부 선택 게이트 층을 형성하고, 텅스텐 플러그 및 상호접속부를 형성하며, TEOS 막을 형성하는 프로세스(도 9)는 이전에 언급된 것과 동일하기 때문에, 그 반복되는 설명은 생략된다.
TEOS 막이 형성되고, 실리콘 산화막(149)이 열적 CVD 또는 플라즈마 CVD에 의해서 주변 회로 영역과 메모리 트랜지스터 영역 전체에 대하여 층간 절연막으로서 성막된다. 다음으로, 주변 회로 영역의 일부와 비아 홀이 메모리 트랜지스터 영역의 워드선(WL)에 접속될 영역(도 10에서 영역 B) 상에 레지스트 막이 형성되고, 이방성 건식 에칭에 의해서 개구부가 레지스트 막 내에 형성된다(도 24). 이들 프로세스를 통해서, 실리콘 산화막(149)은 주변 회로 영역의 일부 및 영역 B내에 남는다. 한편, 메모리 트랜지스터 영역에 근접한 주변 회로 영역의 일부, 메모리 영역 및 소스측 선택 게이트선 SGS과 드레인측 선택 게이트선 SGD이 접속되는 영역(도 10에 도시된 영역 A)이 실리콘 산화막(149)이 에칭되는 결과로서 개방된다. 바꾸어 말하면, 주변 회로 영역의 일부 및 영역 B가 높고, 주변 회로 영역의 다른 부분, 메모리 영역 및 영역 A가 리세스되는 오목 형상이 형성된다.
P(인)과 같은 도전성 불순물로 도핑된 비정질 실리콘막(150, 154, 158, 162, 184)과, 제어 게이트들 사이에 개재된 절연막의 역할을 하는 실리콘 산화막(152, 156, 160, 164)은 전체 기판 위에 교대로 성막되며, 실리콘 질화막(168)이 더 성막된다(도 25). 비정질 실리콘 막 및 실리콘 산화막이 적층되는 수는 4에 한정되지 않는다. 막은 필요한 만큼 적층된다. 적층 동작에 의해서, 각 비정질 실리콘막(150, 154, 158, 162, 184), 실리콘 산화막(152, 156, 160, 164) 및 실리콘 질화막(168)이 각 막의 단부가 본질적으로 수직인 방향으로 연장하는 방식으로 메모리 트랜지스터 영역에 근접한 주변 회로 영역의 일부와 영역 B 내에 오목 형상으로 적층된다.
다음으로, 피복형 저 유전 상수 층간 절연막(Spin On Glass, SOG)(169)이 도포되고 평탄화된다(도 26).
CMP를 통해서 SOG(169)를 적층된 최저 비정질 실리콘 막(150)까지 집합적으로 평탄화하는 프로세스는 전술한 제1 실시예의 프로세스와 동일하다(도 13).
아직 주변 회로 영역 및 영역 A에 남은 실리콘 산화막(160, 156, 152, 149), 비정질 실리콘막(162, 158, 154, 150), 실리콘 질화막(168) 및 SOG(169)는 RIE에 의해서 에칭(etch away)된다. 처리에 의해서, 하부 선택 게이트 및 TEOS 막(148)은 주변 회로 영역 및 영역 A에 남는다. 반면에, 각 적층막은 메모리 영역 내에 평면 형태로 남으며, 그 막은 영역 B내에서 기판에 대하여 상방으로 굽은 상태로 남으며, 막은 메모리 트랜지스터 영역 내에서 문자 L의 형태를 띤다(도 27). 이후의 프로세스는 제1 실시예의 프로세스와 동일하기 때문에, 그 반복되는 설명은 생략된다.
전술한 프로세스를 통해서 제조되는 제1 실시예의 불휘발성 반도체 기억 장치에서, 메모리 셀 층과 상부 선택 게이트 층은 단일 프로세스로 집합적으로 형성된다. 막의 비트선에 직교하는 방향의 각 적층막의 단부 중에서 비아 홀이 워드선 구동 회로 등에 접속될 영역 B에 근접한 단부가 기판에 대하여 상방으로 구부려지며, CMP 등에 의해서 평탄화된다. 따라서, 비아 홀은 단일 프로세스에서 용이하게 형성될 수 있다. 전술한 설명으로부터, 본 실시예에는 CMP에 의해서 주변 회로 영역 내에 적층된 비정질 실리콘막, 실리콘 산화막 및 실리콘 질화막을 제거하는 하나의 프로세스가 부가적으로 제공된다(도 27). 그러나, 오목 형상의 한 단부는 영역 A에서 주변 회로 영역으로 연장하여 형성되고, 주변 회로 영역의 일부는 이어지는 프로세스에서 에칭된다. 따라서, 영역 A는 최소 필요 크기로 감소될 수 있다. 본 실시예에 따르면, 비정질 실리콘층과 같은 적층될 막의 수가 증가됨에 따라 칩 크기가 감소된다.
(제2 실시예)
전술한 제1 실시예의 불휘발성 반도체 기억 장치에서, 비트선에 직교하는 방향으로 적층될 비정질 실리콘 막, 실리콘 산화막 및 실리콘 질화막의 단부들은 기판에 대하여 상방으로 굽혀져 형성된다. 이러한 단부들은 CMP등에 의해서 평탄화된다. 따라서, 전술한 바와 같이, 워드선 구동 회로와 함께 이용될 비아 홀은 하나의 프로세스에서 각 막의 단부의 단면에 용이하게 형성된다.
각각의 막의 단부가 기판에 대하여 상방으로 구부려져 형성되는 경우에, 단부는 CMP등에 의해서 평탄화되어, 단면을 나타낸다. 그 결과, 비트선에 직교하는 방향에서의 단면의 폭은 각 적층막의 두께와 동일해진다. 따라서, 비아 홀이 건식 에칭에 의해서 그처럼 좁은 영역 내에 형성되는 경우에, 비아 홀의 직경은 비정질 실리콘막 두께(높이) 이하로 제한된다. 또한, 피치는 실리콘 산화막의 두께(높이)보다 큰 크기로 설정될 수 없다. 따라서, 비아 홀의 큰 직경을 보장할 필요가 있거나, 비아 홀이 보다 큰 피치에서 형성되는 경우에는, 적층될 비정질 실리콘막 또는 실리콘 산화막의 두께(높이)를 증가시키는 것이 고려된다. 그러나, 막 두께는 장치 특성으로부터 결정되며, 용이하게 변경될 수는 없다.
제2 실시예의 불휘발성 반도체 기억 장치에서, 전체 칩을 소형화하려는 시도가 이루어지는 한편, 평탄화된 비정질 실리콘 막의 단면이 비트선에 직교하는 방향에서의 단면의 폭이 전체 적층 막의 두께(높이) 이상이 되도록 형성된다. 그 결과, 비아 홀이 타깃 비정질 실리콘막 내에 정확하게 형성될 수 있다.
제2 실시예의 불휘발성 반도체 기억 장치(1)가 도면을 참조하여 기술될 것이다. 도 28은 제2 실시예의 불휘발성 반도체 기억 장치(1)의 조감도이다. 도 29는 도 28에 도시된 불휘발성 반도체 기억 장치(1)의 개략적인 사시도이다. 도 30은 도 29에 도시된 부분 C의 개략적인 확대 단면도이다. 도 28 및 29에 도시된 바와 같이, 제1 실시예의 경우처럼 각각의 워드선 WL1 내지 WL4(7)는 메모리 영역 내에서 2차원적으로 확산한다. 비트선에 직교하는 방향에서의 각 워드선 WL1 내지 WL4(7)의 단부는 기판에 대하여 상방으로 구부려지며, 평탄화되어 평면 단면을 나타낸다. 제1 실시예와는 대조적으로, 제2 실시예는 단부가 상방으로 굽은 각도 α가 기판에 대한 직각보다 작은 것, 즉 단부가 기판에 대하여 기울어진 방식으로 상방으로 굽으며, 각 워드선 WL1 내지 WL4(7)이 개구부가 오목 형상의 개구부보다 넓은 형태로 형성되는 것을 특징으로 한다. 특히, 워드선 전극의 역할을 하는 폴리실리콘막(또는 비정질 실리콘 막이 채택될 수도 있음) 및 층간 절연막은 다른 막의 상부 상에 적층되고, 각 층의 비트선에 직교하는 방향에서의 각 층의 단부는 상방으로 기판에 대하여 경사진 방식으로 굽혀지며, 오목 형상의 개구부와 비교할 때에 개구부는 평면 기저부에 대하여 더 넓어진다. 또한, 단부는 CMP에 의해서 평탄화되어 보다 평탄한 단면을 나타낸다. 여기서, 워드선 구동 회로(3)를 각각의 워드선 WL1 내지 WL4(7)에 접속하는 비아 홀은 단일 포토 제판 프로세스로 처리될 수 있다. 아래에서, 기판에 대한 소정의 각도 α가 45°인 경우에 대하여 기술한다. 그러나, 이러한 각도는 이 수치에 한정되지 않으며, 직각보다 작은 각도로 임의로 설정될 수 있을 것이다.
전술한 바와 같이, 적층될 비정질 실리콘막, 실리콘 산화막 및 실리콘 질화막은, 오목 형상의 개구부와 비교할 때에 개구부가 평면 기저부에 대하여 더 넓도록 형성된다. 따라서, 도 29에 도시된 바와 같이, 기판에 대하여 상방으로 구부려지는, 비트선에 직교하는 방향에서의 단부가 평탄화되는 때에 비트선에 직교하는 방향에서의 평탄화된 단부의 폭은 각각의 막의 두께(높이)보다 더 커진다. 기판에 대하여 상방으로 연장하는 단부의 상부 면이 평탄화되기 때문에, 단부의 단면 프로파일은 평행사변형의 형태를 띤다. 평행사변형의 한 면에 대응하는, 비트선에 직교하는 방향에서의 단면의 폭은 평행사변형의 높이에 대응하는 막의 두께보다 크다. 특히, 도 30에 도시된 바와 같이, 각각의 막이 소정의 각도, 예를 들어 45°로 상방으로 구부려지는 경우에는, 각 막의 높이(두께)를 "h"라고 할 때에, 비트선에 직교하는 방향에서의 평탄화된 단면의 폭은
Figure 112009019209688-PAT00001
가 된다.
비트선에 직교하는 방향에서의 단면의 폭은 단부가 상방으로 구부려지는, 기판에 대한 각도 α에 따라서 결정된다. 각도 α가 직각에 가까운 각도, 예를 들어 85°로 설정되는 경우에, 비트선에 직교하는 방향에서의 단면의 폭은 막의 두께와 본질적으로 동일하다. 각도 α가 수평에 가까운 각도, 예를 들어 5°로 설정되는 경우에, 비트선에 직교하는 방향에서의 단면의 폭은 상당히 커진다. 워드선 WL 등과의 접속을 위한 비아 홀이 형성되는 영역 B를 확실히 보장할 필요성이 발생하는데, 이것은 칩 크기가 보다 작아지는 경향과는 대조된다. 따라서, 단부가 상방으로 구부려지는, 기판에 대한 각도 α는 요구되는 비아 홀의 크기 및 피치, 각 적층막의 두께(높이) 및 영역 B의 크기에 따라 결정된다. 통상적으로, 기판에 대한 각도 α는 80°보다 작다. 예를 들어 45°이다. 이러한 경우에, 도 30에 도시된 바와 같이, 비트선에 직교하는 방향에서의 단면의 폭은 높이에 대응하는 막의 두께 "h"의
Figure 112009019209688-PAT00002
배(약 1.41배)가 된다. 따라서, 비아 홀의 크기는 증가할 수 있다. 또한, 허용오차를 가지는 피치가 설정될 수 있다.
도 31 내지 35는 제2 실시예의 불휘발성 반도체 기억 장치를 제조하는 프로세스를 도시한다. 도 31 내지 35에서, 워드선 구동 회로와, 감지 증폭기 회로와 같은 주변 회로가 형성되는 주변 회로 영역이 좌측에 도시되며, 메모리 트랜지스터 영역이 우측에 도시된다. 도 29에 도시된 제2 실시예의 불휘발성 반도체 기억 장치 내의 영역 A와, 영역 B와, 단면 X-X' 및 Y-Y'에 대응하는 영역이 메모리 트랜지스터 영역 내에 도시된다.
반도체 기판 상에 소자 분리 영역 STI(102a, 102b, 102c, 102d, 및 102e)를 형성하기 위한 프로세스에서부터 공지된 CVD를 이용해서 전체 기판에 걸쳐 TEOS 막(148)을 형성하기 위한 프로세스(도 9)까지의 프로세스는 제1 실시예와 관련하여 기재된 것과 유사하므로, 그와 관련된 설명은 생략한다.
TEOS 막(148)의 형성에 후속해서, 실리콘 산화막(149)이 열적 CVD 또는 플라즈마 CVD를 이용해서 층간 절연막으로서 성막된다. 다음으로, 개구를 형성하기 위해 사용되는 레지스트 막(미도시됨)이 메모리 영역 이외의 영역에 형성되어, 성막될 막의 전체 높이(두께)를 고려해서 막이 메모리 영역의 본래 수평인 위치에 성막되게 된다. 실리콘 산화막(149)은 이방성 건식 에칭을 이용해서 제거되어, 개구를 생성한다(도 31). 여기에서, 제1 실시예와 비교하면, 제2 실시예의 불휘발성 반도체 기억 장치(1)는 성막된 실리콘 산화막(149)이 테이퍼 에칭(taper-etched)되는 것에 특징이 있다. 특히, 실리콘 산화막(149)이 이방적으로 에칭되면, 에칭은 기판에 대해 수직 방향으로 수행되지 않고, 기판에 대해 선정된 각으로 수행된다. 선정된 각은 요구되는 비아 홀의 크기 및 피치, 적층될 막 각각의 두께(높이), 및 영역 B의 크기에 따라 결정되고, 예를 들어, 80°보다 작은 각으로 설정된다. 일 례로서, 기판에 대해 45°의 각을 이루도록 설정이 이루어진다. 이 프로세스를 통해, 잔여 실리콘 산화막(149) 및 TEOS 막(148)이 성막되는 기판의 상면은, 그 개구가 오목형보다 더 넓은 형태(즉, 테이퍼된 형태)로 형성된다.
P(인)와 같은 도전성 불순물로 도핑된 비정질 실리콘 막(또는 폴리실리콘 막)과, 제어 게이트들 간의 절연막으로서 제공되는 실리콘 산화막은 교대로 성막되어, 비정질 실리콘 막(150, 154, 158, 162, 및 184) 및 실리콘 산화막(152, 156, 160, 및 164)를 형성한다. 또한, 실리콘 질화막(168)이 형성된다(도 32).
이 때, 메모리 영역은, 상기 프로세스들을 이용해서, 개구가 오목형의 개구보다 더 넓은 형태로 오픈된다. 막은, 기판에 대해 수평으로 개구의 바닥부상에 성막될 뿐만 아니라, 개구의 측벽을 따라 접혀지게 되도록 성막된다. 따라서, 적층될 각각의 막은 개구가 오목형의 개구보다 넓은 형태로 성막된다(도 32). 다른 방법으로, 각각의 막은 기판에 대해 위쪽으로 구부러진 형태로 형성된다.
코팅형 저 유전성 층간 절연막 SOG(Spin On Glass)(169)가 제공되어 평탄화된다(도 33).
SOG(169)로부터 최저 적층된 비정질 실리콘 막(150)까지의 막은 CMP 처리를 이용해서 일 조작으로 평탄화된다(도 34).
메모리 플러그 홀을 형성하기 위한 프로세스(도 14)에서부터, 메모리 셀의 채널부 및 상부 선택 게이트 트랜지스터 SDTr의 채널부로서 제공되는 원주형 비정질 실리콘 막(180)(제2 원주형 반도체)의 형성 후에 PEP 및 RIE를 이용해서 주변 회로에 대한 상호접속 비아 홀(400a)을 형성하기 위한 프로세스까지의 프로세스는 제1 실시예의 불휘발성 반도체 기억 장치를 제조하기 위한 방법과 동일하다. 따라서, 그에 대한 중복되는 설명은 생략한다.
다음으로, 메모리 트랜지스터 영역의 비아 홀(400b, 400c, 400d, 400e, 400f, 및 400g)은 PEP 및 RIE를 이용해서 일 조작으로 형성된다(도 35). 비아 홀(400d 내지 400g)이 접속되는 비정질 실리콘 막(162, 158, 154, 및 150)은, 개구부가 기판에 대해 45°의 각으로 오픈되는 형태로 성막되고, 비정질 실리콘 막은 순차적으로 CMP를 이용해서 평탄화되어 기판에 대해 수평하게 된다. 따라서, 비트선에 대해 직교하는 방향에서의 평탄화된 단부의 단면(end face)의 폭은 각각의 성막된 막의 두께(높이)보다 더 크게 된다. 결과적으로, 비아 홀은 넓은 폭을 갖는 단면에서 형성되고, 이에 따라, 비아 홀은, 비아 홀이 제1 실시예와 관련하여 설명된 제조 방법을 이용해서 생성된 경우에 비해, 더 큰 허용성을 갖도록 생성될 수 있다. 더욱이, 비아 홀의 직경은 크게 형성될 수 있다. 또한, 비정질 실리콘 막들 간에 형성된 실리콘 산화막(164, 160, 156, 및 152)의 단면의 폭 또한 동일한 이유로 더 크게 형성된다. 따라서, 비아 홀들 간의 피치는 제1 실시예의 제조 방법으로 달성되는 것보다 더 크게 되는 것이 보장될 수 있다.
텅스텐 플러그(188a 내지 188g)를 형성하기 위한 프로세스(도 17)에서부터 텅스텐 플러그(194a 및 194b) 및 알루미늄 전극(196a 및 196b)을 최종적으로 형성하기 위한 프로세스(도 18)까지의 프로세스는 제1 실시예의 제조 방법의 대응 프로세스와 유사하고, 따라서, 그에 대한 중복되는 설명 및 도시는 생략한다. 상술한 프로세스를 통해, 제2 실시예의 불휘발성 반도체 기억 장치가 제조될 수 있다.
제2 실시예의 불휘발성 반도체 기억 장치에서도, 비트선에 직교하는 방향에서, 워드선 전극으로 제공되는 도전층의 단부들 중, 워드선 구동 회로와 접속하기 위한 비아 홀이 형성될 영역 B에 위치한 단부 만이 기판에 대해 위쪽으로 구부러지도록 형성되는 것이 필수적인 요건이다. 따라서, 도 28에 도시된 영역 A가 감소될 수 있고, 칩 면적을 감소시키도록 할 수 있다. 이에 대해서, 제2 실시예는 제1 실시예와 동일하고, 제조 방법도 제1 실시예와 완전히 동일하므로, 그 중복되는 설명은 생략한다.
제2 실시예의 불휘발성 반도체 기억 장치에서, 비아 홀은 워드선 전극으로서 제공되는 각각의 도전층에서 허용성을 갖도록 형성될 수 있다. 또한, 비아 홀의 크기도 증가할 수 있다. 또한, 비아 홀들 간의 피치도 크게 보장될 수 있다.
제2 실시예의 불휘발성 반도체 기억 장치에서, 메모리 셀 층 및 상부 선택 게이트 층은 일 조작으로 형성되고, 각 층의 비트선에 직교하는 방향에서 각 층의 단부는 기판에 대해 선정된 각으로 위쪽으로 구부러지고 평탄화된다. 따라서, 단일 프로세스로 각각의 비정질 실리콘 막에서의 워드선 WL과 접속하기 위한 비아 홀의 형성 등이 용이하게 되어, 제조 프로세스의 수가 상당히 감소할 수 있다.
또한, 제2 실시예의 불휘발성 반도체 기억 장치에서, 워드선이 공통 도전층을 사용해서 각 층에 형성되어, 워드선 드라이버의 수가 감소될 수 있고, 칩 면적이 더 작아질 수 있다.
또한, 선택 게이트선 SGS 및 워드선 WL은 조작적으로 언제든지 각 층에서 공통 전위로 될 수가 있다. 또한, 평면 구조가 임의의 선정된 영역에 채용될 수 있다. 그 결과, 워드선은 러프 PEP를 이용해서 형성될 수 있어, 제조 프로세스가 단순하게 되고, 비용이 절감될 수 있다.
본 발명이 제1 및 제2 실시예의 설명으로 기술되었지만, 본 발명의 개시의 일부를 구성하는 설명 및 도면이 본 발명을 제한하는 것으로 이해되어서는 안된다. 당업자에게 있어서 다양한 대안적 실시예, 예, 및 조작 기술들은 본 명세서로부터 명백해질 것이다.
예를 들어, 워드선 전극으로서 기능하는 비정질 실리콘 막(또는 폴리실리콘 막일 수도 있음)의 단부는 매끈하게 구부러진 형태를 가질 수 있고, 반드시 직선 형태를 가질 필요는 없다.
본 발명의 일 양상에 따라서, 3차원적으로 적층된 메모리 셀을 포함하고, 워드선 전극으로의 컨택 처리를 위한 다수의 프로세스를 줄여 비용을 절감시키는 불휘발성 반도체 기억 장치가 제공된다.
도 1은 제1 실시예의 불휘발성 반도체 기억 장치(1)의 개략도이다.
도 2는 제1 실시예의 불휘발성 반도체 기억 장치(1)의 메모리 트랜지스터 영역(2) 부분의 개략도이다.
도 3은 제1 실시예의 불휘발성 반도체 기억 장치(1) 중 하나인 메모리 스트링(10)의 개략적인 구조를 도시하는 도면이다.
도 4는 제1 실시예의 불휘발성 반도체 기억 장치(1)가 점선으로 나타낸 메모리 트랜지스터(MTr3)로부터 데이터를 판독하기 위한 동작을 수행하는 경우에 얻는 바이어스된 상태를 도시하는 도면이다.
도 5는 제1 실시예의 불휘발성 반도체 기억 장치(1)가 점선으로 나타낸 메모리 트랜지스터(MTr3)에 데이터를 기입하기 위한 동작을 수행하는 경우에 얻는 바이어스된 상태를 도시하는 도면이다.
도 6은 제1 실시예의 불휘발성 반도체 기억 장치(1)가 선택 블록의 메모리 트랜지스터(MTr)로부터 데이터를 소거하기 위한 동작을 수행하는 경우에 얻는 선택 블록의 바이어스된 상태를 도시하는 도면이다.
도 7은 제1 실시예의 불휘발성 반도체 기억 장치(1)가 선택 블록의 메모리 트랜지스터(MTr)로부터 데이터를 소거하기 위한 동작을 수행하는 경우에 얻는 미선택 블록의 바이어스된 상태를 도시하는 도면이다.
도 8은 제1 실시예의 불휘발성 반도체 기억 장치(1)의 조감도를 도시한다.
도 9는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 10은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 11은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 12는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 13은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 14는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 15는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 16은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 17은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 18은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 19는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 20은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 21은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 22는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 23은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 24는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 25는 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 26은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 27은 제1 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 28은 제2 실시예의 불휘발성 반도체 기억 장치(1)의 조감도를 도시한다.
도 29는 도 28에 도시한 불휘발성 반도체 기억 장치(1)의 개략적인 투시도이 다.
도 30은 도 29에 도시한 부분 C의 확대한 단면 개략도이다.
도 31은 제2 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 32는 제2 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 33은 제2 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 34는 제2 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
도 35는 제2 실시예의 불휘발성 반도체 기억 장치(1)를 제조하기 위한 프로세스를 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 불휘발성 반도체 기억 장치
2: 메모리 트랜지스터 영역
3: 워드선 구동 회로
4: 소스측 선택 게이트선 구동 회로
5: 드레인측 선택 게이트선 구동 회로
6: 감지 증폭기
7: 워드선
8: 비트선
30: 소스측 선택 게이트선
31: 드레인측 선택 게이트선

Claims (17)

  1. 불휘발성 반도체 기억 장치로서,
    기판;
    상기 기판상에 배치되는 절연층;
    상기 기판에 수직으로 배치되는 원주형 반도체;
    적층막 - 상기 적층막은 원주형 반도체 주위에 배치되는 제1 절연막, 제1 절연막 주위에 배치되는 전하 저장막, 전하 저장막 주위에 배치되는 제2 절연막을 포함함-;
    상기 절연층 상에 배치되고, 상기 적층막과 접촉하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고, 적층막과 접촉하는 제2 도전층;
    상기 제1 도전층에 접속되는 제1 컨택트 플러그; 및
    상기 제2 도전층에 접속되는 제2 컨택트 플러그
    를 포함하고,
    상기 제1 도전층은 위쪽으로 구부러진 제1 단부를 포함하고;
    상기 제2 도전층은 위쪽으로 구부러진 제2 단부를 포함하고;
    상기 제1 단부는 제1 단면을 포함하고;
    상기 제2 단부는 제2 단면을 포함하고;
    상기 제1 컨택트 플러그는 상기 제1 단면 상에 배치되고;
    상기 제2 컨택트 플러그는 상기 제2 단면 상에 배치되며,
    상기 제1 단부는 상기 기판의 표면과 45°이상의 각을 형성하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 원주형 반도체, 상기 적층막 및 상기 제1 도전층은 디프레션(depression) 모드에서 동작하는 제1 메모리 셀을 형성하고;
    상기 원주형 반도체, 상기 적층막 및 상기 제2 도전층은 디프레션 모드에서 동작하는 제2 메모리 셀을 형성하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀은 메모리 스트링을 형성하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 단면은 상기 제1 도전층의 두께 이상의 폭을 갖는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 제2 단면은 상기 제1 단면과 동일 평면에 배치되는 불휘발성 반도체 기 억 장치.
  6. 제1항에 있어서,
    상기 제1 도전층은 상기 제1 도전층이 상기 적층막과 접촉하는 제1 중앙부를 더 포함하고, 상기 제1 단면은 상기 제1 중앙층과 동일한 재료로 이루어지는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 절연층은, 상기 제1 중앙부와 접촉하는 오목부, 및 상기 제1 단부와 접촉하는 볼록부를 포함하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제1 단부는 직선 형상을 갖는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 단부는 곡선 형상을 갖는 불휘발성 반도체 기억 장치.
  10. 불휘발성 반도체 기억 장치를 제조하는 방법으로서,
    개구부 형성 프로세스를 수행하는 단계 - 이 단계는, 기판 상에 절연막을 성막하는 단계 및 상기 절연막에 오목부 및 볼록부를 형성하는 단계를 포함함 -;
    성막 프로세스를 수행하는 단계 - 이 단계는, 상기 오목부, 상기 오목부의 측벽 및 볼록부를 따라 제1 도전막을 성막하는 단계 및 상기 제1 도전막 상에 제1 층간 절연막을 성막하는 단계를 포함함 -;
    평면화 프로세스를 수행하는 단계 - 이 단계는, 상기 볼록부 위의 상기 제1 층간 절연막을 제거하는 단계 및 상기 볼록부 위의 제1 도전막을 제거하는 단계를 포함함 -; 및
    상기 평면화 프로세스를 통해 노출되는 상기 제1 도전막의 단면 상에 컨택트 플러그를 형성하는 단계를 포함하고,
    상기 오목부는 상기 볼록부의 측벽이 상기 개구부 형성 프로세스를 통해 상기 기판의 표면과 45°이상의 각을 형성하도록 형성되는 불휘발성 반도체 기억 장치 제조 방법.
  11. 제10항에 있어서,
    상기 성막 프로세스를 수행하는 단계는, 상기 제1 층간 절연막 상에 제2 도전막을 성막하는 단계 및 상기 제2 도전막 상에 제2 층간 절연막을 성막하는 단계를 더 포함하고,
    상기 평면화 프로세스를 수행하는 단계는, 상기 볼록부 위의 상기 제2 층간 절연막을 제거하는 단계 및 상기 볼록부 위의 상기 제2 도전막을 제거하는 단계를 더 포함하는 불휘발성 반도체 기억 장치 제조 방법.
  12. 제11항에 있어서,
    상기 개구부 형성 프로세스를 통해 형성된 상기 오목부의 깊이는 상기 성막 프로세스를 통해 성막된 상기 제1 도전막, 상기 제1 층간 절연막, 상기 제2 도전막 및 상기 제2 층간 절연막의 총 두께보다 더 큰 불휘발성 반도체 기억 장치 제조 방법.
  13. 제10항에 있어서,
    상기 성막 프로세스를 수행하는 단계는 복수의 도전막 및 복수의 층간 절연막을 교대로 성막하는 단계를 포함하고,
    상기 평면화 프로세스를 수행하는 단계는 상기 볼록부 위의 상기 복수의 도전막 및 상기 복수의 층간 절연막을 제거하는 단계를 포함하는 불휘발성 반도체 기억 장치 제조 방법.
  14. 제13항에 있어서,
    상기 개구부 형성 프로세스를 통해 형성된 상기 오목부의 깊이는 상기 성막 프로세스를 통해 성막된 상기 복수의 도전막 및 상기 복수의 층간 절연막의 총 두께보다 더 큰 불휘발성 반도체 기억 장치 제조 방법.
  15. 제10항에 있어서,
    상기 오목부는 상기 볼록부의 측벽이 상기 개구부 형성 프로세스를 통해 상 기 기판의 표면에 수직으로 되도록 형성되는 불휘발성 반도체 기억 장치 제조 방법.
  16. 제10항에 있어서,
    상기 오목부는 상기 볼록부의 측벽이 상기 오프닝 형성 프로세스를 통해 곡선 형상을 갖도록 형성되는 불휘발성 반도체 기억 장치 제조 방법.
  17. 불휘발성 반도체 기억 장치로서,
    기판;
    상기 기판에 수직으로 형성된 원주형 반도체;
    상기 원주형 반도체 주위에 형성되는 전하 저장 적층막;
    상기 전하 저장 적층막과 접촉하는 제1 도전층; 및
    상기 제1 도전층으로부터 분리되고, 상기 전하 저장 적층막과 접촉하는 제2 도전층
    을 포함하고,
    상기 제1 도전층의 단면 및 상기 제2 도전층의 단면은 상기 기판과 평행하는공통 평면에 형성되며,
    상기 제1 도전층은 상기 기판의 표면과 45°이상의 각을 형성하도록 위쪽으로 구부러진 단부를 포함하는 불휘발성 반도체 기억 장치.
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