CN116779653B - 一种半导体存储器件及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件及其制作方法，属于半导体技术领域，所述半导体存储器件包括：衬底，所述衬底包括第一半导体层、埋氧层和第二半导体层，所述第一半导体层设置在所述埋氧层上，所述埋氧层设置在所述第二半导体层上；栅极结构，设置在所述第一半导体层上；源掺杂区，设置在所述栅极一侧的所述衬底上；漏掺杂区，设置在所述栅极另一侧的所述衬底上；以及空隙区，设置在所述漏掺杂区下方的所述第二半导体层中，并朝所述栅极结构下方延伸，所述空隙区与所述栅极结构交叠预设长度。通过本发明提供的一种半导体存储器件及其制作方法，提高半导体存储器件的性能。

Description

一种半导体存储器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体存储器件及其制作方法。
背景技术
半导体存储器件包括动态随机存取存储器（Dynamic Random Access Memory，DRAM），动态随机存取存储器结构简单，单位体积的容量较高，广泛应用在系统芯片中。在浮体式的DRAM中，单独一个晶体管即可作为DRAM的一个存储单元，能够进一步提高单位体积的容量。当写入数据时，由载流子碰撞电离产生的空穴在导电沟道底部积累，从而改变器件的阈值电压和导通电流，浮体式的DRAM存储器正是通过导通电流的大小来识别存储状态。在传统浮体式的DRAM中，背栅电极在整个导电沟道下方，漏端附近的空穴会使导带能级升高，不利于存储器阈值电压的降低。
发明内容
本发明的目的在于提供一种半导体存储器件及其制作方法，有利于降低半导体存储器件的阈值电压，提高半导体存储器件的性能。还可以提高存储器的写入速度，同时所容许空穴泄漏的时间较长。
为解决上述技术问题，本发明提供一种半导体存储器件，至少包括：
衬底，所述衬底包括第一半导体层、埋氧层和第二半导体层，所述第一半导体层设置在所述埋氧层上，所述埋氧层设置在所述第二半导体层上；
栅极结构，设置在所述第一半导体层上；
源掺杂区，设置在所述栅极一侧的所述衬底上；
漏掺杂区，设置在所述栅极另一侧的所述衬底上；以及
空隙区，设置在所述漏掺杂区下方的所述第二半导体层中，并朝所述栅极结构下方延伸，所述空隙区与所述栅极结构交叠预设长度。
在本发明一实施例中，所述预设长度为所述栅极结构宽度的三分之一至二分之一。
在本发明一实施例中，所述空隙区在所述漏掺杂区下方的所述第二半导体层中的长度，小于或等于所述漏掺杂区的长度。
在本发明一实施例中，所述空隙区的一边与所述埋氧层远离所述第一半导体层的一侧接触。
在本发明一实施例中，所述空隙区的厚度大于或等于所述埋氧层的厚度。
在本发明一实施例中，所述半导体存储器件包括引脚，所述引脚与所述第二半导体层连接，且所述引脚上施加负电压。
本发明还一种半导体存储器件的制作方法，包括：
提供一衬底，所述衬底包括第一半导体层、埋氧层和第二半导体层，所述第一半导体层设置在所述埋氧层上，所述埋氧层设置在所述第二半导体层上；
在所述第一半导体层上形成栅极结构；
在所述栅极一侧的所述衬底上形成源掺杂区；
在所述栅极另一侧的所述衬底上形成漏掺杂区；以及
在第二半导体层中形成空隙区，所述空隙区设置在所述漏掺杂区下方，并朝所述栅极结构下方延伸，所述空隙区与所述栅极结构交叠预设长度。
在本发明一实施例中，所述空隙区的形成包括以下步骤：
所述第一半导体层上形成栅极结构；
在所述栅极结构的一侧，以倾角注入的方式进行离子注入，在所述第二半导体层中形成掺杂区；以及
对所述衬底进行热处理，以在所述掺杂区形成空隙区。
在本发明一实施例中，在形成所述掺杂区时，所述离子的注入方向与所述衬底表面之间的夹角40°~60°。
在本发明一实施例中，所述离子为氢离子或氦离子中的一种或两种组合。
综上所述，本发明提供一种半导体存储器件及其制作方法，通过对半导体存储器件的结构及制作方法进行改进，本发明意想不到的技术效果是能够简化制作工艺，加快制作流程，提高生产效率，并降低生产成本。能够控制空隙区与栅极结构交叠的预设长度，可以调节碰撞电离产生的空穴在沟道中的分布，控制漏端附近没有空穴积累，有利于降低半导体存储器件的阈值电压，提高半导体存储器件的性能。可以在积累空穴数量较少时，达到阈值电压变化量，可以提高存储器的写入速度，即所需积累空穴的时间短。还可以提高存储器的数据保持时间，即所容许空穴泄漏的时间较长。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底分布示意图。
图2为一实施例中减薄氧化层后的示意图。
图3为一实施例中栅极材料层分布示意图。
图4为一实施例中栅极结构的示意图。
图5为一实施例中侧墙结构的示意图。
图6为一实施例中形成掺杂区的示意图。
图7为一实施例中形成空隙区的示意图。
图8为一实施例中漏掺杂区和源掺杂区的分布示意图。
图9为一实施例中布线层连接示意图。
图10为一实施例未设置空隙区的半导体存储器件与设置空隙区的半导体存储器件的沟道表面的导带底示意图。
标号说明：
10、衬底；101、第一半导体层；102、埋氧层；103、第二半导体层；11、氧化层；12、氮化层；13、图案化光阻层；131、开口；14、浅沟槽隔离结构； 15、栅极结构；151、栅极材料层；16、侧墙结构；17、空隙区；171、掺杂区；181、漏掺杂区；182、源掺杂区；19、自对准硅化物阻挡层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
相对于静态随机存取存储器（Static Random-Access Memory，SRAM），动态随机存取存储器里面所储存的数据需要周期性的更新，且动态随机存取存储器的结构简单，成本低，通常用于数据存取，适用在具有一定灵活性、成本不高和性能需要刷新的电子产品中，如电源管理芯片。且DRAM器件的制作过程，与金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOS）的制作工艺相容，工艺步骤简单，无需额外的光罩，成本较低，可以增强片上系统的功能性和灵活性，可广泛应用于各类芯片中。本发明提供一种半导体存储器件及其制备方法，对半导体存储器件的结构进行改进，获得的半导体存储器件性能优异，可满足各种芯片的使用需求。且本发明提供的半导体存储器件的制备方法，可广泛应用于具有相似结构的半导体器件的制程中。
请参阅图1所示，在本发明一实施例中，以一个存储单元为例，对半导体存储器件的制作过程进行阐述。首先提供衬底10，且衬底10可以选择硅片、锗衬底、硅锗或蓝宝石衬底等，再依次在衬底上形成氧化层和半导体层，衬底10也可以选择绝缘体上硅等叠层结构。在本实施例中，衬底10例如包括第一半导体层101、埋氧层102和第二半导体层103，且第一半导体层101设置在埋氧层102上，埋氧层102设置在第二半导体层103上。其中，第一半导体层101例如为P型掺杂的硅半导体，第一半导体层101的厚度例如为50nm~100nm，埋氧层102例如为氧化硅层，埋氧层102的厚度例如为20nm~50nm，第二半导体层103例如为硅半导体、锗半导体、硅锗半导体或蓝宝石半导体等，第二半导体层103的厚度大于或等于埋氧层102的厚度，具体厚度不做限制。在其他实施例中，第一半导体层101、埋氧层102和第二半导体层103的类型和厚度不作具体限制，可根据具体制作的DRAM的种类进行选择。
请参阅图1所示，在本发明一实施例中，在衬底10上形成氧化层11，且氧化层11例如为致密的氧化硅等材料，氧化层11例如可以通过热氧化法或原位水汽生长法（In-SituSteam Generation，ISSG）等方法制备。在本实施例中，例如通过原位水汽生长法形成氧化层11，以确保形成的氧化层11的质量，且氧化层11的厚度例如为10nm~30nm。再在氧化层11上形成氮化层12，且氮化层12例如为氮化硅层，氮化层12例如通过化学气相沉积等方法形成。在形成浅沟槽隔离结构过程中，氧化层11可以改善衬底10与氮化层12之间的应力，同时在后续过程中，氧化层11还可以用于栅极介质层。在氮化层12上形成图案化光阻层13，图案化光阻层13上设置多个开口131，且开口131暴露出氮化层12，以用来定义浅沟槽隔离结构的位置。
请参阅图1至图2所示，在本发明一实施例中，在形成图案化光阻层13后，以图案化光阻层13为掩膜，例如使用干法刻蚀向衬底10的方向进行刻蚀，去除开口131暴露的氮化层12、氧化层11和部分衬底10，形成浅沟槽。其中，刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合。在其他实施例中，还可以采用湿法刻蚀或干法刻蚀和湿法刻蚀相结合等方法进行刻蚀。在形成浅沟槽后，例如通过热氧化法在浅沟槽内形成一内衬氧化层（图中未显示），以修复在形成浅沟槽的过程中的刻蚀损伤，减少半导体存储器件漏电情况。在浅沟槽内例如通过高密度等离子体化学气相沉积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相沉积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（ChemicalMechanical Polishing，CMP）工艺平坦化隔离介质和氮化层12，再去除氮化层12，形成浅沟槽隔离结构14，且浅沟槽隔离结构14与两侧的氧化层11之间形成台阶，且台阶的高度例如为5nm~15nm。在本实施例中，浅沟槽隔离结构14的深度大于第一半导体层101的深度，小于或等于埋氧层102的深度。通过设置浅沟槽隔离结构14，用于将各个存储单元隔离开，以在同一衬底上形成多个存储单元，提高生产效率，降低生产成本。
请参阅图2所示，在本发明一实施例中，在形成浅沟槽隔离结构14后，对氧化层11进行减薄。在本实施例中，例如通过湿法刻蚀的方式减薄氧化层11，且湿法刻蚀液例如选用稀氢氟酸或BOE等，并在常温下进行刻蚀，以降低对氧化层11的损伤。减薄后，氧化层11的剩余厚度例如为2nm~8nm，以作为栅极介质层。在减薄氧化层11的过程中，会同步减薄浅沟槽隔离结构14，减薄后，浅沟槽隔离结构14和氧化层11之间的台阶高度不变。通过将氧化层减薄作为栅极介质层，简化制作工艺，加快制作流程，提高生产效率，并降低生产成本。
请参阅图2至图3所示，在本发明一实施例中，在减薄氧化层11后，在衬底10上形成栅极材料层151，栅极材料层151例如为多晶硅，栅极材料层151的厚度例如为50nm~80nm。其中，栅极材料层151例如通过化学气相沉积等方法形成，且在栅极材料层151沉积过程中，可选择对栅极材料层151进行N掺杂或P掺杂，也可以选择不进行掺杂，本发明不做具体限制。
请参阅图3至图4所示，在本发明一实施例中，在形成栅极材料层151后，在栅极材料层151上形成图案化的光阻层（图中未显示），以定位栅极结构的位置。以图案化的光阻层为掩膜，例如通过湿法刻蚀、干法刻蚀或湿法刻蚀和干法刻蚀相结合等方式去除图案化的光阻层暴露的栅极材料层151形成栅极结构15，同时，去除栅极结构15外的氧化层11。在本实施例中，例如通过干法刻蚀去除栅极材料层151和氧化层11，且在栅极材料层151刻蚀完成后，更换刻蚀气体，刻蚀去除氧化层11。
请参阅图4至图5所示，在本发明一实施例中，在形成栅极结构15后，在栅极结构15两侧形成侧墙结构16，其中，侧墙结构16例如为氧化硅、氮氧化硅或氮化硅等的单层结构或叠层结构。在本实施例中，侧墙结构16例如为氧化硅和氮化硅的叠层结构，以确保侧墙结构16的绝缘性和稳定性。具体的，在衬底10上形成侧墙介质层（图中未显示），侧墙介质层覆盖栅极结构15、衬底10和浅沟槽隔离结构14，且侧墙介质层的材料例如为氧化硅和氮化硅的叠层，且靠近栅极结构15的一层为氧化硅层，以减小对栅极结构15的应力。形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除位于栅极结构15、浅沟槽隔离结构14以及部分衬底10上的侧墙介质层，保留栅极结构15两侧的部分侧墙介质层，以形成侧墙结构16，且侧墙结构16的高度与栅极结构15的高度相同。在本实施例中，侧墙结构16的形状例如为圆弧状，在其他实施例中，侧墙结构16可以选择任意形状。
请参阅图5至图6所示，在本发明一实施例中，在侧墙结构16形成后，在第二半导体层103内注入离子，形成掺杂区171。在本实施例中，在栅极结构15的一侧，通过单侧倾角的方式进行离子注入，由于栅极结构15的阻挡作用，掺杂区171形成在栅极结构15一侧的第二半导体层103内，并向栅极结构15的底部延伸，与栅极结构15交叠预设长度。其中，离子注入方向与衬底10表面之间的夹角定义为离子的注入角度，注入角度例如为40°~60°，形成的掺杂区171与栅极结构15交叠的预设长度例如为栅极结构15宽度的三分之一至二分之一，栅极结构15宽度为图6中，相邻浅沟槽隔离结构14之间，栅极结构15显示的尺寸。通过控制注入角度，以控制掺杂区171与栅极结构15交叠的预设长度。
请参阅图6所示，在本发明一实施例中，在形成掺杂区171的过程中，注入的离子例如为氢离子或氦离子中的一种，又或者为氢离子和氦离子的混合，且离子注入能量例如为30KeV~50KeV，离子注入总剂量例如为1×1015atoms/cm2~1×1017atoms/cm2。通过调整离子的注入能量，确保掺杂区171形成在第二半导体层103内，且掺杂区171的一边与埋氧层102远离第一半导体层101的一侧接触，形成的掺杂区171的厚度例如大于或等于埋氧层102的厚度。
请参阅图6至图7所示，在本发明一实施例中，在形成掺杂区171后，对衬底10进行热处理，以形成空隙区17。其中，加热温度例如为420℃~480℃，加热时间例如为15min~25min，在加热过程中，掺杂区171内掺杂的离子与第二半导体层103内硅作用，形成空隙区17。且空隙区17的位置和小于与掺杂区171的位置和大小一致，即空隙区17形成在第二半导体层103内，且空隙区17的一边与埋氧层102远离第一半导体层101的侧边接触，空隙区17的厚度例如大于或等于埋氧层102的厚度，且空隙区17与栅极结构15交叠的预设长度例如为栅极结构15宽度的三分之一至二分之一。通过形成空隙区17，可以调节碰撞电离产生的空穴在沟道中的分布，提高半导体存储器件的性能。
请参阅图7至图8所示，在本发明一实施例中，在形成空隙区17后，在栅极结构15两侧形成重掺杂区。具体的，在栅极结构15两侧的第一半导体层101内，进行源漏掺杂离子注入，其中源漏掺杂离子例如为磷（P）、砷（As）或铝（Al）等N型离子，且源漏掺杂离子注入量例如为1×1015atoms/cm2~5×1015atoms/cm2，在栅极结构15两侧的第一半导体层101内形成重掺杂区，且重掺杂区的深度例如为5nm~30nm。在本实施例中，将栅极结构15设置有空隙区17一侧的重掺杂区定义为漏掺杂区181，且漏掺杂区181与空隙区17的交叠长度不做限制，可以占据漏掺杂区181下方的部分第二半导体层103，也可以占据漏掺杂区181下方的全部第二半导体层103，即空隙区17在漏掺杂区181下方的第二半导体层103中的长度，小于或等于漏掺杂区181的长度，空隙区从漏掺杂区181下方延伸至栅极结构15的下方。将栅极结构15远离空隙区17一侧的重掺杂区定义为源掺杂区182，源掺杂区182下方的第二半导体层103内未设置空隙区，有利于空穴在源端的积累，在所积累空穴数量相同时，源端导带升高量更大，即源端与沟道的导带势垒更小，这将有利于降低存储器的阈值电压。同时，漏掺杂区181的下方设置有空隙区17，漏端附近没有空穴积累，漏端导带不会升高，漏端与沟道的导带势垒大，这也有利于降低半导体存储器件的阈值电压。
请参阅图8至图9所示，在本发明一实施例中，在形成重掺杂区后，在漏掺杂区181、源掺杂区182和栅极结构15上形成自对准硅化物阻挡层（Self-Aligned Block，SAB）19，即自对准硅化物阻挡层19覆盖漏掺杂区181、源掺杂区182和栅极结构15的顶部。其中，自对准硅化物阻挡层19例如为镍化硅（NiSi）或钴化硅（SiCo）等金属硅化物，以降低接触电阻。在本实施例中，在自对准硅化物阻挡层19的形成过程中，可以在需要形成自对准硅化物阻挡层19的表面上形成介电层，之后，将需要形成自对准硅化物阻挡层19区域的介电层刻蚀去除，暴露出用来形成自对准硅化物阻挡层19的区域，随后，在露出区域上沉积金属材料，例如钛、钴或镍等，通过快速退火处理的方式将金属材料与半导体衬底中的硅反应，形成金属硅化物，最后，去除未反应的金属及介电层。其中，快速退火的温度例如为350℃~550℃，退火时间例如为10min~30min。
请参阅9和图10所示，在本发明一实施例中，在形成自对准硅化物阻挡层19后，在衬底10的上方进行布线层的制作，例如在衬底10上沉积介质层（图中未显示），再在介质层内形成与自对准硅化物阻挡层19连接的金属连线，在此，可选择任意形成金属连线的方式进行制备，不多作阐述。在本实施例中，漏掺杂区181上的自对准硅化物阻挡层19与位线BL连接，源掺杂区182上的自对准硅化物阻挡层19与源线SL连接，栅极结构15上的自对准硅化物阻挡层19与字线WL连接，第二半导体层103作为背栅电极发挥作用，与引脚（Plate）连接，且引脚设置在靠近源端的一侧，通过引脚，在背栅电极上施加负电压，用于吸引碰撞电离所产生的空穴。
请参阅9和图10所示，在本发明一实施例中，图10中I部分表示未设置空隙区时，沟道表面的导带底示意图，图10中Ⅱ部分表示设置空隙区，且空隙区位于漏侧底部和部分栅极结构底部时，沟道表面的导带底示意图。当位线BL、源线SL和字线WL上所加电压均为0V时，图10中的a部分表示此时沟道表面的导带底示意图，未设置空隙区和设置空隙区的半导体存储器件的沟道表面的导带底相同。当写入数据“1”时，位线BL和字线WL上所加电压均为正电压时，源线SL接地，且引脚上施加负电压，图10中的b部分表示此时沟道表面的导带底示意图，未设置空隙区半导体存储器件的沟道、源端和漏端的势垒高度下降，且下降幅度同步，即流子碰撞电离产生的空穴在导电沟道底部均匀积累，设置空隙区的半导体存储器件，漏端由于空隙区的存在，附近没有空穴积累，漏端导带不会升高，源端导带升高，即源端与沟道的导带势垒更小，有利于降低存储器的阈值电压。在沟道底部有空穴积累时，且位线BL施加正电压时，图10中的c部分表示此时沟道表面的导带底示意图，未设置空隙区半导体存储器件，漏端有空穴积累，漏端导带升高，漏端与沟道的导带势垒小，不利于阈值电压的下降，设置空隙区的半导体存储器件，漏端由于空隙区的存在，附近没有空穴积累，漏端导带不会升高，漏端与沟道的导带势垒大，这将有利于降低存储器的阈值电压。即在背栅电压作用下，所产生的空穴主要在沟道下方靠近源端一侧积累，与不设置空隙区的结构相比，在积累碰撞电离产生的空穴数量相同时，源端导带升高量更大，即源端与沟道的导带势垒更小，有利于降低半导体存储器件的阈值电压。同时，本发明提供的半导体存储器件可以在积累空穴数量较少时，达到与不设置空隙区的结构相同的阈值电压变化量。因为存储信号所需空穴数量少，所以可以提高存储器的写入速度，即所需积累空穴的时间短。还可以提高存储器的数据保持时间，即所容许空穴泄漏的时间较长。
综上所述，本发明提供一种半导体存储器件及其制作方法，通过对半导体存储器件的结构及制作方法进行改进，本发明意想不到的技术效果是通过将氧化层减薄作为栅极介质层，简化制作工艺，加快制作流程，提高生产效率，并降低生产成本。通过控制注入角度，以控制空隙区与栅极结构交叠的预设长度。通过形成空隙区，可以调节碰撞电离产生的空穴在沟道中的分布，控制漏端附近没有空穴积累，漏端导带不会升高，漏端与沟道的导带势垒大，有利于降低半导体存储器件的阈值电压，提高半导体存储器件的性能。可以在积累空穴数量较少时，达到与不设置空隙区的结构相同的阈值电压变化量，可以提高存储器的写入速度，即所需积累空穴的时间短。还可以提高存储器的数据保持时间，即所容许空穴泄漏的时间较长。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inanembodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种半导体存储器件，其特征在于，包括：
衬底，所述衬底包括第一半导体层、埋氧层和第二半导体层，所述第一半导体层设置在所述埋氧层上，所述埋氧层设置在所述第二半导体层上；
栅极结构，设置在所述第一半导体层上；
源掺杂区，设置在所述栅极一侧的所述衬底上；
漏掺杂区，设置在所述栅极另一侧的所述衬底上；以及
空隙区，设置在所述漏掺杂区下方的所述第二半导体层中，并朝所述栅极结构下方延伸，所述空隙区与所述栅极结构交叠预设长度，所述预设长度为所述栅极结构宽度的三分之一至二分之一；
其中，所述空隙区通过以下方式获得：在所述栅极结构的一侧，以倾角注入的方式进行离子注入，在所述第二半导体层中形成掺杂区，对所述衬底进行热处理，以在所述掺杂区形成所述空隙区。
2.根据权利要求1所述的半导体存储器件，其特征在于，所述空隙区在所述漏掺杂区下方的所述第二半导体层中的长度，小于或等于所述漏掺杂区的长度。
3.根据权利要求1所述的半导体存储器件，其特征在于，所述空隙区的一边与所述埋氧层远离所述第一半导体层的一侧接触。
4.根据权利要求3所述的半导体存储器件，其特征在于，所述空隙区的厚度大于或等于所述埋氧层的厚度。
5.根据权利要求1所述的半导体存储器件，其特征在于，所述半导体存储器件包括引脚，所述引脚与所述第二半导体层连接，且所述引脚上施加负电压。
6.一种半导体存储器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括第一半导体层、埋氧层和第二半导体层，所述第一半导体层设置在所述埋氧层上，所述埋氧层设置在所述第二半导体层上；
在所述第一半导体层上形成栅极结构；
在所述栅极一侧的所述衬底上形成源掺杂区；
在所述栅极另一侧的所述衬底上形成漏掺杂区；以及
在第二半导体层中形成空隙区，所述空隙区设置在所述漏掺杂区下方，并朝所述栅极结构下方延伸，所述空隙区与所述栅极结构交叠预设长度，所述预设长度为所述栅极结构宽度的三分之一至二分之一；
其中，所述空隙区的形成包括以下步骤：在所述栅极结构的一侧，以倾角注入的方式进行离子注入，在所述第二半导体层中形成掺杂区；对所述衬底进行热处理，以在所述掺杂区形成所述空隙区。
7.根据权利要求6所述的半导体存储器件的制作方法，其特征在于，在形成所述掺杂区时，所述离子的注入方向与所述衬底表面之间的夹角40°~60°。
8.根据权利要求6所述的半导体存储器件的制作方法，其特征在于，所述离子为氢离子或氦离子中的一种或两种组合。
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