TWI679636B - 動態隨機存取記憶體 - Google Patents

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Abstract

一種動態隨機存取記憶體包括：基底、多個電晶體、多個位元線組、多個導電結構以及多個字元線組。多個電晶體陣列排列於基底上，各個電晶體由下至上依序包括第一導電層、第二導電層以及第三導電層。多個位元線組沿Y方向平行配置於基底上且穿過多個電晶體，各個位元線組包括第一位元線以及第二位元線分別與各個電晶體的第一導電層電性連接。多個導電結構位於多個電晶體中，導電結構與電晶體的第二導電層以及基底電性連接。多個字元線組沿X方向平行配置於基底上，各個字元線組包括第一字元線以及第二字元線分別位於各個電晶體的側壁上。

Description

動態隨機存取記憶體
本發明是有關於一種記憶體，且特別是有關於一種動態隨機存取記憶體。
在4F 2陣列排列的動態隨機存取記憶體中，具有埋入式字元線的垂直式電晶體與堆疊在其上的電容器構成記憶胞區域，這類垂直式電晶體的結構卻會產生浮體效應（floating body effect），進而導致閥值電壓浮動、記憶效應或遲滯效應等問題，故會降低產品的可靠度。
本發明提供一種動態隨機存取記憶體，包括：基底、多個電晶體、多個位元線、多個導電結構以及多個字元線。多個電晶體陣列排列於基底上，各個電晶體由下至上依序包括第一導電層、第二導電層以及第三導電層。多個位元線沿Y方向平行配置於基底上且與各個電晶體的第一導電層電性連接。多個導電結構位於多個電晶體中，各個導電結構與各個電晶體的第二導電層以及基底電性連接。多個字元線沿X方向平行配置於基底上，各個字元線包覆各個電晶體的側壁。
基於上述，在本發明的動態隨機存取記憶體中，藉由在垂直式電晶體中形成導電結構，使垂直式電晶體中的第二導電層與基底電性連接，故可將聚集於第二導電層中的電荷導出，進而改善垂直式電晶體的結構所產生的浮體效應。因此，本發明的動態隨機存取記憶體可避免浮體效應所導致的閥值電壓浮動、記憶效應或遲滯效應等問題發生，以提升整體產品的可靠度。
圖1為本發明一實施例的動態隨機存取記憶體的立體示意圖。在本實施例中，圖1的動態隨機存取記憶體10可例如是以4F 2陣列排列的動態隨機存取記憶體。為了清楚起見，省略部分構件。
請參照圖1，在本實施例中，動態隨機存取記憶體10包括多個記憶胞11，記憶胞11位於基底100上，且每個記憶胞11包括電晶體12以及電容器14，其中電容器14位於電晶體12上且與電晶體12電性連接。在本實施例中，電晶體12例如為垂直式電晶體。以下，針對部分構件作進一步詳細說明。
請繼續參照圖1，在本實施例中，動態隨機存取記憶體10例如包括基底100、多個電晶體12、多個位元線組120、多個導電結構130以及多個字元線組140。
詳細來說，在一些實施例中，多個電晶體12陣列排列於基底100上，在基底100與電晶體12之間可例如包括絕緣層102。各個電晶體12由下至上依序包括第一導電層112、第二導電層114以及第三導電層116。多個位元線組120沿Y方向平行配置於基底100上且穿過多個電晶體12，各個位元線組120包括第一位元線120a以及第二位元線120b分別與各個電晶體12的第一導電層112電性連接。多個導電結構130位於多個電晶體12中，各個導電結構130與各個電晶體12的第二導電層114以及基底100電性連接。多個字元線組140沿X方向平行配置於基底100上，各個字元線組140包括第一字元線140a以及第二字元線140b分別位於各個電晶體12的側壁上，且在各個電晶體12的側壁上更包括閘介電層142位於第一字元線140a以及第二字元線140b與電晶體12之間。
在一些實施例中，第一導電層112與第三導電層116具有第一導電型，第二導電層114與導電結構130具有第二導電型。換句話說，第一導電層112與第三導電層116具有相同導電型，第二導電層114與導電結構130具有相同導電型。
在一些實施例中，各個導電結構130與各個電晶體12的第二導電層114具有至少一接觸面。在一具體實施例中，各個導電結構130例如沿Z方向穿過各個電晶體12。也就是說，在一些實施例中，各個導電結構130的頂面例如與各個電晶體12的第三導電層116的頂面共平面。在其他實施例中，各個導電結構130的頂面例如與各個電晶體12的第二導電層114的頂面共平面。在其他實施例中，各個導電結構130的頂面例如與各個電晶體12的第一導電層112的頂面共平面。在本發明中，只要各個導電結構130與各個電晶體12的第二導電層114具有至少一接觸面，使導電結構130能使第二導電層114以及基底100電性連接即可。
圖2A至圖2K為沿圖1線段A-A’之製造流程的剖面示意圖。圖2L至圖2O為沿圖1線段B-B’以及線段C-C’之製造流程的剖面示意圖。
請參照圖2A，在本實施例中，動態隨機存取記憶體的製造方法的步驟如下。首先，提供基底200。在一些實施例中，基底200可例如為半導體基底，在本實施例中，基底200是以P型矽基底舉例說明。在本實施例中，基底200也可以是絕緣層上覆矽（silicon on insulator）基底，也就是說，可以例如對基底200進行熱氧化製程，以在基底200上形成絕緣層202。在一些實施例中，絕緣層202可例如是氧化矽層。
接著，請繼續參照圖2A，在絕緣層202上依序形成第一導電層212、第二導電層214以及第三導電層216。在一些實施例中，第一導電層212、第二導電層214以及第三導電層216可例如是摻雜多晶矽層。在本實施例中，第一導電層212和第三導電層216可例如是N型多晶矽層，其所植入的摻質可例如是磷或砷，其摻雜濃度可例如是介於1×10 13cm -2至1×10 16cm -2之間。第二導電層214可例如是P型多晶矽層，其所植入的摻質可例如是硼，其摻雜濃度可例如是介於1×10 12cm -2至1×10 14cm -2之間。以下實施例將以此舉例說明，但本發明不限於此。也就是說，在其他實施例中，第一導電層112和第三導電層116可例如是P型多晶矽層，而第二導電層114可例如是N型多晶矽層。在一些實施例中，第一導電層212、第二導電層214以及第三導電層216的形成方法可例如是將一單晶矽基底與基底200的絕緣層202相對堆疊。接著，進行加熱製程以使單晶矽基底黏合至絕緣層202上。然後，進行摻雜或植入製程，以在單晶矽基底由下至上依序形成第一導電層212、第二導電層214以及第三導電層216，但本發明不限於此。在一些實施例中，在各個導電層依序形成於絕緣層202上後可選擇性地進行熱處理，以活化各個導電層中的摻質。接著，請繼續參照圖2A，在第三導電層216上形成絕緣層218。在一些實施例中，絕緣層218可例如是氧化矽層，其形成方法可例如是化學氣相沈積法。在一些實施例中，絕緣層218的厚度例如是介於50 nm至200 nm之間。
接著，請參照圖2A和圖2B，進行微影蝕刻製程，以在基底200上形成多個溝渠211。在一些實施例中，形成多個溝渠211的步驟如下所述。首先，在絕緣層218上形成具有預定圖案的圖案化光阻層（未示出）。接著，以圖案化光阻層為罩幕，移除暴露的絕緣層218、第三導電層216、第二導電層214以及第一導電層212，以在基底100上形成沿Y方向延伸的多個溝渠211。然後，移除圖案化光阻層。在本實施例中，暴露的第一導電層212並未完全移除，即溝渠211底面下仍有部分的第一導電層212。換句話說，溝渠211的底面略低於第一導電層212a的頂面且略高於第一導電層212a的底面。在一些實施例中，溝渠211底面至第一導電層212a頂面的距離例如是介於80 nm至100 nm之間。在一些實施例中，溝渠211底面至第一導電層212a頂面的距離與溝渠211底面至第一導電層212a底面的距離的比例例如是介於300 nm至320 nm之間。
接著，請參照圖2B和圖2C，形成絕緣層219於溝渠211a的部分側壁上。在一些實施例中，形成絕緣層219的步驟如下所述。首先，在絕緣層218a的頂面以及溝渠211內共形地形成絕緣材料層（未示出）。絕緣材料層的材料可例如是氮化物材料，例如氮化矽。接著，移除位於絕緣層218a頂面上以及溝渠211底面上的絕緣材料層，以在溝渠211的側壁上形成絕緣層219。然後，繼續移除溝渠211底面下剩餘的第一導電層212a，直至溝渠211a暴露絕緣層202的頂面。在本實施例中，由於是先形成絕緣層219於溝渠211的側壁上，接著，才移除溝渠211底面下剩餘的第一導電層212a，因此，絕緣層219僅覆蓋絕緣層218a、第三導電層216a以及第二導電層214a的側壁以及第一導電層212b的部分側壁。即溝渠211a亦暴露第一導電層212b靠近溝渠211a底面的部分側壁。在一些實施例中，移除絕緣材料層以及剩餘的第一導電層212a的方法例如是反應性離子蝕刻法。
接著，請參照圖2C和圖2D，形成導電層220，以覆蓋絕緣層218a的頂面以及溝渠211a的側壁和底面。具體來說，導電層220例如是共形地形成在絕緣層218a的頂面上、絕緣層219的表面、第一導電層212b的部分側壁上以及絕緣層202暴露的頂面上。在一些實施例中，導電層220的材料可例如是金屬，例如鈷、鎳、鉬、鈦、鎢、鉭、鉑或其組合。
接著，請參照圖2D和圖2E，進行快速熱回火（rapid thermal annealing）製程。在本實施例中，與第一導電層212b直接接觸的導電層220經快速熱回火製程後會轉化為其矽化物，以形成埋入式位元線220a。也就是說，形成的位元線220a埋入於第一導電層212c，且有部分的位元線220a突出於第一導電層212c的側壁。在本實施例中，導電層220的材料可例如是鈷，形成的埋入式位元線220a即為鈷矽化物。在進行後續步驟之前，先移除溝渠211b內的絕緣層219以及未與第一導電層212b反應的導電層220，也就是說，溝渠211c內僅剩所形成的位元線220a，且部分的位元線220a突出於第一導電層212c的側壁。
接著，請參照圖2E和圖2F，形成氮化物層222於溝渠211c內。在本實施例中，形成氮化物層222的步驟例如是先形成氮化物材料層（未示出），以填滿溝渠211c以及覆蓋絕緣層218a的頂面。然後，進行平坦化製程，直至暴露出絕緣層218a的頂面。在一些實施例中，平坦化製程可例如是回蝕刻製程、化學機械研磨（CMP）製程或其組合。
接著，請參照圖2F和圖2G，移除絕緣層218a。此時，氮化物層222的頂面高於第三導電層216a的頂面。在一些實施例中，移除絕緣層218a的方法可例如是蝕刻法。
接著，請參照圖2G和圖2H，形成介電層224於氮化物層222以及第三導電層216a的頂面上。在本實施例中，介電層224例如是共形地形成於氮化物層222以及第三導電層216a的頂面上，由於氮化物層222的頂面與第三導電層216a的頂面之間具有高度差，因此，介電層224的頂面可例如是一連續凹凸結構。如圖2H所示，第三導電層216a頂面上的介電層224具有開口221。在一些實施例中，介電層224的材料可例如是氧化矽，介電層224的形成方法可例如是化學氣相沈積法。值得一提的是，開口221可視為自對準（self-aligned）開口，將於後文詳述。
接著，請參照圖2H和圖2I，進行蝕刻製程，移除部分介電層224、部分第三導電層216a、部分第二導電層214a以及部分第一導電層212c，以形成開口223。開口223暴露基底200的頂面。具體而言，在本實施例中，介電層224的材料例如是氧化矽，氮化物層222的材料例如是氮化矽，藉由氧化矽對氮化矽的高蝕刻選擇比，以氮化物層222作為蝕刻終止層，進行蝕刻製程直至開口223暴露基底200的頂面。在一些實施例中，氮化物層222的頂面也會有些許的移除，因此，氮化物層222的頂面不一定是平面，但本發明不限於此。在進行後續步驟之前，繼續進行蝕刻製程，並以第三導電層216b作為蝕刻終止層，移除部分氮化物層222直至剩餘的氮化物層222a的頂面與第三導電層216b的頂面齊平。
接著，請參照圖2I和圖2J，形成導電層230於基底200上。在本實施例中，導電層230覆蓋第三導電層216b的頂面且填滿開口223。在一些實施例中，導電層230的材料可例如是摻雜多晶矽。在本實施例中，導電層230可例如是P-多晶矽層，。值得注意的是，導電層230需與第二導電層214b為相同導電型的多晶矽。
接著，請參照圖2J和圖2K，進行平坦化製程，直至暴露出第三導電層216b以及氮化物層222a的頂面。至此，剩餘的導電層230即為導電結構230a。
請參照圖2K，在本實施例中，導電結構230a由上至下依序穿過第三導電層216b、第二導電層214b、第一導電層212d以及絕緣層202a，且導電結構230a與基底200接觸，因此，導電結構230a可用於電性連接第二導電層214b以及基底200。
在一些實施例中，在X方向上，相鄰兩個氮化物層222a之間具有寬度W1。換句話說，後續步驟形成的電晶體在X方向上具有第一寬度W1。在本實施例中，導電結構230a的頂面具有第二寬度W2，導電結構230a的底面具有第三寬度W3，其中第一寬度W1大於第二寬度W2，且第一寬度W1大於第三寬度W3。在本實施例中，第二寬度W2與第三寬度W3相同。
接著，請參照圖2K和圖2L，進行微影蝕刻製程，以在基底200上形成多個溝渠215。形成多個溝渠215的步驟與上述形成多個溝渠211的步驟相似，二者的差異僅在於溝渠211是沿Y方向延伸，而溝渠215是沿X方向延伸。值得一提的是，溝渠215底面下仍有部分的第一導電層212d。換句話說，溝渠215的底面略低於第一導電層212e的頂面且略高於第一導電層212e的底面。
接著，請參照圖2L和圖2M，形成絕緣層241以填滿溝渠215。在一些實施例中，絕緣層241的材料可例如是氧化物，例如氧化矽。
接著，請參照圖2M和圖2N，移除部分的絕緣層241，以在基底200上形成多個溝渠217。剩餘的絕緣層241a可用於電性隔離位元線220a和後續步驟形成的字元線，也就是說，絕緣層241a的厚度只要能提供位元線220a與字元線之間的絕緣即可。移除部分的絕緣層241的方法可例如是蝕刻法，例如回蝕刻法。
接著，請參照圖2N和圖2O，依序形成閘介電層242以及閘極層240於溝渠217的側壁上。在本實施例中，先在溝渠217的側壁上形成閘介電材料層。接著，再於閘介電材料層上形成閘極材料層。然後，進行非等向性蝕刻製程以定義出閘極層240。在一些實施例中，閘介電層242的材料可例如是氧化矽。閘極層240的材料可例如是導體材料，導體材料例如是金屬材料、阻障金屬材料或其組合。在本實施例中，閘介電層242和閘極層240可作為本發明的動態隨機存取記憶體的字元線。至此，即完成本發明的動態隨機存取記憶體中的電晶體、字元線以及位元線的製備。
具體而言，請參照圖2O，在本實施例中，第三導電層216c、第二導電層214c以及第一導電層212e組成本發明的電晶體，且每個電晶體的側壁上具有一組字元線組，每一字元線組包括兩個字元線，每個字元線包括閘介電層242以及閘極層240。閘介電層242位於電晶體與閘極層240之間，以電性隔離電晶體與閘極層240。
值得一提的是，請參照圖2K，在本實施例中，導電結構230a由上至下（Z方向）依序穿過第三導電層216b、第二導電層214b、第一導電層212d以及絕緣層202a，且導電結構230a與基底200接觸，因此，導電結構230a可用於電性連接第二導電層214b以及基底200。也就是說，在本實施例中，導電結構230a的頂面與第三導電層216b的頂面共平面，但本發明不限於此。另一方面，在本實施例中，在X方向上，導電結構230a頂面的第二寬度W2與導電結構230a底面的第三寬度W3相同。
進一步來說，在本實施例中的動態隨機存取記憶體，藉由導電結構230a的設計可使第二導電層214b與基底200電性連接，故可將聚集於第二導電層214b中的電荷導出，以改善垂直電晶體的結構所產生的浮體效應，進而可避免浮體效應所導致的閥值電壓浮動、記憶效應或遲滯效應等問題發生，以提升整體產品的可靠度。
圖3至圖7為本發明一些實施例的動態隨機存取記憶體的剖面示意圖。
在圖3至圖7中，基底300、絕緣層302、第一導電層312、第二導電層314、第三導電層316、位元線組320、氮化物層322的材料以及形成方法與上述基底200、絕緣層202、第一導電層212、第二導電層214、第三導電層216、位元線組220、氮化物層222相同或相似，於此不再贅述。以下僅針對差異進行說明。
請參照圖3，在本實施例中，導電結構330的頂面與第二導電層314的頂面共平面。另一方面，在本實施例中，在X方向上，導電結構330頂面的第二寬度W2與導電結構330底面的第三寬度W3相同。
請參照圖4，在本實施例中，導電結構430的頂面與第一導電層312的頂面共平面。另一方面，在本實施例中，在X方向上，導電結構430頂面的第二寬度W2與導電結構430底面的第三寬度W3相同。
請參照圖5，在本實施例中，導電結構530的頂面與第一導電層312的頂面共平面。另一方面，在本實施例中，在X方向上，導電結構530頂面的第二寬度W2’與導電結構530底面的第三寬度W3不相同。如圖5所示，導電結構530頂面的第二寬度W2’大於導電結構530底面的第三寬度W3，且導電結構530呈一漏斗狀。
請參照圖6，在本實施例中，導電結構630的頂面與第一導電層312的頂面共平面。另一方面，在本實施例中，在X方向上，導電結構630頂面的第二寬度W2’與導電結構630底面的第三寬度W3不相同。如圖6所示，導電結構630頂面的第二寬度W2’大於導電結構630底面的第三寬度W3，且導電結構630呈一T字形。
請參照圖7，在本實施例中，導電結構730的頂面與第一導電層312的頂面共平面。另一方面，在本實施例中，在X方向上，導電結構730頂面的第二寬度W2’與導電結構730底面的第三寬度W3不相同，但本發明不限於此。如圖7所示，導電結構730頂面的第二寬度W2’大於導電結構730底面的第三寬度W3，且導電結構630呈一倒梯形。
圖8為本發明另一實施例的動態隨機存取記憶體的立體示意圖。
請參照圖8，在本實施例中，動態隨機存取記憶體20例如包括基底400、多個電晶體22、多個位元線420、多個導電結構830以及多個字元線440。
詳細來說，在一些實施例中，多個電晶體22陣列排列於基底400上，在基底400與電晶體22之間可例如包括絕緣層402。各個電晶體22由下至上依序包括第一導電層412、第二導電層414以及第三導電層416。多個位元線420沿Y方向平行配置於基底400上且與各個電晶體22的第一導電層412電性連接。多個導電結構830位於多個電晶體22中，各個導電結構830與各個電晶體22的第二導電層414以及基底400電性連接。多個字元線440沿X方向平行配置於400基底上，各個字元線440包覆各個電晶體22的側壁。在本實施例中，動態隨機存取記憶體20更包括電容器24，電容器24位於電晶體22上且與電晶體22電性連接。
值得一提的是，在本實施例中，電晶體22為圓柱狀，導電結構830亦為圓柱狀，且導電結構830由上至下依序穿過電晶體22的第三導電層416、第二導電層414、第一導電層412以及絕緣層402，使電晶體22的第二導電層414與基底400電性連接。另外，導電結構830與位元線420之間包括絕緣層832。在本發明中，不特別限制絕緣層832的厚度或形成方法，只要導電結構830與位元線420絕緣即可。
10、20‧‧‧動態隨機存取記憶體
11‧‧‧記憶胞
12、22‧‧‧電晶體
14、24‧‧‧電容器
100、200、300、400‧‧‧基底
102、202、202a、302、218、218a、219、241、241a、402‧‧‧絕緣層
112、212、212a、212b、212c、212d、212e、312、412‧‧‧第一導電層
114、214、214a、214b、214c、314、414‧‧‧第二導電層
116、216、216a、216b、216c、316、416‧‧‧第三導電層
120、320‧‧‧位元線組
120a、120b、220a、420‧‧‧位元線
130、230a、330、430、530、630、730、830‧‧‧導電結構
140‧‧‧字元線組
140a、140b、440‧‧‧字元線
142、242‧‧‧閘介電層
211、211a、211b、211c、215、217‧‧‧溝渠
220、230‧‧‧導電層
221、223‧‧‧開口
222、222a、322‧‧‧氮化物層
224‧‧‧介電層
240‧‧‧閘極層
832‧‧‧絕緣層
A-A’、B-B’、C-C’‧‧‧線段
W1、W2、W2’、W3‧‧‧寬度
X、Y、Z‧‧‧方向
圖1為本發明一實施例的動態隨機存取記憶體的立體示意圖。
圖2A至圖2K為沿圖1線段A-A’之製造流程的剖面示意圖。
圖2L至圖2O為沿圖1線段B-B’以及線段C-C’之製造流程的剖面示意圖。
圖3至圖7為本發明一些實施例的動態隨機存取記憶體的剖面示意圖。
圖8為本發明另一實施例的動態隨機存取記憶體的立體示意圖。

Claims (10)

  1. 一種動態隨機存取記憶體，包括：
    基底；
    多個電晶體，陣列排列於所述基底上，各所述多個電晶體由下至上依序包括第一導電層、第二導電層以及第三導電層；
    多個位元線組，沿Y方向平行配置於所述基底上且穿過所述多個電晶體，各所述多個位元線組包括第一位元線以及第二位元線分別與各所述多個電晶體的所述第一導電層電性連接；
    多個導電結構，位於所述多個電晶體中，各所述多個導電結構與各所述多個電晶體的所述第二導電層以及所述基底電性連接；以及
    多個字元線組，沿X方向平行配置於所述基底上，各所述多個字元線組包括第一字元線以及第二字元線分別位於各所述多個電晶體的側壁上。
  2. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述第一導電層與所述第三導電層具有第一導電型，所述第二導電層與所述導電結構具有第二導電型。
  3. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述多個導電結構與各所述多個電晶體的所述第二導電層具有至少一接觸面。
  4. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述多個導電結構的頂面與各所述多個電晶體的所述第三導電層的頂面共平面。
  5. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述多個導電結構的頂面與各所述多個電晶體的所述第二導電層的頂面共平面。
  6. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述多個導電結構的頂面與各所述多個電晶體的所述第一導電層的頂面共平面。
  7. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中在所述X方向上，各所述多個電晶體具有第一寬度，各所述多個導電結構的頂面具有第二寬度，各所述多個導電結構的底面具有第三寬度，其中所述第一寬度大於所述第二寬度，所述第一寬度大於所述第三寬度，所述第二寬度與所述第三寬度相同或不相同。
  8. 一種動態隨機存取記憶體，包括：
    基底；
    多個電晶體，陣列排列於所述基底上，各所述多個電晶體由下至上依序包括第一導電層、第二導電層以及第三導電層；
    多個位元線，沿Y方向平行配置於所述基底上且與各所述多個電晶體的所述第一導電層電性連接；
    多個導電結構，位於所述多個電晶體中，各所述多個導電結構與各所述多個電晶體的所述第二導電層以及所述基底電性連接；以及
    多個字元線，沿X方向平行配置於所述基底上，各所述多個字元線包覆各所述多個電晶體的側壁。
  9. 如申請專利範圍第8項所述的動態隨機存取記憶體，其中所述第一導電層與所述第三導電層具有第一導電型，所述第二導電層與所述導電結構具有第二導電型。
  10. 如申請專利範圍第8項所述的動態隨機存取記憶體，其中各所述多個導電結構與各所述多個電晶體的所述第二導電層具有至少一接觸面。
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