TWI455290B - 記憶體元件及其製造方法 - Google Patents
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Description
本發明係有關於一種半導體元件及其製作方法，特別有關於一種記憶體元件及其製作方法。
積體電路發展趨勢持續往尺寸縮小與速度加快的方向前進，動態隨機存取記憶體(DRAM)的製造技術亦是如此，尤其是記憶體之記憶容量的增加，更是最重要的關鍵。現已發展出溝槽型電容器，其相對於傳統平板式電晶體佔半導體表面較小的面積，可符合高度積集化的需求。
第1圖顯示一習知深溝槽式動態隨機存取記憶體之平面圖。複數個橢圓形之深溝槽電容器102交錯的排列，記憶單元(深溝槽電容器102)係被垂直方向延伸之字元線106和水平方向延伸之位元線控制(圖式中未繪示位元線，但標示出位於位元線下方的主動區104)。在動態隨機存取記憶體(DRAM)元件100積集度要求越來越高的情況下，記憶單元與電晶體的尺寸需要大幅縮小，才可能製造出記憶容量更高，處理速度更快的動態隨機存取記憶體。為了增加積集度，記憶單元之尺寸必須減少以提高密度，同時，記憶單元電容之電極板部份仍必須有足夠之表面積，以儲存充分的電荷。然而，隨著記憶單元尺寸的微縮，橢圓形之深溝槽電容器102的深度若要進一步加深，便會在蝕刻製程遇到困難。另外，尺寸微縮亦會使橢圓形之深溝槽電容器102之邊緣長度減少，因此，橢圓形之深溝槽電容器102無法提供足夠的表面積，達到新世代記憶
體元件的要求。
根據上述問題，本發明提出一種記憶體元件，包括以下單元：一基底，一電容器，在平行基底之表面的方向具有一特定形狀，其包括一弧形之外緣、正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段，及一字元線，耦接電容器，其中使用垂直式閘極於深溝槽電容器之實施例。
本發明提出一種記憶體元件之製造方法，包括以下步驟：提供一基底，形成一電容器於基底中或基底上方，其中電容器平行基底之表面的方向具有一特定形狀，其包括一弧形之外緣、正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段，及形成一字元線於基底上，其中使用垂直式閘極於深溝槽電容器之實施例。
本發明係為2008年3月27日申請之中華民國專利申請案申請號97110956的相關案件，不同於該項專利申請案，本發明所提供之電容器並非單純之C字型，而多出C字型中央區大體圓形之部份，可改善中華民國專利申請案申請號97110956之C字型溝槽的縱深比太高，所造成蝕刻及填洞不易等問題，另外在實施例之深溝槽電容器記憶體元件中使用垂直式閘極，單一晶胞大體上配置成正方形，相對於傳統的水平式閘極，有助於更高元件積集度設計。
第2圖顯示本發明一實施例記憶體元件之平面圖，以
下配合第2圖描述本實施例記憶體元件200。本實施例之一主要特徵是形成一深溝槽電容器202，其在平行基底之平面為一特定形狀，包括一具有負曲率之弧形之外緣205、正曲率弧形之內緣204及連接外緣205和內緣204之第一直線段206和第二直線段208。值得注意的是，本實施例之深溝槽電容器202，除了外緣205可提供表面積，作為電容使用外，尚包括內緣204及第一直線段206和第二直線段208可提供表面積，增加電容器之電容量。相較於習知技術橢圓形或圓形深溝槽電容器，本實施例深溝槽電容器202大體上增加第一直線段206和第二直線段208乘以深溝槽深度的表面積。
本實施例之佈局如第2圖所示，複數個深溝槽電容器202設置於基底中。複數個主動區214沿X方向延伸，複數個字元線215(閘極線)沿Y方向延伸，且與主動區214交錯。主動區214通過深溝槽電容器202之正曲率弧形之內緣204，值得注意的是，本實施例之主動字元線區210(active word line area)係製作在字元線215下，且位於深溝槽電容器202中，垂直式閘極區216和主動區214矽基底重疊區域的長度為後續步驟形成單位晶胞之主動字元線區210的寬度，垂直式閘極區216深度中的閘極介電層長度(未繪示)即為單位晶胞之主動字元線區210的長度。
另外，雖然本實施例於第2圖中繪示主動區214之寬度小於深溝槽電容器202之第一直線段206和第二直線段208間之距離，但本發明不限於此，本發明於另一實施例主動區214之寬度可大於深溝槽電容器202之第一直線段
206和第二直線段208間之距離。另外，如圖所示，本實施例將單一晶胞212大體上配置成正方形，而此正方形之單一晶胞212有助於增加元件積集度。
以下以第3A圖~第21C圖詳細說明本發明一實施例深溝槽電容器記憶體元件之製造方法。首先，請參照第3A圖、第3B圖和第3C圖，第3A圖係為進行至本製程步驟記憶體元件局部平面圖，第3B圖係為沿著第3A圖I－I’剖面線之剖面圖，第3C圖係為沿著第3A圖II－II’剖面線之剖面圖，提供一基底302，依序於基底302上形成一墊氧化層304、一墊氮化層306、一矽玻璃層308、一多晶矽硬式罩幕層310、一氮化物硬式罩幕層312、一碳化物硬式罩幕層314和一第一犧牲層316。在本實施例中，基底302可以為矽基底，矽玻璃層308可以為硼矽玻璃(BSG)或無摻雜矽玻璃(USG)，第一犧牲層316可以為氮化矽組成。接著，旋塗一光阻材料於第一犧牲層316上，進行微影製程圖形化光阻材料，形成一光阻圖案318。
接下來，請參照第4A圖、第4B圖和第4C圖，第4A圖係為進行至本製程步驟記憶體元件局部平面圖，第4B圖係為沿著第4A圖I－I’剖面線之剖面圖，第4C圖係為沿著第4A圖II－II’剖面線之剖面圖，以光阻圖案318為罩幕，非等向性蝕刻第一犧牲層316，形成一柱狀結構320，本實施例可調整製程參數，使此蝕刻製程停止於碳化物硬式罩幕層314。請參照請參照第5A圖、第5B圖和第5C圖，第5A圖係為進行至本製程步驟記憶體元件局部平面圖，第5B圖係為沿著第5A圖I－I’剖面線之剖面圖，第5C圖係為沿著第5A圖II－II’剖面線之剖面圖，移除光阻
圖案318，以低壓化學氣相沉積法(LPCVD)順應性沉積一例如未摻雜之多晶矽層所組成之第一間隙壁層322於柱狀結構320和碳化物硬式罩幕層314上。
後續，請參照第6A圖、第6B圖和第6C圖，非等向性蝕刻第一間隙壁層322，形成圍繞柱狀結構320之環狀間隙壁324。請參照第7A圖、第7B圖和第7C圖，進行一傾斜角度佈植326製程，摻雜二氟化硼(BF2
)於環狀間隙壁324中，如圖所示，在進行傾斜角度佈植326製程時，由於柱狀結構320阻擋部份摻雜離子，部份的環狀間隙壁324沒有被摻雜，而使環狀間隙壁324形成一C字型之摻雜部份328和一未摻雜部份330。
請參照第8A圖、第8B圖和第8C圖，進行一以氨水為主蝕刻劑之蝕刻製程。由於前步驟對多晶矽摻雜二氟化硼(BF2
)之製程會降低其對於氨水之蝕刻速率，因此，此蝕刻步驟可移除環狀間隙壁324之未摻雜部份330，而保留C字型之摻雜部份328，而形成一C字型間隙壁332。後續，請參照第9A圖、第9B圖和第9C圖，毯覆性沉積例如一硼矽玻璃(BSG)組成之第二犧牲層334，覆蓋柱狀結構320和C字型間隙壁332。接著，進行一化學機械研磨法(CMP)或回蝕刻(etch back)製程，至暴露出C字型間隙壁332和柱狀結構320。請參照第10A圖、第10B圖和第10C圖，移除柱狀結構320和C字型間隙壁332，於第二犧牲層334中形成一開口336，如第10A圖所示，此開口336在平行基底302之表面為一特定形狀，其包括一弧形之外緣、正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段。此步驟需注意的是，當光阻圖案318
較小和/或C字型間隙壁332之厚度較厚時，正曲率弧形之內緣在深溝槽電容器的相對位置會較靠近於中心點，其會影響後續步驟製作主動區和垂直式閘極區，與深溝槽電容器和垂直式閘極區之重疊製程允許範圍。
請參照第11A圖、第11B圖和第11C圖，以第二犧牲層334為罩幕，依序蝕刻碳化物硬式罩幕層314、氮化物硬式罩幕層312、多晶矽硬式罩幕層310、矽玻璃層308、墊氮化層306和墊氧化層304，以將開口336之圖案往下轉移，且如圖所示，此蝕刻步驟會將第二犧牲層334、碳化物硬式罩幕層314、氮化物硬式罩幕層312消耗掉。
請參照第12A圖、第12B圖和第12C圖，以矽玻璃層308、墊氮化層306和墊氧化層304為罩幕，蝕刻基底302，以形成一深溝槽338。請參照第13A圖、第13B圖和第13C圖，移除矽玻璃層308，摻雜部份基底302，形成一摻雜區340，作為後續形成電容器342之第一導體，於深溝槽338之下半部側壁上形成一電容器342，於深溝槽338之下半部填入第一多晶矽層344，作為電性連接電容器342之第二導體。
請參照第14A圖、第14B圖和第14C圖，進行一低壓化學氣相沉積法(LPCVD)和一回蝕刻製程，於深溝槽338之上半部側壁上形成一氧化矽組成之領形介電層348，接著，以沉積和回蝕刻之製程形成一第二多晶矽層346於深溝槽338中。請參照第15A圖、第15B圖和第15C圖，進行一黃光微影和蝕刻製程步驟，於基底302中形成淺溝槽350，並定義出主動區352。請參照第16A圖、
第16B圖和第16C圖，於淺溝槽350中填入氧化矽，形成淺溝槽絕緣354，使此深溝槽電容器和其它的深溝槽電容器隔絕。
請參照第16D圖、第16E圖和第16F圖，第16G圖、第16H圖和第16I圖，其中第16D圖係為進行至和第15A圖相關步驟記憶體元件局部平面圖，第16E圖係為沿著第16D圖I－I’剖面線之剖面圖，第16F圖係為沿著第16D圖II－II’剖面線之剖面圖；第16G圖係為進行至和第16A圖相關步驟記憶體元件局部平面圖，第16H圖係為沿著第16G圖I－I’剖面線之剖面圖，第16I圖係為沿著第16G圖II－II’剖面線之剖面圖，第16D－16I圖之實施例不同於第15A－16C圖實施例之部份在於第15A－16C圖的主動區352的寬度大於後續步驟形成垂直式閘極開口356的長度，而第16D－16I圖之實施例係揭示主動區352a的寬度小於深溝槽電容器202之第一直線段206和第二直線段208間之距離，較小的主動區352a寬度會對後續字元線接觸之製程步驟造成影響。
請參照第17A圖、第17B圖和第17C圖，先沉積氧化矽介電層357，再進行一黃光微影和蝕刻製程步驟，於基底302中定義出一垂直式閘極開口356。此步驟有許多地方需注意：第一，垂直式閘極開口356的深度需小於淺溝槽350絕緣的深度，以使每個晶胞和相鄰的晶胞可以隔絕。第二，垂直式閘極開口356的圖案必須侷限於深溝槽電容器的圖案內，且不可連接其它單位晶胞。第三，垂直式閘極開口356和第二多晶矽層346重疊的區域大小會決定第二多晶矽層346與第三多晶矽層358的接觸電阻，若
重疊之區域愈大，則接觸電阻愈小，反之，若重疊之區域愈小，則接觸電阻愈大。第四，垂直式閘極開口356和主動區352矽基底重疊區域的長度即為後續步驟形成單位晶胞之主動字元線區的寬度。
請參照第18A圖、第18B圖和第18C圖，進行一第二傾斜角度佈植362製程，接著，進行一沉積及回蝕刻製程，於垂直式閘極開口356中之第二多晶矽層346上形成一第三多晶矽層358。後續，可進行另外一次傾斜角度佈植製程，以調整垂直式閘極之電性。進行一沉積及回蝕刻製程，於垂直式閘極開口356中之第三多晶矽層358上形成一例如氮化矽或氧化矽所組成之第二間隙壁層360。於垂直式閘極開口356之矽基底側壁上形成垂直式閘極之源/汲極區364。請再參照第18B圖和第18C圖，本實施例可進行額外的傾斜角度佈植製程在第二傾斜角度佈植362製程之前，於基底302中形成隔絕摻雜區366，以阻絕淺溝槽350絕緣底部之漏電流。
請參照第19A圖、第19B圖和第19C圖，於垂直式閘極開口356之第二間隙壁層360上方之矽基底側壁上形成一閘極介電層368，閘極介電層368的長度即為單位晶胞之主動字元線區的長度。接著，依序沉積一閘極多晶矽層370和閘極金屬層372，在本實施例中，閘極多晶矽層370和閘極金屬層372之結合統稱閘極層374。沉積一例如氮化矽所組成之蓋層376於閘極層374上。請參照第20A圖、第20B圖和第20C圖，進行一黃光微影和蝕刻製程步驟，圖形化閘極層374和蓋層376，並形成一例如正矽酸乙酯(TEOS)所組成之間隙壁382於圖形化閘極層
374和蓋層376之側壁，請注意，超出主動區352表面之圖形化閘極層374和蓋層376與間隙壁382即構成本實施例之字元線375。接著，進行一離子佈植製程378，形成垂直式閘極之另一源/汲極區380。請參照第21A圖、第21B圖和第21C圖，形成硼磷矽玻璃(BPSG)所組成之一內連線介電層386於字元線375和基底302上。接著，圖形化內連線介電層386，形成一開口(未繪示)，於開口中填入導電材料，作為一位元線插塞384。繼之，形成一與字元線375交錯的位元線388，連接位元線插塞384。
本發明形成電容器之技術除了應用於深溝槽電容器外，尚可應用於堆疊電容器。以下以第22A圖~第30B圖詳細說明本發明一實施例堆疊電容器記憶體元件之製造方法。首先，請參照第22A圖和第22B圖，第22A圖係為進行至本製程步驟記憶體元件局部平面圖，而第22B圖係為沿著第22A圖I－I’剖面線之剖面圖。提供一基底402，形成一字元線406(閘極線)於基底402上，並形成一源/汲極區404和一源/汲極區408於基底402中。形成一內連線介電層410於字元線406和基底402上，並於內連線介電層410中形成一位元線414及一連接位元線414和源/汲極區408之位元線接觸412。以微影和蝕刻製程圖形化內連線介電層410，形成一開口(未繪示)，接著於開口中填入例如鎢之導電材料，形成與源/汲極區404連接之導電柱416。接下來的步驟採用的技術和上述第4A圖~第11C圖之實施例方法相類似。
請參照第23A圖和第23B圖，於內連線介電層410和導電柱416上依序形成一墊層418、一矽玻璃層420、
一碳化層422和一第一犧牲層(未繪示)。在本實施例中，墊層418可以為氮化矽層和氧化矽層之堆疊層，矽玻璃層420可以為硼磷矽玻璃(BPSG),硼矽玻璃(BSG),磷矽玻璃(PSG)或無摻雜矽玻璃(USG)，第一犧牲層可以為氮化矽組成。接著，圖形化第一犧牲層，形成一柱狀結構424，並沉積一未摻雜之多晶矽層426於柱狀結構424和碳化層422上。
後續，請參照第24A圖和第24B圖，非等向性蝕刻多晶矽層426，形成圍繞柱狀結構424之環狀間隙壁428。請參照第25A圖和第25B圖，進行一傾斜角度佈植430製程，摻雜二氟化硼(BF2
)於環狀間隙壁428中，如圖所示，在進行傾斜角度佈植430製程時，由於柱狀結構424阻擋部份摻雜離子，部份的環狀間隙壁428沒被摻雜，而使環狀間隙壁428形成一C字型之摻雜部份432和一未摻雜部份434。
請參照第26A圖和第26B圖，進行一以氨水為主蝕刻劑之蝕刻製程。由於前步驟對多晶矽摻雜二氟化硼(BF2
)之製程會降低其對於氨水之蝕刻速率，因此，此蝕刻步驟可移除環狀間隙壁428之未摻雜部份434，而保留C字型之摻雜部份432，形成一C字型間隙壁436。
請參照第27A圖和第27B圖，毯覆性沉積例如一硼矽玻璃(BSG)組成之第二犧牲層438，覆蓋柱狀結構424和C字型間隙壁436。
進行一化學機械研磨法(CMP)或回蝕刻(etch back)製程，至暴露出C字型間隙壁436和柱狀結構424。請參照第28A圖和第28B圖，移除柱狀結構424和多晶矽組成之C字
型間隙壁436，於第二犧牲層438中形成一開口440，此開口440在平行基底402之平面為一特定形狀，包括一弧形之外緣440a、正曲率弧形之內緣440b及連接外緣和內緣之第一直線段440c和第二直線段440d。接著，以第二犧牲層438為罩幕，蝕刻碳化層422，將開口440之圖案轉移至碳化層422。請參照第29A圖和第29B圖，移除第二犧牲層438，以碳化層422為罩幕，蝕刻矽玻璃層420和墊層418，將開口440之圖案轉移至矽玻璃層420和墊層418。請參照第30A圖和第30B圖，順應性的沉積一電容器442於開口440中，電容器442不限定位置，但電容器442部份底層須與導電柱416相連。
本實施例形成之堆疊電容器，於平行基底平面為特殊形狀，此電容器除了於外緣可提供表面積外，尚可於外緣和內緣間之兩直線段提供表面積供電容使用，因此可提供足夠的表面積，達到新世代記憶體元件的要求。
本發明上述實施例之記憶體元件結構及其製作方法有許多優點：第一為電容器除了外緣提供表面積，作為電容使用外，尚包括外緣和內緣間之兩直線段提供表面積供電容使用，可提供表面積，增加電容器電容量。第二本發明實施例記憶體元件之製作方法可不需用到更高解析度的黃光微影機台，具有控制黃光製程製造成本之優點。第三為本發明具有特定形狀之電容器，多出C字型中央區大體圓形之部份，可改善中華民國專利申請案申請號97110956之C字型溝槽的縱深比太高，所造成蝕刻及填洞不易等問題。另外在實施例之深溝槽電容器記憶體元件中使用垂直式閘極，單一晶胞大體上配置成正方形，相對
於傳統的水平式閘極，有助於更高元件積集度設計。
以上提供之實施例係用以描述本發明不同之技術特徵，但根據本發明之概念，其可包括或運用於更廣泛之技術範圍。須注意的是，實施例僅用以揭示本發明製程、裝置、組成、製造和使用之特定方法，並不用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。因此，本發明之保護範圍，當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體元件
102‧‧‧深溝槽電容器
104‧‧‧主動區
106‧‧‧字元線
200‧‧‧記憶體元件
202‧‧‧深溝槽電容器
204‧‧‧內緣
205‧‧‧外緣
206‧‧‧第一直線段
208‧‧‧第二直線段
210‧‧‧主動字元線區域
212‧‧‧單一晶胞
214‧‧‧主動區
215‧‧‧字元線
216‧‧‧垂直式閘極區
302‧‧‧基底
304‧‧‧墊氧化層
306‧‧‧墊氮化層
308‧‧‧矽玻璃層
310‧‧‧多晶矽硬式罩幕層
312‧‧‧氮化物硬式罩幕層
314‧‧‧碳化物硬式罩幕層
316‧‧‧第一犧牲層
318‧‧‧光阻圖案
320‧‧‧柱狀結構
322‧‧‧第一間隙壁層
324‧‧‧環狀間隙壁
326‧‧‧傾斜角度佈植
328‧‧‧摻雜部份
330‧‧‧未摻雜部份
332‧‧‧C字型間隙壁
334‧‧‧第二犧牲層
336‧‧‧開口
338‧‧‧深溝槽
340‧‧‧摻雜區
342‧‧‧電容器
344‧‧‧第一多晶矽層
346‧‧‧第二多晶矽層
348‧‧‧領形介電層
350‧‧‧淺溝槽
352‧‧‧主動區
352a‧‧‧主動區
354‧‧‧淺溝槽絕緣
356‧‧‧垂直式閘極開口
357‧‧‧氧化矽介電層
358‧‧‧第三多晶矽層
360‧‧‧第二間隙壁層
362‧‧‧第二傾斜角度佈植
364‧‧‧源/汲極區
366‧‧‧隔絕摻雜區
368‧‧‧閘極介電層
370‧‧‧閘極多晶矽層
372‧‧‧閘極金屬層
374‧‧‧閘極層
375‧‧‧字元線
376‧‧‧蓋層
378‧‧‧離子佈植製程
380‧‧‧源/汲極區
382‧‧‧間隙壁
384‧‧‧位元線插塞
386‧‧‧內連線介電層
388‧‧‧位元線
402‧‧‧基底
404‧‧‧源/汲極區
406‧‧‧字元線
408‧‧‧源/汲極區
410‧‧‧內連線介電層
412‧‧‧位元線接觸
414‧‧‧位元線
416‧‧‧導電柱
418‧‧‧墊層
420‧‧‧矽玻璃層
422‧‧‧碳化層
424‧‧‧柱狀結構
426‧‧‧多晶矽層
428‧‧‧環狀間隙壁
430‧‧‧傾斜角度佈植
432‧‧‧摻雜部份
434‧‧‧未摻雜部份
436‧‧‧C字型間隙壁
438‧‧‧第二犧牲層
440‧‧‧開口
440a‧‧‧外緣
440b‧‧‧內緣
440c‧‧‧第一直線段
440d‧‧‧第二直線段
442‧‧‧電容器
第1圖顯示一習知深溝槽式動態隨機存取記憶體之平面圖。
第2圖顯示本發明一實施例記憶體元件之平面圖。
第3A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第3B圖係為沿著第3A圖I－I’剖面線之剖面圖。
第3C圖係為沿著第3A圖II－II’剖面線之剖面圖。
第4A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第4B圖係為沿著第4A圖I－I’剖面線之剖面圖。
第4C圖係為沿著第4A圖II－II’剖面線之剖面圖。
第5A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第5B圖係為沿著第5A圖I－I’剖面線之剖面圖。
第5C圖係為沿著第5A圖II－II’剖面線之剖面圖。
第6A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第6B圖係為沿著第6A圖I－I’剖面線之剖面圖。
第6C圖係為沿著第6A圖II－II’剖面線之剖面圖。
第7A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第7B圖係為沿著第7A圖I－I’剖面線之剖面圖。
第7C圖係為沿著第7A圖II－II’剖面線之剖面圖。
第8A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第8B圖係為沿著8A圖I－I’剖面線之剖面圖。
第8C圖係為沿著8A圖II－II’剖面線之剖面圖。
第9A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第9B圖係為沿著9A圖I－I’剖面線之剖面圖。
第9C圖係為沿著9A圖II－II’剖面線之剖面圖。
第10A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第10B圖係為沿著10A圖I－I’剖面線之剖面圖。
第10C圖係為沿著10A圖II－II’剖面線之剖面圖。
第11A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第11B圖係為沿著11A圖I－I’剖面線之剖面圖。
第11C圖係為沿著11A圖II－II’剖面線之剖面圖。
第12A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第12B圖係為沿著12A圖I－I’剖面線之剖面圖。
第12C圖係為沿著12A圖II－II’剖面線之剖面圖。
第13A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第13B圖係為沿著13A圖I－I’剖面線之剖面圖。
第13C圖係為沿著13A圖II－II’剖面線之剖面圖。
第14A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第14B圖係為沿著14A圖I－I’剖面線之剖面圖。
第14C圖係為沿著14A圖II－II’剖面線之剖面圖。
第15A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第15B圖係為沿著15A圖I－I’剖面線之剖面圖。
第15C圖係為沿著15A圖II－II’剖面線之剖面圖。
第16A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第16B圖係為沿著16A圖I－I’剖面線之剖面圖。
第16C圖係為沿著16A圖II－II’剖面線之剖面圖。
第16D圖顯示本發明另一實施例製程步驟記憶體元件局部平面圖。
第16E圖係為沿著16D圖I－I’剖面線之剖面圖。
第16F圖係為沿著16D圖II－II’剖面線之剖面圖。
第16G圖顯示本發明另一實施例製程步驟記憶體元件局部平面圖。
第16H圖係為沿著16G圖I－I’剖面線之剖面圖。
第16I圖係為沿著16G圖II－II’剖面線之剖面圖。
第17A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第17B圖係為沿著17A圖I－I’剖面線之剖面圖。
第17C圖係為沿著17A圖II－II’剖面線之剖面圖。
第18A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第18B圖係為沿著18A圖I－I’剖面線之剖面圖。
第18C圖係為沿著18A圖II－II’剖面線之剖面圖。
第19A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第19B圖係為沿著19A圖I－I’剖面線之剖面圖。
第19C圖係為沿著19A圖II－II’剖面線之剖面圖。
第20A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第20B圖係為沿著20A圖I－I’剖面線之剖面圖。
第20C圖係為沿著20A圖II－II’剖面線之剖面圖。
第21A圖顯示進行至本發明一實施例製程步驟記憶體元件局部平面圖。
第21B圖係為沿著21A圖I－I’剖面線之剖面圖。
第21C圖係為沿著21A圖II－II’剖面線之剖面圖。
第22A圖顯示進行至本發明一實施例製程步驟堆疊記憶體元件局部平面圖。
第22B圖係為沿著22A圖I－I’剖面線之剖面圖。
第23A圖顯示進行至本發明一實施例製程步驟堆疊記憶體元件局部平面圖。
第23B圖係為沿著23A圖I－I’剖面線之剖面圖。
第24A圖顯示本發明另一實施例製程步驟堆疊記憶體元件局部平面圖。
第24B圖係為沿著24A圖I－I’剖面線之剖面圖。
第25A圖顯示本發明另一實施例製程步驟堆疊記憶體元件局部平面圖。
第25B圖係為沿著25A圖I－I’剖面線之剖面圖。
第26A圖顯示本發明另一實施例製程步驟堆疊記憶體元件局部平面圖。
第26B圖係為沿著26A圖I－I’剖面線之剖面圖。
第27A圖顯示本發明另一實施例製程步驟堆疊記憶體
元件局部平面圖。
第27B圖係為沿著27A圖I－I’剖面線之剖面圖。
第28A圖顯示本發明另一實施例製程步驟堆疊記憶體元件局部平面圖。
第28B圖係為沿著28A圖I－I’剖面線之剖面圖。
第29A圖顯示本發明另一實施例製程步驟堆疊記憶體元件局部平面圖。
第29B圖係為沿著29A圖I－I’剖面線之剖面圖。
第30A圖顯示本發明另一實施例製程步驟堆疊記憶體元件局部平面圖。
第30B圖係為沿著30A圖I－I’剖面線之剖面圖。
200‧‧‧記憶體元件
202‧‧‧深溝槽電容器
204‧‧‧內緣
205‧‧‧外緣
206‧‧‧第一直線段
208‧‧‧第二直線段
210‧‧‧主動字元線區域
212‧‧‧單一晶胞
214‧‧‧主動區
215‧‧‧字元線
216‧‧‧垂直式閘極區
Claims (27)
- 一種記憶體元件，包括：一基底；一電容器，在平行該基底之表面的方向具有一特定形狀，其包括一具有負曲率之弧形之外緣、正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段；及一字元線，耦接該電容器，其中該第一直線段、該第二直線段和該內緣被該外緣包圍。
- 如申請專利範圍第1項所述之記憶體元件，其中該電容器為深溝槽電容器。
- 如申請專利範圍第2項所述之記憶體元件，其中該字元線係經由位於該基底表面下方，且部份和該電容器重疊之主動字元線區的源/汲極區電性連接該電容器。
- 如申請專利範圍第3項所述之記憶體元件，其中該主動字元線區之寬度係由位於該基底中之一垂直式閘極區和主動區矽基底重疊區的長度所定義，該主動字元線區之長度係由位於該基底中之一垂直式閘極區的閘極介電層長度所定義。
- 如申請專利範圍第4項所述之記憶體元件，其中該垂直式閘極區係在該深溝槽電容器之範圍內，且該垂直式閘極區的深度小於位於該基底中之一淺溝槽絕緣的深度。
- 如申請專利範圍第2項所述之記憶體元件，其中該深溝槽電容器除了該外緣可提供表面積，作為電容使用外，尚包括該內緣及該第一直線段和該第二直線段可提供表面積，增加電容器之電容量。
- 如申請專利範圍第4項所述之記憶體元件，其中該 深溝槽電容器由下而上依序包括一第一多晶矽層、一第二多晶矽層和一第三多晶矽層。
- 如申請專利範圍第7項所述之記憶體元件，其中該垂直式閘極區和該第二多晶矽層重疊之區域定義該第二多晶矽層和該第三多晶矽層之接觸電阻。
- 如申請專利範圍第2項所述之記憶體元件，尚包括一位元線，與該字元線交錯。
- 如申請專利範圍第2項所述之記憶體元件，其中該記憶體元件之單一晶胞為正方形。
- 如申請專利範圍第1項所述之記憶體元件，其中該電容器為堆疊電容器。
- 如申請專利範圍第11項所述之記憶體元件，其中該堆疊電容器經由一導電柱電性連接該字元線的主動字元線區之源/汲極區。
- 如申請專利範圍第12項所述之記憶體元件，其中該導電柱係形成於一內連線介電層中，且一包括開口之堆疊層位於該內連線介電層上，該開口包括一弧形之外緣、正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段，且該開口中係順應性的填入一電容介電層，作為該堆疊電容器。
- 如申請專利範圍第11項所述之記憶體元件，尚包括一位元線，設置於該堆疊電容器下方，與該字元線交錯排列。
- 一種記憶體元件之製造方法，包括：提供一基底；形成一電容器於該基底中或該基底上方，其中該電容 器平行該基底之表面的方向具有一特定形狀，其包括一具有負曲率之弧形之外緣、正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段；及形成一字元線於該基底上，其中該第一直線段、該第二直線段和該內緣被該外緣包圍。
- 如申請專利範圍第15項所述之記憶體元件之製造方法，其中該電容器為一深溝槽電容器，且形成該深溝槽電容器之方法包括：圖形化該基底，形成一具有該特定形狀之深溝槽；及根據該深溝槽製作出該深溝槽電容器。
- 如申請專利範圍第16項所述之記憶體元件之製造方法，其中該圖形化基底，形成該具有特定形狀之深溝槽的步驟包括：形成至少一硬式罩幕層於該基底上；形成一柱狀結構於該硬式罩幕層上；形成一環狀間隙壁，包圍該柱狀結構；選擇性蝕刻部份該環狀間隙壁，形成一C字型間隙壁；沉積一犧牲層，覆蓋該C字型間隙壁、該柱狀結構和該硬式罩幕層；蝕刻或研磨該犧牲層，直到暴露該C字型間隙壁和該柱狀結構；移除該C字型間隙壁和該柱狀結構，於該犧牲層中形成一具有該特定形狀之一開口；以該犧牲層為罩幕，蝕刻該硬式罩幕層，將該開口之圖案轉移至該硬式罩幕層；及 以該硬式罩幕層為罩幕，蝕刻該基底，形成該具有特定形狀之深溝槽。
- 如申請專利範圍第17項所述之記憶體元件之製造方法，其中該環狀間隙壁為多晶矽組成，且選擇性蝕刻部份該環狀間隙壁，形成該C字型間隙壁之步驟包括：進行一傾斜角度佈植，摻雜部份該環狀間隙壁；及進行一選擇性蝕刻製程，移除未摻雜之部份該環狀間隙壁，該剩餘之環狀間隙壁的摻雜部份構成該C字型間隙壁。
- 如申請專利範圍第18項所述之記憶體元件之製造方法，其中該傾斜角度佈植製程之摻雜物為二氟化硼(BF2 )，該選擇性蝕刻製程係採用氨水為主蝕刻劑。
- 如申請專利範圍第16項所述之記憶體元件之製造方法，其中該根據深溝槽製作出該深溝槽電容器之步驟包括：於該深溝槽之下半部形成一電容器，該電容器至少包括一位於該深溝槽之第一多晶矽層；形成一領型介電層覆蓋該深溝槽上半部側壁；形成一第二多晶矽層於該深溝槽中之電容器上；蝕刻部份該基底、該第二多晶矽層和該領型介電層，以形成一淺溝槽；及於該淺溝槽中填入一氧化物，形成一淺溝槽絕緣。
- 如申請專利範圍第20項所述之記憶體元件之製造方法，尚包括形成一垂直式閘極於該基底中，控制該電容器，包括以下步驟；沉積一氧化矽介電層，再進行一黃光微影製程步驟， 於基底上定義出一垂直式閘極開口；蝕刻該基底、該淺溝槽絕緣、部份該第二多晶矽層和該領型介電層，以形成一垂直式閘極開口；進行至少一傾斜角度佈植製程；形成一第三多晶矽層於該垂直式閘極開口中之第二多晶矽層上；進行至少一次傾斜角度佈植製程，以調整該垂直式閘極之電性；形成一間隙壁層於該垂直式閘極開口中之第三多晶矽層上；於該垂直式閘極開口中之該間隙壁層上方之基底側壁形成一閘極介電層；形成一閘極層於該基底上且填入該垂直式閘極開口；形成一蓋層於該閘極層上；及圖形化該閘極層和該蓋層。
- 如申請專利範圍第21項所述之記憶體元件之製造方法，其中該垂直式閘極開口之深度小於該淺溝槽絕緣之深度。
- 如申請專利範圍第15項所述之記憶體元件之製造方法，其中該電容器為一堆疊電容器，且形成該堆疊電容器之步驟係在形成該字元線後進行。
- 如申請專利範圍第23項所述之記憶體元件之製造方法，其中形成該堆疊電容器之步驟包括：於該字元線上方形成一堆疊層；圖形化該堆疊層，形成一開口，其中該開口在平行該基底之表面的方向具有該特定形狀，包括該弧形之外緣、 正曲率弧形之內緣及連接外緣和內緣之第一直線段和第二直線段；及於該開口中形成一電容器。
- 如申請專利範圍第24項所述之記憶體元件之製造方法，其中圖形化該堆疊層，形成該開口的步驟包括：形成一柱狀結構於該堆疊層上；形成一環狀間隙壁，包圍該柱狀結構；選擇性蝕刻部份該環狀間隙壁，形成一C字型間隙壁；沉積一犧牲層，覆蓋該C字型間隙壁、該柱狀結構和該硬式罩幕層；蝕刻或研磨該犧牲層，直到暴露該C字型間隙壁和該柱狀結構；及移除該C字型間隙壁和該柱狀結構，於該犧牲層中形成具有該特定形狀之開口。
- 如申請專利範圍第25項所述之記憶體元件之製造方法，其中該環狀間隙壁為多晶矽組成，且選擇性蝕刻部份該環狀間隙壁，形成該C字型間隙壁之步驟包括：進行一傾斜角度佈植，摻雜部份該環狀間隙壁；及進行一以氨水為主蝕刻劑之蝕刻製程，移除未摻雜之部份該環狀間隙壁，該剩餘之環狀間隙壁的摻雜部份構成該C字型間隙壁。
- 如申請專利範圍第26項所述之記憶體元件之製造方法，其中該傾斜角度佈植之摻雜物為二氟化硼(BF2 )。
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Citations (2)
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| US20060202250A1 (en) * | 2005-03-10 | 2006-09-14 | Thomas Hecht | Storage capacitor, array of storage capacitors and memory cell array |
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