KR20100033918A - 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에서, 상기 리세스 채널 트랜지스터는, 액티브 영역 및 소자 분리 영역이 구분되고, 상기 액티브 영역에 리세스부가 포함된 기판이 마련된다. 상기 리세스부 내벽 및 기판 상부면에는 게이트 산화막이 구비된다. 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 게이트 산화막의 두께는 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는다. 상기 리세스부 내부에서 상기 게이트 산화막 상에는 게이트 전극이 구비된다. 상기 게이트 전극 양측의 기판 표면 아래에는 소오스/드레인이 구비된다. 상기 리세스 채널 트랜지스터는 누설 전류가 감소되고, 온 전류가 증가된다.

Description

리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법{Recessed channel array transistor and method of forming the same, semiconductor device and method of manufacturing the semiconductor device}
본 발명은 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 전계 집중에 의한 누설 전류가 감소되는 구조의 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모오스(MOS) 트랜지스터의 게이트 길이가 점점 줄어들고 있으며, 반도체 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다. 이와같이, 반도체 소자의 크기가 감소됨에 따라 모오스 트랜지스터에서 단채널 효과(short channel effect)가 빈번하게 발생되며, 이로 인해 게이트의 제어 기능을 하지 못하게 된다.
따라서, 모오스 트랜지스터의 채널이 될 영역에 리세스부(recess)를 형성하여 채널 길이를 증가시킨 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)가 제조되고 있다.
상기 리세스 채널 어레이 트랜지스터의 경우, 소오스/드레인이 게이트 절연막을 사이에 두고 게이트와 마주하는 면적이 증가되어 게이트 유도 드레인 누설 전류가 증가된다.
또한, 상기 게이트 전극의 가장자리 부위에 전계가 집중됨에 따라 게이트 전극의 가장자리 부분이 기생 트랜지스터의 역할을 하게 되고, 이러한 기생 트랜지스터에 의해 턴 온(turn on)이 2번 되는 더블 험프(double hump)현상이 발생될 수 있다.
본 발명의 일 목적은 동작 특성이 향상되는 리세스 채널 어레이 트랜지스터를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기한 리세스 채널 어레이 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 동작 특성이 향상되는 반도체 소자를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 반도체 소자의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 어레 이 트랜지스터는, 액티브 영역 및 소자 분리 영역이 구분되고, 상기 액티브 영역에 리세스부가 포함된 기판이 마련된다. 상기 리세스부 내벽 및 기판 상부면에는 게이트 산화막이 구비된다. 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 게이트 산화막의 두께가 상기 리세스부의 측벽에 위치하는 게이트 산화막의 두께의 70% 보다 더 두꺼운 형상을 갖는다. 상기 리세스부 내부의 게이트 산화막 상에는 게이트 전극이 구비된다. 상기 게이트 전극 양측의 기판 표면 아래에는 소오스/드레인이 구비된다.
본 발명의 일 실시예로, 상기 리세스부에서 상기 액티브 영역의 연장 방향과 수직한 방향으로의 양 끝부분에 상기 소자 분리 영역이 구비된다.
본 발명의 일 실시예로, 상기 리세스부 상부면에서 가장자리 측벽과 액티브 영역의 측벽이 서로 접하는 부위는 굴곡된 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 리세스부의 상부 모서리 및 상부 측벽에 위치한 게이트 산화막은 상기 리세스부 하부 측벽 부위에 위치한 게이트 산화막보다 상대적으로 두께가 두껍다. 구체적으로, 상기 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽으로 갈수록 두께가 얇아질 수 있다.
본 발명의 일 실시예로, 상기 리세스부 상부면에서, 상기 리세스부의 측벽과 액티브 영역 측벽이 만나는 꼭지점 부위에서의 상기 게이트 산화막의 두께는 상기 리세스부의 각 모서리 부위에 위치하는 상기 게이트 산화막의 두께의 90%보다 더 두꺼울 수 있다.
본 발명의 일 실시예로, 상기 리세스부의 하부가 평면 상에 위치하도록 상기 기판 상부 표면을 계속하여 절단하였을 때, 동일 평면 하에서, 상기 리세스부의 측벽과 액티브 영역 측벽이 만나는 꼭지점 부위에 위치하는 게이트 산화막의 두께는 상기 리세스부의 각 모서리 부위에 위치하는 게이트 산화막의 두께의 70% 보다 더 두꺼울 수 있다.
본 발명의 일 실시예로, 상기 리세스부는 측벽 경사로 인해 하부로 갈수록 내부 폭이 좁아지는 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 리세스부는 제1 내부폭을 갖는 제1 부분과 상기 제1 부분 하방으로 연통하면서 상기 제1 내부폭보다 넓은 제2 내부폭을 갖는 제2 부분을 포함할 수 있다.
본 발명의 일 실시예로, 상기 리세스부의 제2 부분은 반 구형을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 제조 방법으로, 액티브 영역 및 소자 분리 영역이 구분된 기판에서, 상기 액티브 영역에 리세스부를 형성한다. 상기 리세스부 내벽 및 기판 상부면에, 게이트 산화막을 형성한다. 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 상기 게이트 산화막의 두께는 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두껍게 되도록 한다. 상기 리세스부에 위치하는 게이트 산화막 상에 게이트 전극을 형성한다. 다음에, 상기 게이트 전극 양측의 기판 표면 아래에 소오스/드레인을 형성한다.
본 발명의 일 실시예로, 상기 리세스부의 상부 모서리 및 상부 측벽에 위치 한 게이트 산화막은 상기 리세스부 하부 측벽 부위에 위치한 게이트 산화막보다 두께가 두껍다.
본 발명의 일 실시예로, 상기 게이트 산화막은 플라즈마 산화 공정을 통해 형성될 수 있다.
상기 플라즈마 산화 공정은, 산소, NO 및 N2O 로 이루어진 군에서 선택된 적어도 하나의 산화제와, 아르곤, 핼륨 및 제논으로 이루어지는 군에서 선택된 적어도 하나의 플라즈마 생성용 가스를 사용하여 수행할 수 있다.
상기 플라즈마 산화 공정에서 사용되는 산화제는 전기적으로 중성인 것 또는 전기적으로 이온 상태인 것일 수 있다.
상기 플라즈마 산화 공정은 상온 내지 900℃의 온도 범위에서 수행될 수 있다.
상기 플라즈마 산화 공정은 0.01Torr 내지 50Torr의 압력하에서 수행될 수 있다.
상기 플라즈마 산화 공정에서 상기 리세스부의 깊이에 따라 도입되는 산화제의 플럭스를 조절하여 산화막의 두께를 변화시킬 수 있다.
또한, 상기 산화제의 플럭스는 상기 플라즈마 산화 공정 시의 압력 조건 및 바이어스 조건 중 적어도 하나를 통해 조절할 수 있다.
상기 게이트 산화막을 형성한 다음, 상기 게이트 산화막에 후속 열처리를 더 수행할 수 있다.
본 발명의 일 실시예로, 상기 리세스부는 제1 내부폭을 갖는 제1 부분과 상기 제1 부분 하방으로 연통하면서 상기 제1 내부폭보다 넓은 제2 내부폭을 갖는 제2 부분을 포함하도록 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 리세스부를 포함하는 제1 영역 및 평탄면을 갖는 제2 영역을 포함하는 기판이 마련된다. 상기 리세스부 내벽 및 제1 영역의 기판 표면에는, 게이트 산화막이 구비된다. 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 상기 게이트 산화막의 두께는 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두껍다. 상기 제2 영역의 기판 표면에는 제2 게이트 산화막이 구비된다. 상기 리세스부 내부에는 제1 게이트 전극이 구비된다. 상기 제1 게이트 전극 양 측의 기판 표면 아래에는 제1 소오스/드레인이 구비된다. 상기 제2 게이트 산화막 상에는 제2 게이트 전극이 구비된다. 또한, 상기 제2 게이트 전극 양 측의 기판 표면 아래에는 제2 소오스/드레인이 구비된다.
본 발명의 일 실시예로, 상기 제1 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽으로 갈수록 두께가 얇아질 수 있다.
본 발명의 일 실시예로, 상기 제2 게이트 산화막은 상기 제1 게이트 산화막과 다른 두께를 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 제1 영역 및 제2 영역이 구분된 기판에서 상기 제1 영역의 기판의 일부분을 식각하여 리세스부를 생성한다. 상기 제1 영역의 기판 표면 및 리세스부 내 부 측벽에, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 막의 두께가 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는 게이트 산화막을 형성한다. 상기 제1 및 제2 게이트 산화막 상에 상기 리세스부 내부를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막을 식각함으로써, 상기 제1 게이트 산화막 상에 제1 게이트 전극과, 상기 제2 게이트 산화막 상에 제2 게이트 전극을 각각 형성한다. 상기 제1 게이트 전극 양 측의 기판 표면 아래에 불순물을 도핑하여 제1 소오스/드레인을 형성한다. 다음에, 상기 제2 게이트 전극 양 측의 기판 표면 아래에 불순물을 도핑하여 제2 소오스/드레인을 형성한다.
본 발명의 일 실시예로, 상기 제1 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽으로 갈수록 두께가 얇아지도록 형성된다.
본 발명의 일 실시예로, 상기 제1 게이트 산화막은 플라즈마 산화 공정을 통해 형성된다.
본 발명의 일 실시예로, 상기 제2 게이트 산화막을 형성하기 위하여,상기 플라즈마 산화 공정을 통해 상기 제2 영역의 기판에 예비 게이트 산화막을 형성한다. 다음에, 상기 예비 게이트 산화막을 일부 두께만큼 제거하여 제2 게이트 산화막을 형성한다.
본 발명의 일 실시예로, 상기 제1 게이트 산화막을 형성하기 위한 플라즈마 산화 공정을 통해 상기 제2 영역의 기판에 상기 제2 게이트 산화막을 함께 형성한다.
설명한 것과 같이, 본 발명에 따른 리세스 채널 트랜지스터는 동일 평면하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위(이하 제1 부위)에 위치하는 막의 두께가 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는 게이트 산화막을 포함한다. 이와같이, 상기 리세스부의 상기 제1 부위에서의 게이트 산화막의 두께가 다른 부위에 위치하는 게이트 산화막의 두께와 크게 차이가 나지 않으므로, 상기 액티브 영역의 가장자리 부위에서 전계가 집중될 수 있는 첨점이 형성되지 않게 된다. 때문에, 상기 제1 부위에서의 누설 전류가 감소된다.
본 발명에 따른 리세스 채널 트랜지스터는 리세스부 상부면에서 상기 리세스부 측벽 가장자리와 액티브 영역의 측벽이 마주하는 상기 꼭지점 부위에는 첨점이 형성되지 않고, 라운드된 형상을 가진다. 때문에, 상기 꼭지점 부위에서 전계가 집중되지 않는다. 이로인해, 상기 전계 집중에 의해 발생되는 험프 불량 등을 감소시킬 수 있다.
또한, 상기 게이트 산화막은 상기 리세스부의 상부 측벽에 비해 하부 측벽에서 더 얇은 두께를 가진다. 즉, 채널 형성 영역과 대향하는 부위에 형성된 게이트 산화막에 비해 소오스/드레인과 게이트 전극 사이에서 형성된 게이트 산화막이 상대적으로 두께가 더 두껍다. 때문에, 상기 리세스 채널 트랜지스터는 게이트 기인 드레인 누설 전류가 감소되고, 온 전류가 증가하게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 및 도 2는 본 발명의 실시예 1에 따른 산화막 구조의 형성 방법을 나타내는 사시도이다.
도 1을 참조하면, 기판(100)의 일부 영역을 식각함으로써 리세스부(102)를 형성한다.
구체적으로, 상기 기판(100) 상에 리세스부 형성 부위를 선택적으로 노출하는 마스크 패턴(104)을 형성한다. 상기 마스크 패턴(104)을 식각 마스크로 사용하여 기판(100)을 이방성 식각함으로써 리세스부(102)를 형성한다. 다음에, 상기 마스크 패턴(104)을 제거한다.
이하에서는, 상기 리세스부(156)의 가장자리, 기판 측벽이 서로 만나는 부위를 제1 모서리부(102a)라 하면서 설명한다. 상기 리세스부(156)의 측벽 및 기판 상부면이 만나는 부위를 제2 모서리부(102b)라 하면서 설명한다.
도 2를 참조하면, 상기 리세스부(102)를 포함하는 기판(100) 표면 상에 플라즈마 산화 공정을 수행하여 산화막(106)을 형성한다.
본 실시예에서와 같이, 플라즈마 산화 공정을 통해 형성된 산화막(106)은 상기 리세스부(102)의 각 모서리 부위(102a, 102b)에서 두께가 크게 감소되지 않거나 또는 상기 모서리 부위(102a, 102b)에서의 오히려 두께가 더 두꺼워진다.
이는, 상기 플라즈마 산화 공정에서, 상기 리세스부(102)의 제1 및 제2 모서리 부위(102a, 102b)에서 플라즈마 이온들이 집중되면서 상기 산화제의 유입이 증가되기 때문이다. 또한, 상기 산화막(106)이 형성됨으로써, 상기 리세스부(102)의 제2 모서리 부위(102b)는 라운드된 형상을 갖게된다. 때문에, 상기 리세스부(102)의 제1 모서리 부위(102a) 상부가 보여지는 평면도에서는 상기 제1 모서리 부위(102a)에서 뾰족한 첨점이 생기지 않는다.
동일한 평면 하에서, 상기 제1 모서리 부위(102a)에 위치하는 상기 산화막(106)의 두께는 상기 리세스부(102)의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는다. 즉, 상기 리세스부(102)에서 상기 제1 모서리 부위(102a)에 형성되는 산화막(106)의 두께와 상기 리세스부(102)의 측벽에 형성되는 산화막(106)과의 두께 차이가 크지 않다. 일 실시예로, 상기 리세스부(102)의 각각의 제1 모서리 부위(102a)에 형성되는 산화막(106)의 두께가 상기 리세스부(102)의 측 벽 부위에 형성되는 산화막(106)과의 두께보다 더 두꺼울 수도 있다.
이와는 달리, 종래의 열산화 공정에 의해 산화막을 형성하는 경우에는, 상기 모서리 부위(102a, 102b)에서 스트레스에 의해 산화 반응이 더 느려지게 된다. 특히, 상기 리세스부(102)의 측벽과 기판 상부 측벽이 만나는 상기 제1 모서리 부위(102a)에서 더욱 산화 반응이 느려지게 되어 상기 제1 모서리 부위(102a)와 나머지 리세스부(102) 측벽에 형성되어 있는 산화막(106)의 두께 차이가 매우 크다. 즉, 상기 종래의 열산화 공정에 의해 형성되는 산화막(106)은 상기 제1 모서리 부위(102a)에서 매우 얇은 두께를 갖는다. 또한, 상기 제1 모서리 부위(102a)에는 산화 반응이 거의 일어나지 않아서, 상기 리세스부의 제1 모서리 부위(102a)를 보여주는 평면도에는 뾰족한 첨점이 생기게 된다. 상기 액티브 영역의 가장 자리 부위에 생성되는 첨점 부위에는 전계가 집중되기 때문에, 상기 첨점에 의해 누설 전류가 증가된다. 그러나, 본 실시예에 의하면, 상기 첨점이 생기지 않거나 또는 첨점의 뾰족한 정도가 완화되기 때문에, 리세스 채널 트랜지스터의 누설 전류가 감소되는 것이다.
또한, 상기 산화막(106)은 상기 리세스부(102)의 측벽 상부로부터 하부로 갈수록 점진적으로 얇아지는 형상을 갖는다. 이는, 상기 플라즈마 산화 공정을 수행할 때, 상기 리세스부(102)의 깊이가 깊은 부위에는 상대적으로 산화제의 플럭스가 낮고, 상기 리세스부(102)에서 깊이가 얕은 부위에는 상대적으로 산화제의 플럭스가 높기 때문이다.
리세스 채널 트랜지스터
도 3은 도 1에 도시된 산화막 구조를 포함하는 리세스 채널 트랜지스터를 나타내는 단면도이다. 도 4는 도 3에 도시된 리세스 채널 트랜지스터의 I-I'부분을 절단한 후 보여지는 평면도이다. 도 5는 도 3에 도시된 리세스 채널 트랜지스터의 II-II'부분을 절단한 후 보여지는 평면도이다.
도 3에 도시된 리세스 채널 트랜지스터는 도 1에 도시된 산화막 구조를 게이트 산화막으로 사용한다.
도 3 내지 도 5를 참조하면, 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 상기 기판(150)에는 소자 분리막 패턴(152)이 구비된다. 상기 소자 분리막 패턴(152)에 의해 상기 기판은 액티브 영역(150a) 및 소자 분리 영역으로 구분된다. 상기 액티브 영역(150a)은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역(150a)을 둘러싸고 있다. 상기 소자 분리막 패턴(152)은 셸로우 트렌치 소자 분리 공정을 통해 형성될 수 있다.
상기 액티브 영역(150a)의 기판에는 리세스부(156)가 생성되어 있다. 상기 리세스부(156)는 상기 액티브 영역(150a)을 가로지르는 형상을 갖는다. 그러므로, 상기 리세스부(156)에서 서로 마주하는 제1 측 및 제2 측에는 상기 단결정 실리콘으로 이루어진 기판(150)이 노출된다. 또한, 상기 제1 측 및 제2 측과 수직하게 배치되는 제3 측 및 제4 측에는 상기 소자 분리막 패턴(152)이 구비된다. 상기 리세스부는 측벽 경사로 인해 하부로 갈수록 내부 폭이 좁아지는 형상을 가질 수 있다.
상기 리세스부(156)에는 상기 리세스부(156)의 가장자리 측벽, 액티브 영 역(150a)의 측벽 및 소자 분리막 패턴(152)이 서로 만나는 부위가 구비된다. 이하에서는, 상기 부위를 리세스부의 제1 모서리부라고 하면서 설명한다. 또한, 상기 리세스부(156)에는 상기 리세스부(156)의 측벽 및 기판 상부면이 만나는 부위가 구비된다. 이하에서는, 상기 부위를 리세스부의 제2 모서리부라고 하면서 설명한다.
상기 액티브 영역(150a)의 연장 방향과 상기 리세스부(156)의 연장 방향은 서로 수직할 수도 있다. 그러나, 도 4 및 도 5에 도시된 것과 같이, 상기 액티브 영역(150a)의 연장 방향과 상기 리세스부(156)의 연장 방향은 서로 수직하지 않고, 일정한 각도를 가질 수 있다.
한편, 도 4를 참조하면, 상기 리세스부(156) 상부에서, 상기 리세스부(156) 가장자리 측벽과 액티브 영역(150a)의 측벽이 서로 접하는 제1 모서리 부위(160a, 160b)는 굴곡된 형상을 갖는다.
상기 제1 모서리 부위(160)의 상부가 뾰족한 부분없이 라운드된 형상을 가짐으로써, 상기 제1 모서리 부위(160)에서의 전계의 집중을 방지할 수 있다. 특히, 도시된 것과 같이, 상기 리세스부(156)와 상기 액티브 영역(150a)이 수직이 아닌 일정 각도를 가지는 경우에 전계 집중을 방지하는 효과가 더 크다.
반면에, 도 5를 참조하여 상기 리세스부(156)의 하부를 절단하였을 때 보여지는 평면도를 살펴보면, 상기 액티브 영역의 각 모서리 부위가 만나는 부위인 제1 모서리 부위(160a, 160b)는 뾰족한 형상을 가질 수도 있다. 그러나, 본 실시예에 따른 리세스 채널 트랜지스터는 통상의 액티브 영역에 비해 뾰족한 정도가 매우 완화된다.
도 4 및 5의 평면도는 본 실시예의 리세스 채널 트랜지스터의 상부면을 래핑(lapping)하고, 상기 래핑된 리세스 채널 트랜지스터의 상부면을 SEM 또는 TEM과 같은 현미경을 통해 관측함으로써 수득할 수 있다.
다시, 도 3 내지 도 5를 참조하면, 상기 기판(150) 표면 및 상기 리세스부(156)의 내측벽에는 게이트 산화막(158)이 구비된다. 동일 평면에서 보았을 때, 상기 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158)의 두께는 상기 리세스부(146)의 측벽에 위치하는 게이트 산화막(158)의 두께의 70% 보다 더 두껍다. 보다 구체적으로, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158)의 두께는 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158)의 두께의 70% 내지 130%이다.
도 4에 도시된 것과 같이, 상기 리세스부(156) 상부에서, 상기 제1 모서리 부위(160a, 160b)에 위치하는 상기 게이트 산화막(158)의 두께는(d1) 상기 리세스부(156) 내측벽에 위치하는 상기 게이트 산화막(158)의 두께(d2)와 거의 동일하거나 또는 상기 리세스부(156) 내측벽에 위치하는 상기 게이트 산화막(158)의 두께보다 더 두껍다.
구체적으로, 상기 리세스부(156) 상부의 제1 모서리 부위(160a, 160b)에서의 상기 게이트 산화막(158)의 두께(d1)는 상기 리세스부의 측벽 부위에 위치하는 상기 게이트 산화막(158)의 두께(d2)의 70%보다 더 두꺼우며, 바람직하게는 70% 내지 130%이다.
반면에, 도 5에 도시된 것과 같이, 상기 리세스부(156) 하부를 절단하여 보 여지는 평면도를 살펴보면, 동일 평면 하에서, 상기 리세스부(156)의 측벽과 액티브 영역(150a) 측벽이 만나는 제1 모서리 부위(160a, 160b)의 게이트 산화막(158)의 두께(d3)는 상기 리세스부(156)의 측벽 부위에 위치하는 게이트 산화막(158)의 두께(d4)의 70% 이상이며, 바람직하게는, 70% 내지 130%이다.
여기서, 상기 리세스부(156)의 하부는 상기 리세스부 깊이의 1/2 아래 부위를 의미하고, 상기 리세스부(156)의 상부는 상기 리세스부 깊이의 1/2 위 부위를 의미한다.
즉, 도 4 및 도 5의 평면도에서 보았을 때, 상기 리세스부(156)의 가장자리 부위에 위치하는 게이트 산화막(158)의 두께는 상기 리세스부(156)의 중심 부위에 위치하는 게이트 산화막(158)의 두께의 70%보다 더 두껍다.
도시된 것과 같이, 상기 리세스부(156)의 하부로 갈수록 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에서의 게이트 산화막(158)의 두께가 더 얇아지게 된다. 또한, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에서의 게이트 산화막(158)과 상기 리세스부(156) 측벽에서의 게이트 산화막(158)간의 두께 차이가 더 커진다.
그러나, 본 실시예에 따른 리세스 채널 트랜지스터의 경우, 동일한 평면 하에서, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158)의 두께가 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158)의 두께의 70% 보다 더 두껍다. 즉, 상기 동일한 평면 하에서, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158)과 상기 리세스부(156) 의 측벽에 위치하는 게이트 산화막(158)은 30% 이내의 비교적 작은 두께 차이를 갖는다.
이와같이, 본 실시예에 따른 상기 리세스 채널 트랜지스터는 상기 상기 제1 모서리 부위(160a, 160b)에서 게이트 산화막(158)이 극도로 얇아지지 않기 때문에, 상기 제1 모서리 부위(160a, 160b)에서 전계가 집중되는 것을 방지할 수 있다. 그러므로, 상기 전계 집중에 의해 발생되는 리세스 채널 트랜지스터의 동작 불량이 감소된다.
또한, 상기 리세스부(156)의 상부 측벽에 위치한 게이트 산화막(158)은 상기 리세스부(156) 하부 측벽 부위에 위치한 게이트 산화막(158)보다 상대적으로 두께가 두껍다. 구체적으로, 상기 게이트 산화막(158)은 리세스부(156)의 측벽 상부로부터 하부로 갈수록 점진적으로 얇은 두께를 갖는다.
상기 리세스부(156) 내부에 위치하는 게이트 산화막(158) 상에는 게이트 전극(162a)이 구비된다. 상기 게이트 전극(162a)은 상기 기판(150) 상부면 위로 돌출되는 형상을 갖는다. 상기 게이트 전극(162a) 상부면에는 하드 마스크 패턴(164)이 구비된다.
상기 기판(150) 표면으로부터 돌출되어 있는 상기 게이트 전극(162a)의 양측에는 스페이서(166)가 구비된다.
상기 게이트 전극(162a) 양측부와 인접한 기판(150) 표면 아래에는 소오스/드레인(168, 170)이 구비된다.
상기에서 설명한 것과 같이, 본 실시예에 따른 리세스 채널 트랜지스터는 게 이트 산화막(158)이 상기 리세스부(156) 상부 측벽로부터 하부 측벽으로 갈수록 점진적으로 두께가 얇아진다. 때문에, 상기 소오스/드레인(168, 170)과 게이트 전극(162a) 사이에 위치하는 게이트 산화막(158)의 두께가 상기 리세스 채널 트랜지스터의 채널 영역 상에 위치하는 게이트 산화막(158)의 두께에 비해 더 두껍다. 그러므로, 상기 리세스 채널 트랜지스터의 게이트 유도 드레인 누설 전류가 감소되어, 동작 특성이 양호해진다. 또한, 상기 리세스 채널 트랜지스터의 채널 영역 상에서 상기 게이트 산화막(158)의 두께가 상대적으로 얇기 때문에, 상기 리세스 채널 트랜지스터의 온 전류가 증가하게 되어 동작 속도가 빨라지게 된다.
리세스 채널 트랜지스터의 형성
도 6, 7 및 10은 도 3에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다. 도 8은 도 7의 단면도에서 I-I'부분을 절단하였을 때 보여지는 기판 부위의 사시도이다. 도 9는 도 7의 단면도에서 II-II'부분을 절단하였을 때 보여지는 기판 부위의 사시도이다.
도 6을 참조하면, 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 액티브 영역(150a)은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역(150a)을 둘러싸도록 형성된다.
상기 액티브 영역의 기판(150) 및 소자 분리막 패턴(152) 상에 적어도 리세스부가 형성될 부위가 노출되는 마스크 패턴(154)을 형성한다. 상기 마스크 패 턴(154)은 패드 산화막 패턴(154a) 및 실리콘 질화막 패턴(154b)이 적층된 형상을 가질 수 있다. 상기 마스크 패턴(154)들에 의해 노출되는 부위는 상기 액티브 영역을 가로지르는 라인 형상을 가질 수 있다.
상기 마스크 패턴(154)을 식각 마스크로 사용하여 상기 액티브 영역의 기판을 선택적으로 이방성 식각함으로써 리세스부(156)를 형성한다. 상기 리세스부(156)는 염소(Cl)를 포함하는 식각 가스를 사용한 반응성 이온 식각 공정(reactive ion etching process)을 통해 형성될 수 있다. 상기 리세스부(156)를 형성한 다음, 상기 반응성 이온 식각 공정을 수행하는 과정에서 생성되는 반응 부산물을 제거하기 위하여 추가적으로 세정 공정을 수행할 수도 있다.
상기 공정을 통해 형성되는 리세스부(156)는 채널 형성 방향과 수직한 방향으로 배치된 양 측벽에서 상기 소자 분리막 패턴(152)이 노출된다. 즉, 상기 리세스부(156)는 채널 형성 방향과 수직한 방향으로 가로지르는 형상을 갖는다.
도시하지는 않았지만, 상기 리세스부(156)를 형성한 이 후에, 상기 마스크 패턴(154)을 제거한다.
도 8은 도 7의 I-I'부분을 절단하였을 때 보여지는 사시도이다.
도 9는 도 7의 II-II'부분을 절단하였을 때 보여지는 사시도이다.
도 7 내지 도 9를 참조하면, 상기 기판(150) 상부 표면 및 리세스부(156)의 내벽을 플라즈마 산화 공정을 통해 산화시킴으로써 게이트 산화막(158)을 성장시킨다.
구체적으로, 상기 플라즈마 산화 공정에서 사용할 수 있는 산화제의 예로는 산소, NO, N2O 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 또한, 사용할 수 있는 플라즈마 생성용 가스의 예로는 아르곤, 핼륨, 제논 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 플라즈마 산화 공정에서 사용되는 산화제는 전기적으로 중성이거나 또는 전기적으로 이온일 수 있다.
상기 플라즈마 산화 공정을 수행하면, 통상적인 열산화 공정에 비해 낮은 온도에서 산화가 이루어질 수 있다. 상기 플라즈마를 이용한 산화 공정에 의하면 상온 내지 900℃의 온도 범위에서 실리콘의 산화가 이루어질 수 있다. 보다 바람직하게는, 상기 플라즈마 산화 공정은 650 내지 800℃의 온도 범위에서 수행할 수 있다.
상기 플라즈마 산화 공정은 0.01Torr 내지 50Torr의 압력하에서 수행될 수 있다. 바람직하게, 상기 플라즈마 산화 공정은 0.5 내지 5 Torr의 압력하에서 수행한다. 상기 산화 공정 시의 압력에 따라, 상기 리세스부(156)의 깊이에 따라 도입되는 산화제의 플럭스가 조절된다. 즉, 상기 산화 공정 시의 압력이 낮아질수록, 상기 리세스부(156)의 하부로 도입되는 산화제의 플럭스가 더 감소하게 된다.
또한, 상기 플라즈마 산화 공정 시에 바이어스를 인가함으로써, 상기 리세스부의 깊이에 따라 도입되는 산화제의 플럭스를 조절할 수도 있다. 즉, 상기 바이어스를 인가함으로써, 상기 리세스부(156)의 하부로 도입되는 산화제의 플럭스를 증가시킬 수 있다.
상기 게이트 산화막(158)을 형성할 때의 산화 반응에 의해 상기 리세스부(156)의 각 모서리부가 굴곡을 가질 수 있다.
상기 게이트 산화막(158)은 형성되는 위치에 따라 두께가 달라질 수 있다.
동일 평면 하에서, 상기 리세스부(156) 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위(160)에 위치하는 상기 게이트 산화막(158)의 두께(d1)는 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158)의 두께(d3)의 70% 보다 더 두꺼운 형상을 갖는다. 동일 평면하에서의 상기 게이트 산화막의 두께는, 상기 리세스부(156) 부위를 수평 방향(즉, 기판 표면과 평행한 방향)으로 절단하였을 때 보여지는 평면도를 통해 측정할 수 있다.
도 8에 도시된 것과 같이, 상기 리세스부(156) 상부에서, 상기 제1 모서리 부위(160)에서의 상기 게이트 산화막(158)의 두께(d1)는 상기 리세스부의 측벽에 위치하는 상기 게이트 산화막(158)의 두께(d2)의 70%보다 더 두껍게 형성된다. 도시된 것과 같이, 상기 제1 모서리 부위(160)에서의 상기 게이트 산화막(158)의 두께(d1)는 상기 리세스부(156)의 측벽에 위치하는 상기 게이트 산화막(158)의 두께(d2)보다 더 두꺼울 수도 있다.
도 9에 도시된 것과 같이, 상기 리세스부(156)의 하부가 평면 상에 위치하도록 상기 기판을 수평 방향으로 절단하였을 때, 상기 리세스부(156)의 제1 모서리 부위(160)에서의 상기 게이트 산화막(158)의 두께는 상기 리세스부(156)의 각 모서리 부위에 위치하는 상기 게이트 산화막(158)의 두께의 70%보다 더 두껍게 형성된다.
이와같이, 도 8 및 도 9의 사시도에서 기판 상부면을 보았을 때, 상기 리세스부(156)의 가장자리 부위에 위치하는 게이트 산화막(158)의 두께는 상기 리세스부(156)의 중심 부위에 위치하는 게이트 산화막(158)의 두께의 70%보다 더 두껍다.
이와같이, 상기 리세스부(156)의 어느 깊이에서 동일한 평면에 위치하는 게이트 산화막(158)을 측정하더라도, 상기 리세스부(156)의 제1 모서리 부위(160)에서의 게이트 산화막(158)과 상기 리세스부 측벽에 위치하는 게이트 산화막(158)의 두께는 30% 이내의 두께 차이를 갖는다. 특히, 상기 리세스부(156) 하부에서는 상기 제1 모서리 부위에서의 게이트 산화막(158)과 상기 리세스부(156) 측벽에 위치하는 게이트 산화막(158)의 두께 차이가 증가된다. 그러나, 본 실시예에 의하면, 상기 리세스부 하부에서는 상기 리세스부의 제1 모서리 부위에서의 게이트 산화막과 상기 리세스부 측벽 부위에 위치하는 게이트 산화막은 30% 이내의 두께 차이를 갖는다. 이에 따라, 상기 리세스부의 제1 모서리 부위(160)에서, 상기 액티브 영역에 생기는 첨점의 뾰족한 정도가 매우 완화된다.
한편, 상기 게이트 산화막(158)은 상기 리세스부(156)의 측벽의 상부에서 하부로 갈수록 점진적으로 얇은 두께를 가지게 된다. 상기에서 설명한 것과 같이, 상기 증착 공정 시에 압력 및 바이어스 조건에 따라, 상기 리세스부(156)로 도입되는 산화제의 플럭스를 조절할 수 있다. 이로인해, 상기 증착 공정 시의 압력 및 바이어스 조건을 변경함으로써, 상기 리세스부(156)의 깊이에 따라 게이트 산화막(158)의 두께 차이가 크게 되도록 하거나 또는 작게 되도록 할 수 있다. 구체적으로, 상기 플라즈마를 산화 공정에서는 압력이 낮추거나 상기 바이어스를 감소시킴으로써 상기 리세스부(156)의 깊이에 따른 상기 게이트 산화막(158)의 두께 차이가 크게 되도록 할 수 있다.
도시하지는 않았지만, 상기 플라즈마 산화 공정을 수행하여 상기 게이트 산화막(158)을 형성한 다음에, 후속 열처리 공정을 더 수행할 수 있다. 상기 후속 열처리 공정은 상기 플라즈마 산화 공정 시의 온도보다 높은 온도로 진행할 수 있다. 구체적으로, 상기 후속 열처리 공정은 800 내지 950℃의 온도로 진행할 수 있다. 상기 후속 열처리 공정을 수행하는 경우, 상기 게이트 산화막 상에 상기 열처리 공정에 의해 생성된 열 산화막이 추가적으로 적층될 수 있다.
도 10을 참조하면, 상기 게이트 산화막(158) 및 기판(150) 상에 게이트 도전막(162)을 형성한다. 상기 게이트 도전막(162)은 스텝커버러지가 우수한 폴리실리콘을 증착시켜 형성할 수 있다. 예를 들면, 상기 게이트 도전막(162)은 SiH4 가스 및 PH3 가스를 이용하여 약 450℃ 내지 550℃ 정도의 온도에서 증착할 수 있다.
상기 게이트 도전막(162)은 상기 리세스부(156)를 채우면서 상기 기판(150) 표면을 덮도록 형성된다.
상기 게이트 도전막(162) 상에 게이트 전극을 패터닝하기 위한 하드 마스크 패턴(164)을 형성한다. 상기 하드 마스크 패턴(164)은 적어도 상기 리세스부(156)를 덮도록 형성된다.
다시, 도 3을 참조하면, 상기 하드 마스크 패턴(164)을 식각 마스크로 사용하여 상기 게이트 도전막(162)을 식각함으로써 게이트 전극(162a)을 형성한다.
이 후, 상기 게이트 전극(162a) 및 기판(150)을 덮는 스페이서막(도시안됨)을 형성하고, 상기 스페이서막을 이방성으로 식각한다. 이로써, 상기 기판 표면으로부터 돌출되어 있는 상기 게이트 전극(162a)의 양측벽에 스페이서(166)를 형성한다. 그러나, 상기 스페이서(166)를 형성하는 공정은 공정의 단순화를 위하여 생략될 수도 있다.
다음에, 상기 게이트 전극(162a) 양 측의 기판 표면 아래에 불순물을 주입함으로써 소오스/드레인(168, 170)을 형성한다.
반도체 소자
도 11은 도 3에 도시된 리세스 채널 트랜지스터를 포함하는 반도체 소자의 단면도이다. 도 11에 도시된 반도체 소자는 기판의 특정 영역에 플레너 형상의 트랜지스터를 더 포함한다.
도 11을 참조하면, 제1 영역 및 제2 영역으로 구분되고 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 본 실시예에서, 상기 제1 영역은 메모리 셀이 형성되기 위한 메모리 셀 영역이고, 제2 영역은 주변 회로들이 형성되기 위한 페리 회로 영역이 될 수 있다.
상기 제1 영역의 기판(150)에는 도 3에 도시된 것과 동일한 구조의 리세스 채널 트랜지스터가 구비된다.
특히, 상기 리세스 채널 트랜지스터에 포함되는 제1 게이트 산화막(158)은 상기 리세스부(156) 측벽 상부로부터 하부로 갈수록 점진적으로 얇아지는 형상을 갖는다. 또한, 동일 평면 하에서, 상기 리세스부(156) 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위에 위치하는 상기 제1 게이트 산화막(158)의 두께는 상기 리세스부(156)의 측벽에 위치하는 상기 제1 게이트 산화막(158)의 두께의 70% 보다 더 두꺼운 형상을 갖는다.
상기 제2 영역의 기판(150)에는 플레너 트랜지스터가 구비된다. 상기 플레너 트랜지스터의 제2 게이트 산화막(180)이 구비된다. 상기 제2 게이트 산화막(180)은 상기 제1 영역의 기판(150) 표면 상에 형성된 제1 게이트 산화막(158)보다 얇은 두께를 갖는다.
상기 제2 게이트 산화막(180) 상에는 제2 게이트 전극(182) 및 하드 마스크 패턴(164)이 구비된다. 또한, 상기 제2 게이트 전극(182)의 양측벽에는 스페이서(166)가 구비된다.
상기 제2 게이트 전극(182) 양 측의 기판(150) 표면 아래로 제2 소오스/드레인(184, 186)이 구비된다.
본 실시예에 따른 반도체 소자는, 페리 회로에 형성되는 플레너 트랜지스터의 제2 게이트 산화막(180)이 상기 제1 영역의 기판(150) 표면 상에 형성된 제1 게이트 산화막(158)보다 얇은 두께를 갖는다. 그러므로, 상기 플레너 트랜지스터는 온 전류가 증가되고, 동작 속도가 빠르다.
반도체 소자의 제조
도 12 내지 도 14는 도 11에 도시된 반도체 소자의 제조 방법을 설명하기 위 한 단면도들이다.
도 12를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 제1 영역에 형성되는 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸도록 형성된다.
다음에, 상기 제1 영역에 위치하는 액티브 영역의 일부분을 선택적으로 식각하여 리세스부(156)를 형성한다. 상기 리세스부(156)를 형성하는 공정은 도 6을 참조로 설명한 것과 동일하다.
이 후, 플라즈마 산화 공정을 수행하여 상기 리세스부(156) 및 기판 표면 상에 제1 게이트 산화막(158)을 형성한다. 상기 제1 게이트 산화막(158)을 형성하는 공정은 도 7 내지 9를 참조로 설명한 것과 동일하다.
도 13을 참조하면, 상기 제1 게이트 산화막(158)이 형성되어 있는 기판(150)에 포토레지스트를 코팅하고, 사진 공정을 통해 상기 포토레지스트를 패터닝함으로써 상기 제1 영역의 기판(150)을 덮는 포토레지스트 패턴(178)을 형성한다. 상기 포토레지스트 패턴(178)에 의해 상기 제2 영역의 기판에 형성된 제1 게이트 산화막(158)이 선택적으로 노출된다.
상기 제2 영역의 기판(150)에 형성된 제1 게이트 산화막(158)을 부분적으로 식각한다. 이로써, 상기 제2 영역의 기판(150)에 상기 제1 게이트 산화막(158)보다 낮은 두께를 갖는 제2 게이트 산화막(180)을 형성한다.
이 후, 상기 포토레지스트 패턴(178)을 애싱 및 스트립 공정을 통해 제거한다.
도 14를 참조하면, 상기 제1 및 제2 게이트 산화막(158, 180) 상에 게이트 도전막(도시안됨)을 형성한다. 상기 게이트 도전막은 상기 리세스부(156)를 매립하면서 상기 기판(150) 표면을 덮도록 형성된다.
다음에, 상기 게이트 도전막의 상부면이 평탄해지도록 평탄화 공정을 더 수행할 수 있다.
상기 게이트 도전막 상에 하드 마스크 패턴(164)을 형성한다. 상기 하드 마스크 패턴(164)을 이용하여 상기 제1 및 제2 영역에 형성된 게이트 도전막을 패터닝함으로써, 상기 제1 영역에는 제1 게이트 전극(162a)을 형성하고, 상기 제2 영역에는 제2 게이트 전극(182)을 형성한다. 상기 제1 및 제2 게이트 전극(162a, 182) 양측으로 스페이서(166)를 형성한다.
이 후, 상기 제1 및 제2 게이트 전극(162a, 182) 양 측의 기판(150) 표면 아래에 각각 불순물을 주입함으로써, 상기 제1 게이트 전극(162a) 양 측의 기판에는 제1 소오스/드레인(168, 170)을 형성하고, 상기 제2 게이트 전극(182) 양 측의 기판에는 제2 소오스/드레인 영역(184, 186)을 형성한다.
상기 제1 소오스/드레인(168, 170) 및 제2 소오스/드레인(184, 186)은 동일한 불순물 이온 주입 공정을 통해 형성될 수 있다. 그러나, 보다 바람직하게는 상기 제1 소오스/드레인(168, 170) 및 제2 소오스/드레인(184, 186)은 각각 별도의 불순물 이온 주입 공정을 통해 형성된다.
즉, 상기 제1 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입공정을 수행하여 상기 제1 소오스/드레인(168, 170)을 형성한다. 또한, 상기 제2 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입공정을 수행하여 상기 제2 소오스/드레인(184, 186)을 형성한다.
도 15 내지 도 17은 도 11에 도시된 반도체 소자를 제조하기 위한 또 다른 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 반도체 소자의 제조 방법은 게이트 산화막을 형성하는 방법을 제외하고는 상기 도 12 내지 도 14를 참조로 설명한 것과 동일하다. 그러므로, 동일한 부재에 대해서는 도 12 내지 도 14에서와 동일한 참조 부호로 나타낸다.
도 15를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(150)에 소자 분리막 패턴(152)을 형성한다. 그리고, 상기 제1 영역의 기판(150)을 분적으로 식각하여 리세스부(156)를 형성한다.
상기 리세스부(156)를 포함하는 기판에 플라즈마 산화 공정을 수행함으로써, 상기 기판(150) 표면 및 리세스부(156)의 내벽에 예비 제1 게이트 산화막(155)을 형성한다. 상기 예비 제1 게이트 산화막(155)은 상기 리세스부의 측벽 상부로부터 하부로 갈수록 얇아지는 형상을 갖는다. 또한, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위에 위치하는 예비 제1 게이트 산화막(155)의 두께가 상기 리세스부의 측벽에 위치하는 예비 제1 게이트 산화 막(155)의 두께의 70% 보다 더 두꺼운 형상을 갖는다.
상기 예비 제1 게이트 산화막(155)을 형성하는 공정은 도 7 내지 9를 참조로 설명한 것과 동일하다.
다음에, 상기 예비 제1 게이트 산화막(155)이 형성되어 있는 기판(150)에 포토레지스트를 코팅하고, 사진 공정을 통해 상기 포토레지스트를 패터닝함으로써 상기 제1 영역의 기판을 덮는 포토레지스트 패턴(178)을 형성한다. 상기 포토레지스트 패턴(178)에 의해 상기 제2 영역의 기판에 형성된 예비 제1 게이트 산화막이 선택적으로 노출된다.
상기 제2 영역의 기판에 형성된 예비 제1 게이트 산화막을 부분적으로 식각함으로써 상기 예비 제1 게이트 산화막(155)보다 낮은 두께를 갖는 예비 제2 게이트 산화막(190)을 형성한다. 경우에 따라서, 상기 제2 영역의 기판에 예비 제1 게이트 산화막(155)이 남아있지 않도록 상기 예비 제1 게이트 산화막(155)을 모두 제거할 수도 있다.
이 후, 상기 포토레지스트 패턴(178)을 애싱 및 스트립 공정을 통해 제거한다.
도 16을 참조하면, 상기 예비 제1 게이트 산화막(155)을 일부 두께만큼 남기면서, 상기 예비 제1 게이트 산화막(155)을 제거한다. 상기 제거 공정은 HF 희석액을 이용하는 습식 세정 공정을 통해 수행될 수 있다.
상기 공정을 수행하면, 상대적으로 막의 두께가 두꺼운 부위의 예비 제1 게이트 산화막(155)이 남아있게 된다. 그러므로, 상기 리세스부(156)의 상부 측벽 및 제1 영역의 기판 상부에만 예비 제1 게이트 산화막(155)이 남아있게 된다. 상기 리세스부(156)의 하부 측벽 및 제2 영역의 기판 상부에는 상기 예비 제1 게이트 산화막(155)이 모두 제거된다.
도 17을 참조하면, 상기 예비 제1 게이트 산화막(155)이 형성되어 있는 기판(150) 표면 및 리세스부(156)를 열산화시킨다. 적용할 수 있는 열산화 공정의 예로는 건식 산화, 습식 산화, 클린 산화, 라디컬 산화 공정 등을 들 수 있으며, 이들 중 하나의 산화 공정을 통해 산화막이 형성된다. 상기 열산화 공정에 의하면, 상기 리세스부(156) 내벽 및 기판(150) 상부면에 증착되는 산화막은 두께의 차이가 거의 없다.
상기 열산화 공정을 수행함으로써, 상기 제1 영역에는 제1 게이트 산화막(158)이 형성되고, 상기 제2 영역에는 제2 게이트 산화막(180)이 형성된다.
이 때, 상기 리세스부(156)의 상부 측벽에는 이 전에 형성된 예비 제1 게이트 산화막(155)과 후속 열산화에 의해 형성된 산화막(158a)이 적층되어 있다. 따라서, 상기 제1 게이트 산화막(158)은 상기 리세스부(156)의 상부 측벽에 비해 상기 리세스부(156)의 하부 측벽에서 더 얇게 형성된다. 또한, 상기 제2 게이트 산화막(180)은 상기 열 산화에 의해 형성된 산화물로 이루어진다.
상기 공정을 수행하면, 제1 영역에 형성되는 리세스 채널 트랜지스터의 소오스/드레인 및 게이트 전극 사이에 개재되는 산화막을 상대적으로 두껍게 형성할 수 있다. 또한, 상기 리세스 채널 트랜지스터의 채널 영역 상에 형성되는 산화막을 상대적으로 얇게 형성할 수 있다.
다음에, 상기 도 14를 참조로 설명한 것과 동일한 공정들을 수행함으로써, 제1 게이트 전극, 제2 게이트 전극, 하드 마스크 패턴, 게이트 스페이서, 제1 소오스/드레인 및 제2 소오스 드레인을 형성한다. 이로써, 도 11에 도시된 반도체 소자를 완성한다.
실시예 2
도 18은 실시예 2에 따른 반도체 소자를 나타내는 단면도이다.
도 18에 도시된 반도체 소자는 각 트랜지스터의 게이트 산화막의 두께들을 제외하고는 실시예 1의 반도체 소자와 동일한 구조를 갖는다. 그러므로, 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여한다.
도 18을 참조하면, 제1 영역 및 제2 영역으로 구분되고 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 본 실시예에서, 상기 제1 영역은 메모리 셀 영역이고, 제2 영역은 페리 회로 영역이 될 수 있다.
상기 제1 영역의 기판(150)에는 도 3에 도시된 리세스 채널 트랜지스터가 구비된다.
상기 제2 영역의 기판(150)에는 플레너 트랜지스터가 구비된다.
본 실시예에서는, 상기 플레너 트랜지스터의 제2 게이트 산화막(180)은 상기 제1 영역의 리세스 채널 트랜지스터의 기판 상에 형성되는 제1 게이트 산화막(158a)과 동일한 두께를 갖는다. 상기 제1 및 제2 게이트 산화막(158a, 180)은 동일하게 플라즈마 산화 공정을 통해 형성된 것이다. 즉, 상기 리세스 채널 트랜지 스터에서 기판 상에 형성되는 부위의 제1 게이트 산화막(158a)은 상기 플레너 트랜지스터의 채널 영역 상에 위치하는 제2 게이트 산화막(180)의 두께와 동일한 두께를 갖는다.
상기 제1 게이트 산화막(158a) 상에는 제1 게이트 전극(162a) 및 하드 마스크 패턴(164)이 구비된다. 또한, 상기 제2 게이트 산화막(180) 상에는 제2 게이트 전극(182) 및 하드 마스크 패턴(164)이 구비된다.
상기 제1 및 제2 게이트 전극(162a, 182)의 양측벽에는 스페이서(166)가 구비된다.
상기 제1 게이트 전극(162a) 양 측의 기판(150) 표면 아래로 제1 소오스/드레인(168, 170)이 구비되고, 상기 제2 게이트 전극(182) 양 측의 기판 표면 아래로 제2 소오스/드레인(184, 186)이 구비된다.
본 발명의 일 실시예에 따르면, 상기 리세스 채널 트랜지스터에서 기판 상에 형성되는 제1 게이트 산화막과 상기 플레너 트랜지스터에 포함되는 제2 게이트 산화막은 동일한 두께를 갖는다. 또한, 상기 제1 및 제2 게이트 산화막은 1회의 동일한 산화 공정을 통해 형성될 수 있다. 그러므로, 보다 간단한 공정을 통해 상기 반도체 소자를 형성할 수 있다.
이하에서는 도 18에 도시된 반도체 소자의 제조 방법을 설명한다.
도 19는 도 18에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 제1 영역에 형성되는 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸도록 형성된다.
다음에, 상기 제1 영역에 위치하는 액티브 영역의 일부분을 선택적으로 식각하여 리세스부(156)를 형성한다. 상기 리세스부(156)를 형성하는 공정은 도 6을 참조로 설명한 것과 동일하다.
또한, 상기 기판(150) 상부면 및 리세스부(156) 측벽에 플라즈마 산화 공정을 수행함으로써 제1 영역에는 제1 게이트 산화막(158a)을 형성하고, 상기 제2 영역에는 제2 게이트 산화막(180)을 형성한다. 즉, 1회의 플라즈마 산화 공정을 통해 제1 및 제2 게이트 산화막(158a, 180)이 완성된다. 때문에, 상기 플라즈마 산화 공정을 통해, 상기 제2 영역에는 상기 플레너 트랜지스터에서 요구하는 두께의 제2 게이트 산화막(156)이 형성되어야 한다. 또한, 상기 제1 게이트 산화막(158a)은 상기 도 7 내지 9에서 설명한 것과 동일한 형상 및 특성을 갖는다.
이 후, 도 14를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 18에 도시된 반도체 소자를 완성한다.
본 실시예에 의하면, 상기 플레너 트랜지스터의 게이트 산화막을 형성하기 위한 별도의 산화막 제거 공정이 수행되지 않는다. 때문에 보다 단순한 공정에 의해 반도체 소자를 형성할 수 있다.
실시예 3
도 20은 본 발명의 실시예 3에 따른 리세스 트랜지스터를 나타내는 단면도이다.
이하에서 설명하는 실시예 3에 따른 리세스 트랜지스터는 리세스부 형상을 제외하고는 도 3에 도시된 리세스 트랜지스터와 동일하다. 그러므로, 도 3에 도시된 리세스 트랜지스터와 동일한 부재는 동일한 참조 부호로 나타내고, 이에 대한 상세한 설명은 생략한다.
도 20을 참조하면, 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 상기 기판(150)에는 액티브 영역 및 소자 분리 영역이 구분되는 소자 분리막 패턴(152)이 구비된다. 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸고 있다.
상기 액티브 영역의 기판(150)에는 리세스부(157)가 포함되어 있다. 상기 리세스부(157)는 상기 액티브 영역을 가로지르는 형상을 갖는다. 따라서, 상기 리세스부에서 서로 대향하는 제1 측 및 제2 측에는 상기 단결정 실리콘으로 이루어진 기판(150)이 노출된다. 또한, 상기 제1 측 및 제2 측과 수직한 방향으로 배치된 제3 측 및 제4 측에는 상기 소자 분리막 패턴(152)이 구비된다.
상기 리세스부(157)는 제1 내부폭을 갖는 제1 부분(157a) 및 상기 제1 부분(157a) 아래에서 상기 제1 부분(157a)과 연통하고 상기 제1 내부폭보다 넓은 제2 내부폭을 갖는 제2 부분(157b)을 포함한다. 또한, 상기 제2 부분의 리세스(157b)는 단면이 반 구 형상을 갖는다.
상기 리세스부(157)의 측벽 가장자리와 상기 액티브 영역(150a)의 측벽이 만나는 부위는 뾰족한 부분없이 라운드된 형상을 갖거나 또는 뾰족한 정도가 매우 작다. 또한, 상기 리세스부(157)와 상기 기판(150) 상부면이 만나는 부위는 뾰족한 부분없이 라운드된 형상을 갖는다.
상기 기판(150) 상부면 및 리세스부(157)는 측벽에는 게이트 산화막(158)이 구비된다. 상기 게이트 산화막(158)은 상기 리세스부(157) 상부 측벽으로부터 하부 측벽으로 갈수록 점진적으로 얇은 두께를 갖는다. 즉, 상기 제1 부분(157a)의 리세스부 측벽에 형성되는 게이트 산화막(158)은 상기 제2 부분(157b)의 리세스부 측벽에 형성되는 게이트 산화막(158)보다 더 두껍다. 이 때, 상기 제2 부분의 리세스부(157b) 측벽에 형성되는 게이트 산화막(158)은 거의 동일한 두께를 가질 수 있다. 또한, 동일 평면 하에서, 상기 리세스부(157) 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 게이트 산화막(158)의 두께는 상기 리세스부(157)의 측벽에 위치하는 게이트 산화막(158)의 두께의 70% 보다 더 두꺼운 형상을 갖는다.
상기 게이트 산화막(158)은 플라즈마를 이용한 산화 공정을 통해 성장된 것이다.
상기 게이트 산화막(158) 상에는 상기 리세스부(157)내부를 채우는 형상을 갖는 게이트 전극(162a)이 구비된다. 상기 기판(150) 표면으로부터 돌출되어 있는 상기 게이트 전극(162a)의 양측에는 스페이서(166)가 구비된다.
상기 게이트 전극(162a)의 양측과 인접한 기판 표면 아래에는 소오스/드레 인(168, 170)이 구비된다.
도 21은 도 20에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
이하에서 설명하는 리세스 채널 트랜지스터 형성 방법은 리세스부를 형성하기 위한 방법을 제외하고는 도 6 내지 도 10을 참조로 설명한 것과 동일하다. 그러므로, 리세스부 형성 방법만을 설명한다.
도 21을 참조하면, 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴은 상기 액티브 영역을 둘러싸도록 형성된다.
상기 액티브 영역의 기판(150) 및 소자 분리막 패턴(152) 상에 적어도 리세스부가 형성될 부위가 노출되는 마스크 패턴(154)을 형성한다. 상기 마스크 패턴(154)은 패드 산화막 패턴(154a) 및 실리콘 질화막 패턴(154b)이 적층된 형상을 가질 수 있다. 상기 마스크 패턴(154)들에 의해 노출되는 부위는 상기 액티브 영역을 가로지르는 라인 형상을 가질 수 있다.
상기 마스크 패턴(154)을 식각 마스크로 사용하여 상기 액티브 영역의 기판을 선택적으로 이방성 식각함으로써 제1 부분의 리세스(157a)를 형성한다. 상기 제1 부분의 리세스(157a)는 염소(Cl)를 포함하는 주 식각 가스를 사용한 반응성 이온 식각 공정(reactive ion etching process)을 통해 형성될 수 있다. 상기 제1 부분 의 리세스(157a)를 형성한 다음, 상기 반응성 이온 식각 공정을 수행하는 과정에서 생성되는 반응 부산물을 제거하기 위하여 추가적으로 세정 공정을 수행할 수도 있다.
상기 제1 부분의 리세스(157a) 내측면 및 상기 마스크 패턴(154) 표면 상에 보호막(도시안됨)을 형성한다. 상기 보호막은 상기 기판(150)과 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 상기 보호막으로 사용될 수 있는 물질의 예로서는 실리콘 산화물, 실리콘 질화물 등을 들 수 있다. 상기 보호막을 에치백하여 상기 제1 부분의 리세스(157a)의 측벽을 덮는 보호막 패턴(도시안됨)을 형성한다.
다음에, 상기 보호막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 리세스(157a) 저면의 기판(150)을 식각함으로써, 상기 제1 부분의 리세스(157a)와 연통하는 제2 부분의 리세스(157b)를 형성한다. 상기 제2 부분의 리세스(157b)는 등방성 식각 공정에 의해 형성된다. 구체적으로, 상기 제2 부분의 리세스(157b)는 육불화황(SF6), 염소 가스(Cl2) 및 산소 가스(O2)를 포함한 식각 가스를 이용하는 등방성 건식 식각 공정을 통해 형성될 수 있다.
이 때, 상기 제2 부분의 리세스(157b)의 내부 폭이 상기 제1 부분의 리세스(157a)의 내부 폭보다 더 넓게 되도록 상기 등방성 식각 공정이 수행되어야 한다. 또한, 상기 등방성 식각 공정을 통해 형성되는 제2 부분의 리세스(157b)는 일 단면이 반 구 형상을 갖는다.
상기 공정을 통해 형성되는 리세스부(157)는 채널 형성 방향과 수직한 방향 으로 배치된 제3 및 제4 측벽에서 상기 소자 분리막 패턴을 노출시켜야 한다.
상기 리세스부(157)를 형성한 이 후에, 상기 마스크 패턴(154)을 제거한다.
다음에, 도 7 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 20에 도시된 반도체 소자를 완성한다.
실시예 4
도 22는 본 발명의 실시예 4에 따른 리세스 채널 트랜지스터의 단면도이다. 도 23은 본 발명의 실시예 4에 따른 리세스 채널 트랜지스터에서, 액티브 핀 및 게이트 산화막을 보여주는 사시도이다.
실시예 4에 따른 트랜지스터는 액티브 상부면 및 액티브 측벽 부위에도 채널이 생성되도록 하는 안장 형상의 핀 전계효과 트랜지스터(saddle-FinFET)이며, 동시에 리세스된 채널이 형성되는 리세스 채널 트랜지스터이다.
본 실시예에 따른 트랜지스터는 액티브 연장 방향으로의 단면 형상이 도 3에 도시된 실시예 1의 리세스 채널 트랜지스터와 동일하다. 다만, 게이트 전극이 연장되는 방향으로의 단면도에서 실시예 1의 리세스 채널 트랜지스터와 차이가 있다. 그러므로, 실시예 1의 리세스 채널 트랜지스터와 구성상 차이가 있는 부분에 대하여 상세하게 설명한다.
도 22 및 도 23을 참조하면, 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 상기 기판에는 액티브 핀(150b) 및 소자 분리막 패턴(152a)이 구비된다. 상기 액티브 핀(150b)에는 리세스부(156)가 포함되어 있다.
상기 소자 분리막 패턴(152a)의 상부면은 상기 리세스부(156)의 저면(156c)보다 낮게 위치한다. 도시된 것과 같이, 상기 소자 분리막 패턴(152a)의 상부면은 평탄하게 형성될 수도 있다. 이 경우, 상기 소자 분리막 패턴(152a) 상부면 전체가 리세스부의 저면(156c)보다 낮게 위치한다.
도시되지는 않았지만, 상기 소자 분리막 패턴(152a)의 상부면은 평탄하지 않고, 높은 단차부 및 낮은 단차부를 가질 수도 있다. 즉, 상기 리세스부와 인접하는 소자 분리막 패턴(152a) 부위는 낮은 단차를 갖고, 나머지 부위의 소자 분리막 패턴(152a)은 상대적으로 높은 단차를 갖는다. 이 경우, 상기 리세스부와 인접하는 부위의 소자 분리막 패턴(152a) 상부면은 상기 리세스부 저면(156c)보다 낮게 위치한다. 따라서, 상기 리세스부 저면(156c)과 상기 소자 분리막 패턴(152a) 상부면 사이에 상기 액티브 핀의 측벽이 노출된다. 한편, 나머지 부위의 소자 분리막 패턴(152a)의 상부면은 상기 리세스부 저면(156c)보다는 높게 위치하고, 상기 나머지 부위의 소자 분리막 패턴(152a) 하부면은 상기 리세스부 저면(156c)보다 낮게 위치한다. 때문에, 상기 소자 분리막 패턴(152a) 위로 액티브 핀(150b)의 외측벽(156b)이 일부 노출된다.
상기 기판(150) 상부면 및 리세스부(156) 내벽에 게이트 산화막(158)이 구비된다. 상기 리세스부(156)에 형성되는 게이트 산화막(158)은 상기 7 내지 9에서 설명한 것과 동일한 특성 및 형상을 갖는다.
상기 게이트 산화막(158) 상에는 상기 리세스부(156)를 채우면서 기판 상부면 위로 돌출되는 게이트 전극(162b)이 구비된다. 도시되지는 않았지만, 상기 게이 트 전극(162b)은 상기 액티브 핀(150b)을 가로지르는 라인 형상을 가진다.
그 외의, 하드 마스크, 스페이서 및 소오스/드레인은 상기 도 3에 도시된 리세스 채널 트랜지스터와 동일한 구성을 갖는다.
본 실시예에 따른 리세스 채널 트랜지스터는 안장 형상의 핀 전계효과 트랜지스터(saddle-FinFET)로 동작하므로, 유효 채널 길이가 증가되어 오프 전류가 감소되는 추가적인 효과가 있다.
도 24는 도 22에 도시된 본 발명의 실시예 4에 따른 트랜지스터의 형성 방법을 나타내는 단면도이다.
이하에서 설명하는 실시예 4에 따른 트랜지스터는 기판에 리세스부를 형성한 다음 소자 분리막 패턴의 일부 영역을 제거하는 공정이 더 수행되는 것을 제외하고는 상기 실시예 1의 트랜지스터 형성 공정과 동일하다. 따라서, 실시예 1의 트랜지스터와 동일한 부재에 대하여는 동일한 참조 부호로 나타내고, 이에 대한 상세한 설명은 생략한다. 또한, 실시예 1의 리세스 채널 트랜지스터와 구성상 차이가 있는 부분에 대하여 상세하게 설명한다.
먼저, 도 6을 참조로 설명한 공정을 수행하여 기판에 예비 소자 분리막 패턴 및 리세스부를 형성한다.
다음에, 도 23 및 24에 도시된 것과 같이, 상기 예비 소자 분리막 패턴의 적어도 일부분을 식각하여, 상기 리세스부보다 낮은 상부면을 갖는 소자 분리막 패턴(152a)을 형성한다.
일 예로, 상기 예비 소자 분리막 패턴의 전면을 식각하여 평탄한 상부면을 갖는 소자 분리막 패턴(152a)을 형성할 수 있다. 이와는 달리, 상기 예비 소자 분리막 패턴에서 상기 리세스부와 접하는 부위의 예비 소자 분리막 패턴만을 선택적으로 식각하여 소자 분리막 패턴(152a)을 형성할 수 있다. 이 경우, 상기 리세스부와 접하는 소자 분리막 패턴(152a) 부분만이 상기 리세스부보다 낮은 상부면을 갖게된다.
이 후, 상기 도 7 내지 도 10을 참조로 설명한 공정을 동일하게 수행함으로써 도 22에 도시된 트랜지스터를 형성한다.
도 25는 본 발명의 일 실시예에 따른 디램 소자의 셀의 회로도이다.
도 25를 참조하면, 디램 셀은 MOS 트랜지스터 및 커패시터를 포함한다. 상기 MOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 리세스 채널 트랜지스터이다. 또한, 도시되지는 않았지만, 디램 소자의 페리 회로 내에 포함되는 MOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 플레너 트랜지스터일 수 있다.
도 26은 본 발명의 일 실시예에 따른 에스램 소자의 셀의 회로도이다.
도 26을 참조하면, 에스램 셀은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 리세스 채널 트랜지스터일 수 있다.
도 27은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리의 페리 영역에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다.
상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.
도 28은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리(510) 칩에서 페리 영역에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 29는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리(510) 칩에서 페리 영역에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 30은 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리의 페리 영역에는 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다. 도 에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
본 발명의 경우, 3차원 구조를 갖는 다양한 트랜지스터에 모두 응용될 수 있다. 예를들어, 본 발명에 포함되는 게이트 산화막은 리세스 채널 트랜지스터, 세들 트랜지스터, 세들 핀 트랜지스터, 리세스된 핀 트랜지스터 등의 게이트 산화막에 적극적으로 사용될 수 있다.
비교 실험 1
샘플 1의 제조
본 발명의 실시예 1에 따라 샘플1을 제조하였다.
기판에 리세스부를 형성하고, 본 발명의 플라즈마 산화 공정을 수행하여 상기 리세스부의 내부면에 산화막을 형성하였다. 상기 리세스부는 하부폭이 상부폭에 비해 넓고, 하부 폭이 반 구 형상을 갖도록 형성하였다. 구체적으로, 상기 리세스부는 도 20에 도시된 리세스부와 동일한 형상을 갖는다. 또한, 상기 플라즈마 산화 공정은 500℃ 온도에서 수행하였다. 상기 플라즈마 산화 공정 시에는 증착 챔버는 5Torr의 압력을 갖는다. 또한, 산화제로는 산소 및 수소 가스를 사용하였으며, 플라즈마 생성용 가스로는 아르곤을 사용하였다.
샘플 2의 제조
상기 샘플 2는 샘플 1과 동일한 공정을 통해 제조된다. 다만, 샘플 1과는 달리, 플라즈마 산화 공정 시에 증착 챔버는 1Torr의 압력을 갖는다.
샘플 3의 제조
상기 샘플 3은 샘플 1과 동일한 공정을 통해 제조된다. 다만, 샘플 1과는 달리, 플라즈마 산화 공정 시에 증착 챔버는 0.7Torr의 압력을 갖는다.
비교 샘플1의 제조
상기 샘플 1 내지 3과 비교하기 위하여 비교 샘플1을 제조하였다.
기판에 리세스부를 형성하고, 종래의 열 산화 공정을 수행하여 상기 리세스부의 내부면에 산화막을 형성하였다. 상기 열 산화 공정 시의 온도는 800℃였으며, 산화제로는 산소 및 수소 가스를 사용하였다.
비교 샘플 1에서의 상기 리세스부는 샘플 1에서의 리세스부와 동일한 형상을 갖는다.
상기 설명한 방법에 의해 제조된 샘플 1 내지 3에서 리세스부 측벽에 형성된 산화막 두께를 각각 측정하였다. 즉, 상기 비교 샘플에서 상부폭이 좁은 제1 부분의 리세스부 측벽에 형성된 제1 산화막과, 반구 형상을 갖는 제2 부분의 리세스부 측벽에 형성된 제2 산화막의 두께를 측정하였다. 특히, 상기 제1 산화막의 두께는 상기 제1 및 제2 부분의 리세스 경계 부분과 인접하는 제1 부분의 리세스 측벽에서 측정되었다. 상기 측정된 두께는 아래의 표 1과 같다.
<표 1>
제1 산화막 두께(Å) 제2 산화막 두께(Å) 두께 비(제1 산화막 : 제2 산화막)
비교 샘플1 65 60 1.08 : 1
샘플1 69 45 1.53 : 1
샘플2 63 45 1.40 : 1
샘플3 60 30 2.00 : 1
표 1을 참조하면, 상기 샘플 1 내지 3에서 제1 산화막과 제2 산화막 간의 두께 차이는 상기 비교 샘플 1에서 제1 산화막과 제2 산화막 간의 두께 차이보다 더 큰 것을 알 수 있었다. 따라서, 본 발명에 의하면 리세스부의 측벽 깊이에 따라 서로 다른 두께를 갖는 산화막을 성장시킬 수 있음을 알 수 있었다.
비교 실험 2
샘플 4의 제조
본 발명의 실시예 1에 따른 리세스 채널 트랜지스터들 포함하는 디램 칩들을 제조하였다. 즉, 상기 리세스 채널 트랜지스터에 포함되는 게이트 산화막은, 기판에 리세스부를 형성하고, 본 발명의 플라즈마 산화 공정을 수행함으로써 형성하였다.
상기 디램 칩들은 반도체 웨이퍼 상에 형성하였다. 재현성을 알아보기 위하여 반도체 웨이퍼 15개에 각각 본 발명의 실시예 1에 따른 리세스 채널 트랜지스터들 포함하는 디램 칩들을 제조하였다.
비교 샘플 2의 제조
상기 샘플 4와 비교하기 위하여, 리세스 채널 트랜지스터들 포함하는 디램 칩들을 제조하였다. 즉, 상기 비교 샘플 2의 리세스 채널 트랜지스터는 기판에 리세스부를 형성하고, 종래의 열 산화 공정을 수행하여 상기 리세스부의 내부면에 게이트 산화막을 형성하였다.
상기 디램 칩들은 반도체 웨이퍼 상에 형성하였다. 재현성을 알아보기 위하 여 반도체 웨이퍼 12개에 각각 종래의 방법으로 디램 칩들을 제조하였다.
상기 설명한 방법에 의해 제조된 샘플 4 및 비교 샘플 2에서 리플래시 특성을 측정하고, 각 웨이퍼에 실장되어 있는 디램 칩들에서 각각 리플래시 불량 발생 비트를 측정하였다.
먼저, 비교 샘플 2의 디램 칩들이 실장되어 있는 12개의 각 반도체 웨이퍼에서 불량 발생 비트 수를 각각 측정하였다. 상기 12개의 각 반도체 웨이퍼에서의 상기 불량 발생 비트들을 평균한 평균 불량 발생 비트 수를 산출하였다. 그리고, 상기 12개의 반도체 웨이퍼에서 산출된 평균 불량 발생 비트 수를 기준 단위 값 1로 정하였다.
또한, 샘플 4의 디램 칩들이 실장되어 있는 15개의 각 반도체 웨이퍼에서 불량 발생 비트 수를 각각 측정하였다. 상기 15개의 각 반도체 웨이퍼에서의 상기 불량 발생 비트들을 평균한 평균 불량 발생 비트 수를 산출하였다. 그리고, 상기 15개의 반도체 웨이퍼에서 산출된 평균 불량 발생 비트 수를 상기 기준 단위 값 1에 대한 상대적인 단위 값으로 전환시켰다.
도 31은 샘플 4에 따른 각 15개의 웨이퍼들과 비교 샘플 2에 따른 각 12개의 웨이퍼들에서 측정된 리플래시 불량 발생 비트의 상대적인 단위 값을 나타낸다.
상기에서 설명한 것과 같이, 상기 상대적인 단위값은 상기 비교 샘플 2에 따른 12개의 각 반도체 웨이퍼에서의 상기 불량 발생 비트들을 평균한 평균 불량 발 생 비트 수를 기준 단위 값 1로 하였을 때의 상대적인 값이다.
도 31에 도시된 것과 같이, 종래의 방법으로 디램 칩들이 제조된 12개의 각 웨이퍼들은 리플래시 불량 비트의 상대적인 단위값이 약 0.9 내지 1.15 정도였다.
그러나, 본 발명의 일 실시예에 따른 방법으로 디램 칩들이 제조된 상기 15개의 각 웨이퍼들은 리플래시 불량 비트의 상대적인 단위값이 0.1 내지 0.2 정도였다. 또한, 상기 15개의 반도체 웨이퍼에서 산출된 평균 불량 발생 비트 수를 상기 기준 단위 값 1에 대한 상대적인 단위 값으로 전환하면, 0.16 정도로 낮았다.
이와같이, 본 발명의 일 실시예에 따른 방법에 의하여 리세스 채널 트랜지스터를 형성하는 경우, 이를 포함하는 디램 소자의 리플래시 불량 비트가 현저하게 감소됨을 알 수 있었다.
상기 결과에 의하면, 상기 리세스 채널 트랜지스터에서 누설 전류 발생이 매우 감소됨을 알 수 있으며, 이로 인해 상기 디램 소자의 데이터 보유 특성이 우수해져서 리플래시 특성이 우수해짐을 알 수 있었다.
상기 설명한 것과 같이, 본 발명의 리세스 채널 트랜지스터는 고집적화되고, 고성능을 갖는 반도체 소자의 선택 트랜지스터로써 사용될 수 있다. 특히, 본 발명의 리세스 채널 트랜지스터는 디램의 셀 트랜지스터로 사용될 수 있다.
도 1 및 도 2는 본 발명의 실시예 1에 따른 산화막 구조의 형성 방법을 나타내는 사시도이다.
도 3은 도 1에 도시된 산화막 구조를 포함하는 리세스 채널 트랜지스터를 나타내는 단면도이다.
도 4는 도 3에 도시된 리세스 채널 트랜지스터의 I-I'부분을 절단한 후 보여지는 평면도이다.
도 5는 도 3에 도시된 리세스 채널 트랜지스터의 II-II'부분을 절단한 후 보여지는 평면도이다.
도 6, 7 및 10은 도 3에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 8은 도 7의 단면도에서 I-I'부분을 절단하였을 때 보여지는 기판 부위의 사시도이다.
도 9는 도 7의 단면도에서 II-II'부분을 절단하였을 때 보여지는 기판 부위의 사시도이다.
도 11은 도 3에 도시된 리세스 채널 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 12 내지 도 14는 도 11에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 17은 도 11에 도시된 반도체 소자를 제조하기 위한 또 다른 방법을 설명하기 위한 단면도이다.
도 18은 실시예 2에 따른 반도체 소자를 나타내는 단면도이다.
도 19는 도 18에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 본 발명의 실시예 3에 따른 리세스 트랜지스터를 나타내는 단면도이다.
도 21은 도 20에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 22는 본 발명의 실시예 4에 따른 리세스 채널 트랜지스터의 단면도이다.
도 23은 본 발명의 실시예 4에 따른 리세스 채널 트랜지스터에서, 액티브 핀 및 게이트 산화막을 보여주는 사시도이다.
도 24는 도 22에 도시된 본 발명의 실시예 4에 따른 트랜지스터의 형성 방법을 나타내는 단면도이다.
도 25는 본 발명의 일 실시예에 따른 디램 소자의 셀의 회로도이다.
도 26은 본 발명의 일 실시예에 따른 에스램 소자의 셀의 회로도이다.
도 27은 본 발명의 다른 실시예를 도시한 것이다.
도 28은 또 다른 실시예를 도시한 것이다.
도 29는 또 다른 실시예를 도시한 것이다.
도 30은 본 발명의 또 다른 실시예를 도시한 것이다.
도 31은 샘플 4에 따른 각 15개의 웨이퍼들과 비교 샘플 2에 따른 각 12개의 웨이퍼들에서 측정된 리플래시 불량 발생 비트의 상대적인 단위 값을 나타낸다.

Claims (28)

  1. 액티브 영역 및 소자 분리 영역이 구분되고, 상기 액티브 영역에 리세스부가 포함된 기판;
    상기 리세스부 내벽 및 기판 상부면에 구비되고, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 막의 두께가 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는 게이트 산화막;
    상기 게이트 산화막 상에 구비되고, 상기 리세스부 내부에 위치하는 게이트 전극; 및
    상기 게이트 전극 양측의 기판 표면 아래에 형성되는 소오스/드레인을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터.
  2. 제1항에 있어서, 상기 리세스부에서 상기 액티브 영역의 연장 방향과 수직한 방향으로의 양 끝부분에 상기 소자 분리 영역이 구비되는 것을 특징으로 하는 리세스 채널 트랜지스터.
  3. 제1항에 있어서, 상기 리세스부 상부면에서 가장자리 측벽과 액티브 영역의 측벽이 서로 접하는 부위는 굴곡된 형상을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  4. 제1항에 있어서, 상기 리세스부의 상부 모서리 및 상부 측벽에 위치한 게이트 산화막은 상기 리세스부 하부 측벽 부위에 위치한 게이트 산화막보다 상대적으로 두께가 두꺼운 것을 특징으로 하는 리세스 채널 트랜지스터.
  5. 제4항에 있어서, 상기 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽으로 갈수록 두께가 얇아지는 것을 특징으로 하는 리세스 채널 트랜지스터.
  6. 제1항에 있어서, 상기 리세스부의 하부가 평면 상에 위치하도록 상기 기판 상부 표면을 계속하여 절단하였을 때 보여지는 각 평면도에서, 상기 리세스부의 가장자리 부위에 위치하는 게이트 산화막의 두께는 상기 리세스부의 중심 부위에 위치하는 게이트 산화막의 두께의 70% 보다 더 두꺼운 것을 특징으로 하는 리세스 채널 트랜지스터.
  7. 제1항에 있어서, 상기 리세스부는 측벽 경사로 인해 하부로 갈수록 내부 폭이 좁아지는 형상을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  8. 제1항에 있어서, 상기 리세스부는 제1 내부폭을 갖는 제1 부분과 상기 제1 부분 하방으로 연통하면서 상기 제1 내부폭보다 넓은 제2 부분을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터.
  9. 제8항에 있어서, 상기 리세스부의 제2 부분은 반 구형을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  10. 액티브 영역 및 소자 분리 영역이 구분된 기판에서, 상기 액티브 영역에 리세스부를 형성하는 단계;
    상기 리세스부 내벽 및 기판 상부면에, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 막의 두께가 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는 게이트 산화막을 형성하는 단계;
    상기 리세스부에 위치하는 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 기판 표면 아래에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 리세스부의 상부 모서리 및 상부 측벽에 위치한 게이트 산화막은 상기 리세스부 하부 측벽 부위에 위치한 게이트 산화막보다 두께가 두꺼운 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  12. 제10항에 있어서, 상기 게이트 산화막은 플라즈마 산화 공정을 통해 형성되 는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  13. 제12항에 있어서, 상기 플라즈마 산화 공정은, 산소, NO 및 N2O 로 이루어진 군에서 선택된 적어도 하나의 산화제와, 아르곤, 핼륨 및 제논으로 이루어지는 군에서 선택된 적어도 하나의 플라즈마 생성용 가스를 사용하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  14. 제12항에 있어서, 상기 플라즈마 산화 공정에서 사용되는 산화제는 전기적으로 중성인 것 또는 전기적으로 이온 상태인 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  15. 제12항에 있어서, 상기 플라즈마 산화 공정은 상온 내지 900℃의 온도 범위에서 수행되는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  16. 제12항에 있어서, 상기 플라즈마 산화 공정은 0.01Torr 내지 50Torr의 압력하에서 수행되는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  17. 제12항에 있어서, 상기 플라즈마 산화 공정에서 상기 리세스부의 깊이에 따라 도입되는 산화제의 플럭스를 조절하여 산화막의 두께를 변화시키는 것을 특징으 로 하는 리세스 채널 트랜지스터의 제조 방법.
  18. 제17항에 있어서, 상기 산화제의 플럭스는 상기 플라즈마 산화 공정 시의 압력 조건 및 바이어스 조건 중 적어도 하나를 통해 조절하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  19. 제12항에 있어서, 상기 게이트 산화막을 형성한 다음 상기 게이트 산화막에 후속 열처리를 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  20. 제10항에 있어서, 상기 리세스부는 제1 내부폭을 갖는 제1 부분과 상기 제1 부분 하방으로 연통하면서 상기 제1 내부폭보다 넓은 제2 내부폭을 갖는 제2 부분을 포함하도록 형성하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  21. 리세스부를 포함하는 제1 영역 및 평탄면을 갖는 제2 영역을 포함하는 기판;
    상기 리세스부 내벽 및 제1 영역의 기판 표면에 구비되고, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 막의 두께가 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는 제1 게이트 산화막;
    상기 제2 영역의 기판 표면에 구비되는 제2 게이트 산화막;
    상기 리세스부 내부에 구비되는 제1 게이트 전극;
    상기 제1 게이트 전극 양 측의 기판 표면 아래에 형성되는 제1 소오스/드레인;
    상기 제2 게이트 산화막 상에 구비되는 제2 게이트 전극; 및
    상기 제2 게이트 전극 양 측의 기판 표면 아래에 형성되는 제2 소오스/드레인을 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제21항에 있어서, 상기 제1 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽으로 갈수록 두께가 얇아지는 것을 특징으로 하는 반도체 소자.
  23. 제21항에 있어서, 상기 제2 게이트 산화막은 상기 제1 게이트 산화막과 다른 두께를 갖는 것을 특징으로 하는 반도체 소자.
  24. 제1 영역 및 제2 영역이 구분된 기판에서 상기 제1 영역의 기판의 일부분을 식각하여 리세스부를 생성하는 단계;
    상기 제1 영역의 기판 표면 및 리세스부 내부 측벽에, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 막의 두께가 상기 리세스부의 측벽에 위치하는 막의 두께의 70% 보다 더 두꺼운 형상을 갖는 제1 게이트 산화막을 형성하는 단계;
    상기 제2 영역의 기판 상에 제2 게이트 산화막을 형성하는 단계;
    상기 제1 및 제2 게이트 산화막 상에 상기 리세스부 내부를 채우는 게이트 전극막을 형성하는 단계;
    상기 게이트 전극막을 식각함으로써, 상기 제1 게이트 산화막 상에 제1 게이트 전극과, 상기 제2 게이트 산화막 상에 제2 게이트 전극을 각각 형성하는 단계;
    상기 제1 게이트 전극 양 측의 기판 표면 아래에 불순물을 도핑하여 제1 소오스/드레인을 형성하는 단계; 및
    상기 제2 게이트 전극 양 측의 기판 표면 아래에 불순물을 도핑하여 제2 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제24항에 있어서, 상기 제1 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽으로 갈수록 두께가 얇아지도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제24항에 있어서, 상기 제1 게이트 산화막은 플라즈마 산화 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제24항에 있어서, 상기 제2 게이트 산화막을 형성하는 단계는,
    상기 플라즈마 산화 공정을 통해 상기 제2 영역의 기판에 예비 게이트 산화막을 형성하는 단계; 및
    상기 예비 게이트 산화막을 일부 두께만큼 제거하여 제2 게이트 산화막을 형 성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제24항에 있어서, 상기 제1 게이트 산화막을 형성하기 위한 플라즈마 산화 공정을 통해 상기 제2 영역의 기판에 상기 제2 게이트 산화막을 함께 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312124B2 (en) 2011-12-27 2016-04-12 Samsung Electronics Co., Ltd. Methods of fabricating gate insulating layers in gate trenches and methods of fabricating semiconductor devices including the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102354660B (zh) * 2011-09-28 2016-09-28 上海华虹宏力半导体制造有限公司 一种tmos栅极结构及其形成方法
KR102389813B1 (ko) 2015-05-19 2022-04-22 삼성전자주식회사 반도체 소자
CN109216359B (zh) * 2017-07-04 2022-06-03 华邦电子股份有限公司 存储器装置及其制造方法
US10381351B2 (en) * 2017-12-26 2019-08-13 Nanya Technology Corporation Transistor structure and semiconductor layout structure
CN111987142B (zh) * 2019-05-24 2024-05-17 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN111564495A (zh) * 2020-04-08 2020-08-21 中国科学院微电子研究所 双沟道mosfet、掩埋沟道晶体管及制造方法
CN116133373A (zh) * 2021-08-20 2023-05-16 长鑫存储技术有限公司 半导体结构及其制备方法
CN115968190A (zh) * 2021-10-08 2023-04-14 长鑫存储技术有限公司 静态随机存取存储器单元及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005083795A1 (ja) * 2004-03-01 2005-09-09 Tokyo Electron Limited 半導体装置の製造方法及びプラズマ酸化処理方法
KR100625126B1 (ko) * 2005-08-16 2006-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
TWI309066B (en) * 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
KR100954116B1 (ko) * 2006-11-06 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 형성방법
JP2008135458A (ja) * 2006-11-27 2008-06-12 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312124B2 (en) 2011-12-27 2016-04-12 Samsung Electronics Co., Ltd. Methods of fabricating gate insulating layers in gate trenches and methods of fabricating semiconductor devices including the same

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