KR101619826B1 - 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자의 제조에서, 액티브 영역의 기판에 리세스부를 형성한다. 상기 리세스부 내벽 및 기판 상부면에, 플라즈마 산화 공정을 수행하여 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막의 표면을 흡습시켜 게이트 산화막을 형성한다. 상기 리세스 내부를 채우면서 상기 게이트 산화막 상에 게이트 전극을 형성한다. 또한, 소오스/드레인을 형성한다. 상기 반도체 소자는 높은 신뢰성을 갖는다.

Description

리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법{Recessed Channel Array Transistor and Method of forming the same, semiconductor}
본 발명은 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 전계 집중에 의한 누설 전류가 감소되는 구조의 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모오스(MOS) 트랜지스터의 게이트 길이가 점점 줄어들고 있다. 이와같이, 반도체 소자의 크기가 감소됨에 따라 모오스 트랜지스터에서 단채널 효과(short channel effect)가 빈번하게 발생되며, 이로 인해 게이트의 제어 기능을 하지 못하게 된다. 따라서, 모오스 트랜지스터의 채널이 될 영역에 리세스부(recess)를 형성하여 채널 길이를 증가시킨 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)가 제조되고 있다.
상기 리세스 채널 어레이 트랜지스터의 경우, 소오스/드레인이 게이트 절연막을 사이에 두고 게이트와 마주하는 면적이 증가되어 게이트 유도 드레인 누설 전류가 증가된다.
또한, 상기 게이트 전극의 가장자리 부위에 전계가 집중됨에 따라 게이트 전극의 가장자리 부분이 기생 트랜지스터의 역할을 하게 되고, 이러한 기생 트랜지스터에 의해 턴 온(turn on)이 2번 되는 더블 험프(double hump)현상이 발생될 수 있다.
본 발명의 일 목적은 동작 특성이 향상되는 리세스 채널 어레이 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 동작 특성이 향상되는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 제조 방법으로, 액티브 영역 및 소자 분리 영역이 구분된 기판에서, 상기 액티브 영역에 리세스부를 형성한다. 상기 리세스부 내벽 및 기판 상부면에, 플라즈마 산화 공정을 수행하여 예비 게이트 산화막을 형성한다. 상기 예비 게이트 산화막의 표면을 흡습시켜 게이트 산화막을 형성한다. 상기 리세스 내부를 채우면서 상기 게이트 산화막 상에 게이트 전극을 형성한다. 또한, 상기 게이트 전극 양측의 기판 표면 아래에 소오스/드레인을 형성한다.
본 발명의 일 실시예에서, 상기 산화막을 형성하기 위하여, 상기 예비 게이트 산화막을 H2O을 이용하여 린스하는 공정을 포함할 수 있다. 상기 린스 공정은 상온 내지 90℃에서 수 초 내지 수 분 동안 진행할 수 있다.
본 발명의 일 실시예에서, 상기 플라즈마 산화 공정은 상온 내지 900℃에서 수행할 수 있다.
본 발명의 일 실시예에서, 상기 게이트 산화막을 형성하기 위한 흡습 단계는 상기 예비 게이트 산화막을 대기 중에 1 내지 10시간동안 노출시키는 공정을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 플라즈마 산화 공정을 수행한 다음, 상기 예비 게이트 산화막에 후속 열산화 공정을 더 수행할 수 있다.
상기 후속 열산화 공정은 800 내지 1100℃의 온도 하에서 수행할 수 있다.
상기 열산화 공정은, 챔버 내의 온도를 산화 공정 온도까지 점진적으로 상승시키는 단계, 상기 챔버 내의 온도를 산화 공정 온도로 유지하면서 산소 및 수소 가스를 유입하여 산화 공정을 수행하는 단계, 및 상기 챔버 내의 온도를 일정 온도까지 점진적으로 낮추는 램프 다운 단계를 포함할 수 있다.
상기 열산화 공정 단계 중에 램프 다운 공정을 수행할 때, H2O를 유입시키거나 또는 산소 및 수소를 유입시켜, 상기 산화막을 형성하기 위한 흡습 처리 공정을 수행할 수 있다. 이 때, 상기 표면 처리 공정은 100 내지 500℃의 온도 하에서 수 초 내지 수 분 동안 수행될 수 있다.
상기 표면 처리 공정은 상기 램프 다운 단계에서 온도를 하강하는 일정 주기 동안 수행되거나 또는 일정 온도를 유지하면서 수행될 수 있다.
상기 예비 게이트 산화막은 상기 리세스부의 상부 측벽에서 하부 측벽 및 저면으로 갈수록 두께가 얇아지도록 형성될 수 있다.
상기 플라즈마 산화 공정에서 상기 리세스부의 깊이에 따라 도입되는 산화제의 플럭스를 조절하여 예비 게이트 산화막의 두께를 변화시킬 수 있다.
본 발명의 일 실시예에서, 상기 후속 열산화 공정을 수행하여, 상기 리세스부 저면에 위치하는 예비 게이트 산화막의 두께를 선택적으로 증가시킬 수 있다.
본 발명의 일 실시예에서, 상기 예비 게이트 산화막을 흡습시키는 단계에서, 상기 예비 게이트 산화막 표면의 댕글링 본드와 산소를 결합시켜 상기 예비 게이트 산화막의 두께를 증가시킬 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법으로, 제1 영역 및 제2 영역이 구분된 기판에서 상기 제1 영역의 기판의 일부분을 식각하여 리세스부를 생성한다. 상기 기판 표면에 플라즈마 산화 공정을 수행하여 예비 제1 게이트 산화막을 형성한다. 상기 예비 제1 게이트 산화막을 흡습시켜 상기 제1 영역의 기판 상에 제1 게이트 산화막을 형성한다. 상기 제2 영역의 기판 상에 제2 게이트 산화막을 형성한다. 상기 제1 및 제2 게이트 산화막 상에 각각 제1 및 제2 게이트 전극을 각각 형성한다. 상기 제1 게이트 전극 양 측의 기판 표면 아래에 불순물을 도핑하여 제1 소오스/드레인을 형성한다. 상기 제2 게이트 전극 양 측의 기판 표면 아래에 불순물을 도핑하여 제2 소오스/드레인을 형성한다.
본 발명의 일 실시예에서, 상기 제2 게이트 산화막을 형성하기 위하여, 상기 제2 영역의 기판 상에 형성된 제1 게이트 산화막을 제거한다. 또한, 상기 제2 영역의 기판 표면을 산화시켜 제2 게이트 산화막을 형성한다.
본 발명의 일 실시예에서, 상기 제2 게이트 산화막은 열산화 공정을 통해 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제2 게이트 산화막은 플라즈마 산화 공정 및 흡습 공정을 통해 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제2 게이트 산화막은 상기 제1 게이트 산화막과 동일하거나 또는 제1 게이트 산화막보다 얇은 두께로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 플라즈마 산화 공정에 의해 형성된 상기 예비 게이트 산화막에 후속 열산화 공정을 더 수행할 수 있다.
설명한 것과 같이, 본 발명에 의해 형성된 리세스 트랜지스터의 게이트 산화막은 대기 시간의 증가에 따른 두께 증가 현상이 발생되지 않으며 식각 내성이 우수하다. 때문에, 상기 리세스 트랜지스터는 누설 전류가 거의 발생되지 않으며 전기적 스트레스를 가하더라도 소자가 열화되지 않는다. 그러므로, 상기 리세스 트랜지스터는 높은 신뢰성을 갖는다.
도 1 내지 3은 본 발명의 일 실시예에 따른 산화막 구조의 형성 방법을 나타내는 사시도이다.
도 4는 도 3을 참조로 형성된 산화막 구조를 포함하는 리세스 채널 트랜지스터를 나타내는 단면도이다.
도 5는 도 4에 도시된 리세스 채널 트랜지스터의 I-I'부분을 절단한 후 보여지는 평면도이다.
도 6은 도 4에 도시된 리세스 채널 트랜지스터의 II-II'부분을 절단한 후 보여지는 평면도이다.
도 7 내지 도 12는 도 4에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도 및 사시도들이다.
도 13은 도 4에 도시된 리세스 채널 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 14 내지 도 18은 도 13에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 도 4에 도시된 리세스 채널 트랜지스터를 포함하는 반도체 소자의 단면도이다.
도 20 내지 도 22는 도 19에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23 내지 도 25는 도 19에 도시된 반도체 소자를 제조하기 위한 또 다른 방법을 설명하기 위한 단면도이다.
도 26은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 27은 도 26에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 본 발명의 실시예 2에 따른 산화막 구조의 형성 방법을 나타내는 단면도이다.
도 29는 후속 열 산화 처리 및 흡습 처리를 설명하기 위한 타이밍도이다.
도 30은 다른 방법으로 후속 열 산화 처리 및 흡습 처리를 수행하는 타이밍도이다.
도 31은 도 4에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도이다.
도 32는 도 13에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 33은 도 19에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 34는 본 발명의 일 실시예에 따른 리세스 트랜지스터를 나타내는 단면도이다.
도 35는 도 34에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 36은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 단면도이다.
도 37은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터에서, 액티브 핀 및 게이트 산화막을 보여주는 사시도이다.
도 38은 도 36에 도시된 트랜지스터의 형성 방법을 나타내는 단면도이다.
도 39는 본 발명의 일 실시예에 따른 디램 소자의 셀의 회로도이다.
도 40은 본 발명의 일 실시예에 따른 에스램 소자의 셀의 회로도이다.
도 41은 본 발명의 다른 실시예를 도시한 것이다.
도 42 내지 도 44는 또 다른 실시예를 도시한 것이다.
도 45는 대기 시간별로 플라즈마 산화막의 두께를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 3은 본 발명의 일 실시예에 따른 산화막 구조의 형성 방법을 나타내는 사시도이다.
도 1을 참조하면, 기판(100)의 일부 영역을 식각함으로써 리세스부(102)를 형성한다.
구체적으로, 상기 기판(100) 상에 리세스부(102) 형성 부위를 선택적으로 노출하는 마스크 패턴(104)을 형성한다. 상기 마스크 패턴(104)을 식각 마스크로 사용하여 기판(100)을 이방성 식각함으로써 리세스부(102)를 형성한다. 다음에, 상기 마스크 패턴(104)을 제거한다.
도 2를 참조하면, 상기 리세스부(102)를 포함하는 기판(100) 표면 상에 플라즈마 산화 공정을 수행하여 예비 플라즈마 산화막(106)을 형성한다.
이하에서는, 상기 리세스부(156)의 가장자리, 기판 측벽이 서로 만나는 부위를 제1 모서리부(102a)라 하면서 설명한다. 상기 리세스부(156)의 측벽 및 기판 상부면이 만나는 부위를 제2 모서리부(102b)라 하면서 설명한다.
본 실시예에서와 같이, 플라즈마 산화 공정을 통해 형성된 예비 플라즈마 산화막(106)은 상기 리세스부(102)의 각 모서리 부위(102a, 102b)에서 두께가 크게 감소되지 않거나 또는 상기 모서리 부위(102a, 102b)에서의 오히려 두께가 더 두꺼워진다.
이는, 상기 플라즈마 산화 공정에서, 상기 리세스부(102)의 제1 및 제2 모서리 부위(102a, 102b)에서 플라즈마 이온들이 집중되면서 상기 산화제의 유입이 증가되기 때문이다. 또한, 상기 예비 플라즈마 산화막(106)이 형성됨으로써, 상기 리세스부(102)의 제2 모서리 부위(102b)는 라운드된 형상을 갖게된다. 때문에, 상기 리세스부(102)의 제1 모서리 부위(102a) 상부가 보여지는 평면도에서는 상기 제1 모서리 부위(102a)에서 뾰족한 첨점이 생기지 않는다.
동일한 평면 하에서, 상기 제1 모서리 부위(102a)에 위치하는 상기 예비 플라즈마 산화막(106)의 두께는 상기 리세스부(102)의 측벽에 위치하는 막의 두께의 70％보다 더 두꺼운 형상을 갖는다. 즉, 상기 리세스부(102)에서 상기 제1 모서리 부위(102a)에 형성되는 예비 플라즈마 산화막(106)의 두께와 상기 리세스부(102)의 측벽에 형성되는 예비 플라즈마 산화막(106)과의 두께 차이가 크지 않다. 일 실시예로, 상기 리세스부(102)의 각각의 제1 모서리 부위(102a)에 형성되는 예비 플라즈마 산화막(106)의 두께가 상기 리세스부(102)의 측벽 부위에 형성되는 예비 플라즈마 산화막(106)과의 두께보다 더 두꺼울 수도 있다.
이와는 달리, 종래의 열산화 공정에 의해 산화막을 형성하는 경우에는, 상기 모서리 부위(102a, 102b)에서 스트레스에 의해 산화 반응이 더 느려지게 된다. 특히, 상기 리세스부(102)의 측벽과 기판 상부 측벽이 만나는 상기 제1 모서리 부위(102a)에서 더욱 산화 반응이 느려지게 되어 상기 제1 모서리 부위(102a)와 나머지 리세스부(102) 측벽에 형성되어 있는 예비 플라즈마 산화막(106)의 두께 차이가 매우 크다. 즉, 상기 종래의 열산화 공정에 의해 형성되는 산화막은 상기 제1 모서리 부위(102a)에서 매우 얇은 두께를 갖는다. 또한, 상기 제1 모서리 부위(102a)에는 산화 반응이 거의 일어나지 않아서, 상기 리세스부의 제1 모서리 부위(102a)를 보여주는 평면도에는 뾰족한 첨점이 생기게 된다. 상기 액티브 영역의 가장 자리 부위에 생성되는 첨점 부위에는 전계가 집중되기 때문에, 상기 첨점에 의해 누설 전류가 증가된다. 그러나, 본 실시예에 의하면, 상기 첨점이 생기지 않거나 또는 첨점의 뾰족한 정도가 완화되기 때문에, 리세스 채널 트랜지스터의 누설 전류가 감소되는 것이다.
또한, 상기 예비 플라즈마 산화막(106)은 상기 리세스부(102)의 측벽 상부로부터 하부로 갈수록 점진적으로 얇아지는 형상을 갖는다. 이는, 상기 플라즈마 산화 공정을 수행할 때, 상기 리세스부(102)의 깊이가 깊은 부위에는 상대적으로 산화제의 플럭스가 낮고, 상기 리세스부(102)에서 깊이가 얕은 부위에는 상대적으로 산화제의 플럭스가 높기 때문이다.
상기 예비 플라즈마 산화막(106)은 상온 내지 900℃의 온도 범위에서 실리콘의 산화가 이루어질 수 있다. 보다 바람직하게는, 상기 플라즈마 산화 공정은 650 내지 800℃의 온도 범위에서 수행할 수 있다.
도시하지는 않았지만, 상기 플라즈마 산화 공정을 수행하여 상기 예비 플라즈마 산화막(106)을 형성한 다음에, 후속 열 산화처리 공정을 더 수행할 수 있다. 상기 후속 열 산화 처리 공정을 통해 상기 예비 플라즈마 산화막(106)의 결합을 더욱 치밀하게 할 수 있다.
구체적으로, 상기 후속 열 산화 처리 공정을 수행하면, 상기 리세스부 상부 및 기판 상부면에 비해 리세스부(102) 저면에서 상대적으로 두껍게 산화막이 추가적으로 형성된다. 그러므로, 리세스부(102) 저면에서 국부적으로 지나치게 얇거나 결합이 치밀하지 못한 부위에 산화제가 유입됨으로써, 상기 리세스부(102) 저면에 형성된 예비 플라즈마 산화막(106)을 큐어링한다. 상기 큐어링이 효과적으로 수행되도록 하기 위하여, 상기 후속 열 산화 처리 공정은 상기 플라즈마 산화 공정 시의 온도보다 높은 온도로 진행할 수 있다. 구체적으로, 상기 후속 열산화 처리 공정은 산소 분위기 하에서 800 내지 1100℃의 온도로 진행할 수 있다. 상기 후속 열산화 처리 공정에 의해 상기 예비 플라즈마 산화막(106)의 두께가 다소 두꺼워질 수 있으며, 특히 리세스부(102) 저면의 예비 플라즈마 산화막(106)에서 증가되는 두께가 기판(100) 상부 표면의 예비 플라즈마 산화막(106)에서 증가되는 두께보다 더 클 수 있다.
그러나, 이 후에 진행하는 습식 린스 처리만으로도 상기 예비 플라즈마 산화막(106) 결합이 치밀해지기 때문에, 상기 후속 열 산화 처리 공정은 공정의 단순화를 위하여 생략할 수도 있다.
도 3을 참조하면, 상기 예비 플라즈마 산화막(106)을 형성한 이 후, H2O를 이용하여 린스(rinse)한다. 상기 린스는 습식 린스 또는 퀵 드라이 린스(Quick Dry Rinse)를 포함한다. 상기와 같이, H2O를 포함하는 린스 공정을 수행하면, 상기 예비 플라즈마 산화막(106) 표면의 댕글링 본드들이 산소와 결합하면서 큐어링된다. 따라서, 상기 예비 플라즈마 산화막(106)에 비해 댕글링 본드가 감소된 플라즈마 산화막(108)을 형성한다. 상기 플라즈마 산화막(108)은 상기 예비 플라즈마 산화막(106)보다 더 두꺼운 두께를 갖는다.
상기 린스 공정을 수행하기 이 전의 예비 플라즈마 산화막(106)의 표면에는 다수의 댕글링 본드들이 생성되어 있을 수 있다. 그런데, 상기 예비 플라즈마 산화막(106)을 형성한 후 후속 공정들이 진행되기 이 전까지의 대기 시간에 상기 댕글링 본드와 주변의 수소들이 결합함으로써 상기 예비 플라즈마 산화막(106)의 두께가 증가하게 된다. 특히, 상기 대기 시간이 길어질수록 상기 예비 플라즈마 산화막(106)의 두께가 계속 증가하게 되며, 10시간 이상 대기하는 경우 예비 플라즈마 산화막(106)의 두께가 더 이상 증가하지 않게 된다. 이와같이, 대기 시간에 따라 예비 플라즈마 산화막(106)의 두께 산포가 크게 발생하게 되며, 상기 예비 플라즈마 산화막(106)의 두께 산포에 의해 소자의 특성 차이가 발생하게 된다.
그런데, 상기에서 설명한 것과 같이, 상기 예비 플라즈마 산화막(106)을 형성한 이 후, H2O를 이용하여 습식 린스하여 플라즈마 산화막(108)을 형성하면, 상기 플라즈마 산화막(108)은 원래의 예비 플라즈마 산화막(106)보다 두께가 더 두꺼워진다. 또한, 상기 플라즈마 산화막(108)을 형성한 이 후에 대기하는 시간이 생기게 되더라도 플라즈마 산화막(108)의 두께가 거의 증가하지 않는다. 즉, 상기 H2O를 이용하여 린스함에 따라 표면의 댕글링 본드들이 모두 치유되었으므로, 상기 대기 시간에 따른 플라즈마 산화막(108)의 두께 증가가 발생되지 않는 것이다. 그러므로, 상기 대기 시간에 따른 플라즈마 산화막(108)의 두께 산포가 발생되지 않으며, 상기 두께 산포로 인한 반도체 소자의 특성 차이가 거의 발생되지 않는다.
또한, 상기 예비 플라즈마 산화막(106)은 통상적인 열 산화 공정에 비해 낮은 온도에서 공정이 진행되기 때문에, 막 내의 결합이 치밀하지 않다. 때문에, 상기 예비 플라즈마 산화막(106)은 식각 내성이 양호하지 않아서 후속의 습식 식각 공정에서 상기 예비 플라즈마 산화막(106)이 빠르게 제거될 수 있으며, 제거되는 양의 편차도 매우 크다. 그런데, 상기와 같이 H2O를 이용하여 린스하여 형성된 플라즈마 산화막(108)은 상기 예비 플라즈마 산화막(106)에 비해 결합이 치밀하다. 때문에, 상기 플라즈마 산화막(108)은 후속의 습식 식각 공정에서 상기 예비 플라즈마 산화막(106)에 비해 느리게 제거되며, 막의 제거율의 편차도 감소된다. 따라서, 보다 안정적으로 공정들을 진행할 수 있다.
리세스 채널 트랜지스터
도 4는 도 3을 참조로 형성된 산화막 구조를 포함하는 리세스 채널 트랜지스터를 나타내는 단면도이다. 도 5는 도 4에 도시된 리세스 채널 트랜지스터의 I-I'부분을 절단한 후 보여지는 평면도이다. 도 6은 도 4에 도시된 리세스 채널 트랜지스터의 II-II'부분을 절단한 후 보여지는 평면도이다. 도 4에 도시된 리세스 채널 트랜지스터는 도 3을 참조로 설명한 방법에 의해 형성된 게이트 산화막이 사용된다.
도 4 내지 도 6을 참조하면, 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 상기 기판(150)에는 소자 분리막 패턴(152)이 구비된다. 상기 소자 분리막 패턴(152)에 의해 상기 기판은 액티브 영역(150a) 및 소자 분리 영역으로 구분된다. 상기 액티브 영역(150a)은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역(150a)을 둘러싸고 있다. 상기 소자 분리막 패턴(152)은 셸로우 트렌치 소자 분리 공정을 통해 형성될 수 있다.
상기 액티브 영역(150a)의 기판에는 리세스부(156)가 생성되어 있다. 상기 리세스부(156)는 상기 액티브 영역(150a)을 가로지르는 형상을 갖는다. 그러므로, 상기 리세스부(156)에서 서로 마주하는 제1 측 및 제2 측에는 상기 단결정 실리콘으로 이루어진 기판(150)이 노출된다. 또한, 도시하지는 않았지만, 상기 제1 측 및 제2 측과 수직하게 배치되는 제3 측 및 제4 측에는 상기 소자 분리막 패턴(152)이 구비된다. 상기 리세스부는 측벽 경사로 인해 하부로 갈수록 내부 폭이 좁아지는 형상을 가질 수 있다.
상기 리세스부(156)에는 상기 리세스부(156)의 가장자리 측벽, 액티브 영역(150a)의 측벽 및 소자 분리막 패턴(152)이 서로 만나는 부위가 구비된다. 이하에서는, 상기 부위를 리세스부(156)의 제1 모서리부라고 하면서 설명한다. 또한, 상기 리세스부(156)에는 상기 리세스부(156)의 측벽 및 기판 상부면이 만나는 부위가 구비된다. 이하에서는, 상기 부위를 리세스부(156)의 제2 모서리부라고 하면서 설명한다.
상기 액티브 영역(150a)의 연장 방향과 상기 리세스부(156)의 연장 방향은 서로 수직할 수도 있다. 그러나, 도 4 및 도 5에 도시된 것과 같이, 상기 액티브 영역(150a)의 연장 방향과 상기 리세스부(156)의 연장 방향은 서로 수직하지 않고, 일정한 각도를 가질 수 있다.
한편, 도 5를 참조하면, 상기 리세스부(156) 상부에서, 상기 리세스부(156) 가장자리 측벽과 액티브 영역(150a)의 측벽이 서로 접하는 제1 모서리 부위(160a, 160b)는 굴곡된 형상을 갖는다.
상기 제1 모서리 부위(160)의 상부가 뾰족한 부분없이 라운드된 형상을 가짐으로써, 상기 제1 모서리 부위(160)에서의 전계의 집중을 방지할 수 있다. 특히, 도시된 것과 같이, 상기 리세스부(156)와 상기 액티브 영역(150a)이 수직이 아닌 일정 각도를 가지는 경우에 전계 집중을 방지하는 효과가 더 크다.
반면에, 도 6을 참조하여 상기 리세스부(156)의 하부를 수평 방향으로 절단하였을 때 보여지는 평면도를 살펴보면, 상기 액티브 영역의 각 모서리 부위가 만나는 부위인 제1 모서리 부위(160a, 160b)는 뾰족한 형상을 가질 수도 있다. 그러나, 본 실시예에 따른 리세스 채널 트랜지스터는 통상의 액티브 영역에 비해 뾰족한 정도가 매우 완화된다.
도 5 및 6의 평면도는 본 실시예의 리세스 채널 트랜지스터의 상부면을 래핑(lapping)하고, 상기 래핑된 리세스 채널 트랜지스터의 상부면을 SEM 또는 TEM과 같은 현미경을 통해 관측함으로써 수득할 수 있다.
다시, 도 5 내지 도 6을 참조하면, 상기 기판(150) 표면 및 상기 리세스부(156)의 내측벽에는 게이트 산화막(158a)이 구비된다. 상기 게이트 산화막(158a)은 상기 설명한 플라즈마 산화 공정 및 H2O를 이용한 린스 처리를 통해 형성된 것일 수 있다. 상기 게이트 산화막(158a)은 결합이 치밀하여 식각 내성이 우수하며, 전기적 스트레스에 의한 내성이 우수하다.
동일 평면에서 보았을 때, 상기 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158a)의 두께(d1, d3)는 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158a)의 두께(d2, d4)의 70％ 보다 더 두껍다. 보다 구체적으로, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158a)의 두께는 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158a)의 두께의 70％ 내지 130％이다.
도 5에 도시된 것과 같이, 상기 리세스부(156) 상부에서, 상기 제1 모서리 부위(160a, 160b)에 위치하는 상기 게이트 산화막(158a)의 두께는(d1) 상기 리세스부(156) 내측벽에 위치하는 상기 게이트 산화막(158a)의 두께(d2)와 거의 동일하거나 또는 상기 리세스부(156) 내측벽에 위치하는 상기 게이트 산화막(158a)의 두께보다 더 두껍다.
구체적으로, 상기 리세스부(156) 상부의 제1 모서리 부위(160a, 160b)에서의 상기 게이트 산화막(158a)의 두께(d1)는 상기 리세스부의 측벽 부위에 위치하는 상기 게이트 산화막(158a)의 두께(d2)의 70％보다 더 두꺼우며, 바람직하게는 70％ 내지 130％이다.
반면에, 도 6에 도시된 것과 같이, 상기 리세스부(156) 하부를 절단하여 보여지는 평면도를 살펴보면, 동일 평면 하에서, 상기 리세스부(156)의 측벽과 액티브 영역(150a) 측벽이 만나는 제1 모서리 부위(160a, 160b)의 게이트 산화막(158a)의 두께(d3)는 상기 리세스부(156)의 측벽 부위에 위치하는 게이트 산화막(158a)의 두께(d4)의 70％ 이상이며, 바람직하게는, 70％ 내지 130％이다.
여기서, 상기 리세스부(156)의 하부는 상기 리세스부(156) 깊이의 1/2 아래 부위를 의미하고, 상기 리세스부(156)의 상부는 상기 리세스부(156) 깊이의 1/2 윗 부위를 의미한다.
즉, 도 5 및 도 6의 평면도에서 보았을 때, 상기 리세스부(156)의 가장자리 부위에 위치하는 게이트 산화막(158a)의 두께는 상기 리세스부(156)의 중심 부위에 위치하는 게이트 산화막(158a)의 두께의 70％보다 더 두껍다.
도시된 것과 같이, 상기 리세스부(156)의 하부로 갈수록 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에서의 게이트 산화막(158a)의 두께가 더 얇아지게 된다. 또한, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에서의 게이트 산화막(158a)과 상기 리세스부(156) 측벽에서의 게이트 산화막(158a)간의 두께 차이가 더 커진다.
그러나, 본 실시예에 따른 리세스 채널 트랜지스터의 경우, 동일한 평면 하에서, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(15a8)의 두께가 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158a)의 두께의 70％ 보다 더 두껍다. 즉, 상기 동일한 평면 하에서, 상기 리세스부(156)의 제1 모서리 부위(160a, 160b)에 위치하는 게이트 산화막(158a)과 상기 리세스부(156)의 측벽에 위치하는 게이트 산화막(158a)은 30％ 이내의 비교적 작은 두께 차이를 갖는다.
이와같이, 본 실시예에 따른 상기 리세스 채널 트랜지스터는 상기 상기 제1 모서리 부위(160a, 160b)에서 게이트 산화막(158a)이 극도로 얇아지지 않기 때문에, 상기 제1 모서리 부위(160a, 160b)에서 전계가 집중되는 것을 방지할 수 있다. 그러므로, 상기 전계 집중에 의해 발생되는 리세스 채널 트랜지스터의 동작 불량이 감소된다.
또한, 상기 리세스부(156)의 상부 측벽에 위치한 게이트 산화막(158a)은 상기 리세스부(156) 하부 측벽 부위에 위치한 게이트 산화막(158a)보다 상대적으로 두께가 두껍다. 구체적으로, 상기 게이트 산화막(158a)은 리세스부(156)의 측벽 상부로부터 하부로 갈수록 점진적으로 얇은 두께를 갖는다.
상기 리세스부(156) 내부에 위치하는 게이트 산화막(158a) 상에는 게이트 전극(162a)이 구비된다. 상기 게이트 전극(162a)은 상기 기판(150) 상부면 위로 돌출되는 형상을 갖는다. 상기 게이트 전극(162a) 상부면에는 하드 마스크 패턴(164)이 구비된다.
상기 기판(150) 표면으로부터 돌출되어 있는 상기 게이트 전극(162a)의 양측에는 스페이서(166)가 구비된다.
상기 게이트 전극(162a) 양측부와 인접한 기판(150) 표면 아래에는 소오스/드레인(168, 170)이 구비된다.
상기에서 설명한 것과 같이, 본 실시예에 따른 리세스 채널 트랜지스터는 게이트 산화막(158)이 상기 리세스부(156) 상부 측벽로부터 하부 측벽으로 갈수록 점진적으로 두께가 얇아진다. 때문에, 상기 소오스/드레인(168, 170)과 게이트 전극(162a) 사이에 위치하는 게이트 산화막(158a)의 두께가 상기 리세스 채널 트랜지스터의 채널 영역 상에 위치하는 게이트 산화막(158a)의 두께에 비해 더 두껍다. 그러므로, 상기 리세스 채널 트랜지스터의 게이트 유도 드레인 누설 전류가 감소되어, 동작 특성이 양호해진다. 또한, 상기 리세스 채널 트랜지스터의 채널 영역 상에서 상기 게이트 산화막(158a)의 두께가 상대적으로 얇기 때문에, 상기 리세스 채널 트랜지스터의 온 전류가 증가하게 되어 동작 속도가 빨라지게 된다.
리세스 채널 트랜지스터의 형성
도 7 내지 도 12는 도 4에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도 및 사시도들이다.
도 7을 참조하면, 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 액티브 영역(150a)은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역(150a)을 둘러싸도록 형성된다.
상기 액티브 영역의 기판(150) 및 소자 분리막 패턴(152) 상에 적어도 리세스부가 형성될 부위가 노출되는 마스크 패턴(154)을 형성한다. 상기 마스크 패턴(154)은 패드 산화막 패턴(154a) 및 실리콘 질화막 패턴(154b)이 적층된 형상을 가질 수 있다. 상기 마스크 패턴(154)들에 의해 노출되는 부위는 상기 액티브 영역을 가로지르는 라인 형상을 가질 수 있다.
상기 마스크 패턴(154)을 식각 마스크로 사용하여 상기 액티브 영역의 기판을 선택적으로 이방성 식각함으로써 리세스부(156)를 형성한다. 상기 리세스부(156)는 염소를 포함하는 식각 가스를 사용한 반응성 이온 식각 공정(reactive ion etching process)을 통해 형성될 수 있다. 상기 리세스부(156)를 형성한 다음, 상기 반응성 이온 식각 공정을 수행하는 과정에서 생성되는 반응 부산물을 제거하기 위하여 추가적으로 린스 공정을 수행할 수도 있다.
상기 공정을 통해 형성되는 리세스부(156)는 채널 형성 방향과 수직한 방향으로 배치된 양 측벽에서 상기 소자 분리막(152)이 노출된다. 즉, 상기 리세스부(156)는 채널 형성 방향과 수직한 방향으로 가로지르는 형상을 갖는다.
도시하지는 않았지만, 상기 리세스부(156)를 형성한 이 후에, 상기 마스크 패턴(154)을 제거한다.
도 8을 참조하면, 상기 기판(150) 상부 표면 및 리세스부(156)의 내벽을 플라즈마 산화 공정을 통해 산화시킴으로써 예비 게이트 산화막(158)을 성장시킨다.
구체적으로, 상기 플라즈마 산화 공정에서 사용할 수 있는 산화제의 예로는 산소, NO, N2O 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 또한, 사용할 수 있는 플라즈마 생성용 가스의 예로는 아르곤, 핼륨, 제논 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 플라즈마 산화 공정에서 사용되는 산화제는 전기적으로 중성이거나 또는 전기적으로 이온일 수 있다.
상기 플라즈마 산화 공정을 수행하면, 통상적인 열산화 공정에 비해 낮은 온도에서 산화가 이루어질 수 있다. 상기 플라즈마를 이용한 산화 공정에 의하면 상온 내지 900℃의 온도 범위에서 실리콘의 산화가 이루어질 수 있다. 보다 바람직하게는, 상기 플라즈마 산화 공정은 650 내지 800℃의 온도 범위에서 수행할 수 있다.
상기 플라즈마 산화 공정은 0.01Torr 내지 50Torr의 압력하에서 수행될 수 있다. 바람직하게, 상기 플라즈마 산화 공정은 0.5 내지 5 Torr의 압력하에서 수행한다. 상기 산화 공정 시의 압력에 따라, 상기 리세스부(156)의 깊이에 따라 도입되는 산화제의 플럭스가 조절된다. 즉, 상기 산화 공정 시의 압력이 낮아질수록, 상기 리세스부(156)의 하부로 도입되는 산화제의 플럭스가 더 감소하게 된다.
또한, 상기 플라즈마 산화 공정 시에 바이어스를 인가함으로써, 상기 리세스부의 깊이에 따라 도입되는 산화제의 플럭스를 조절할 수도 있다. 즉, 상기 바이어스를 인가함으로써, 상기 리세스부(156)의 하부로 도입되는 산화제의 플럭스를 증가시킬 수 있다.
상기 예비 게이트 산화막(158)을 형성할 때의 산화 반응에 의해 상기 리세스부(156)의 각 모서리부가 굴곡을 가질 수 있다.
상기 예비 게이트 산화막(158)은 형성되는 위치에 따라 두께가 달라질 수 있다. 동일 평면 하에서, 상기 리세스부(156) 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위(160)에 위치하는 상기 예비 게이트 산화막(158)의 두께(d1)는 상기 리세스부(156)의 측벽에 위치하는 예비 게이트 산화막(158)의 두께(d3)의 70％ 보다 더 두꺼운 형상을 갖는다. 동일 평면하에서의 상기 예비 게이트 산화막의 두께는, 상기 리세스부(156) 부위를 수평 방향(즉, 기판 표면과 평행한 방향)으로 절단하였을 때 보여지는 평면도를 통해 측정할 수 있다.
도 9는 도 8의 I-I' 부위를 절단하였을 때의 사시도이다. 도 10은 도 8의 II-II' 부위를 절단하였을 때의 사시도이다.
도 9에 도시된 것과 같이, 상기 리세스부(156) 상부에서, 상기 제1 모서리 부위(160)에서의 상기 예비 게이트 산화막(158)의 두께(d1)는 상기 리세스부의 측벽에 위치하는 상기 예비 게이트 산화막(158)의 두께(d2)의 70％보다 더 두껍게 형성된다. 도시된 것과 같이, 상기 제1 모서리 부위(160)에서의 상기 예비 게이트 산화막(158)의 두께(d1)는 상기 리세스부(156)의 측벽에 위치하는 상기 예비 게이트 산화막(158)의 두께(d2)보다 더 두꺼울 수도 있다.
도 10에 도시된 것과 같이, 상기 리세스부(156)의 하부가 평면 상에 위치하도록 상기 기판을 수평 방향으로 절단하였을 때, 상기 리세스부(156)의 제1 모서리 부위(160)에서의 상기 예비 게이트 산화막(158)의 두께(d3)는 상기 리세스부(156)의 각 측벽 부위에 위치하는 상기 예비 게이트 산화막(158)의 두께(d4)의 70％보다 더 두껍게 형성된다.
이와같이, 도 9 및 도 10의 사시도에서 기판 상부면을 보았을 때, 상기 리세스부(156)의 가장자리 부위에 위치하는 예비 게이트 산화막(158)의 두께는 상기 리세스부(156)의 중심 부위에 위치하는 예비 게이트 산화막(158)의 두께의 70％보다 더 두껍다.
상기 리세스부(156)의 어느 깊이에서 동일한 평면에 위치하는 게이트 산화막(158)을 측정하더라도, 상기 리세스부(156)의 제1 모서리 부위(160)에서의 예비 게이트 산화막(158)과 상기 리세스부 측벽에 위치하는 예비 게이트 산화막(158)의 두께는 30％ 이내의 두께 차이를 갖는다. 특히, 상기 리세스부(156) 하부에서는 상기 제1 모서리 부위(160)에서의 예비 게이트 산화막(158)과 상기 리세스부(156) 측벽에 위치하는 예비 게이트 산화막(158)의 두께 차이가 증가된다. 그러나, 본 실시예에 의하면, 상기 리세스부 하부에서는 상기 리세스부의 제1 모서리 부위(160)에서의 예비 게이트 산화막(158)과 상기 리세스부 측벽 부위에 위치하는 예비 게이트 산화막은(158) 30％ 이내의 두께 차이를 갖는다. 이에 따라, 상기 리세스부의 제1 모서리 부위(160)에서, 상기 액티브 영역에 생기는 첨점의 뾰족한 정도가 매우 완화된다.
한편, 상기 예비 게이트 산화막(158)은 상기 리세스부(156)의 측벽의 상부에서 하부로 갈수록 점진적으로 얇은 두께를 가지게 된다. 상기에서 설명한 것과 같이, 상기 증착 공정 시에 압력 및 바이어스 조건에 따라, 상기 리세스부(156)로 도입되는 산화제의 플럭스를 조절할 수 있다. 이로인해, 상기 증착 공정 시의 압력 및 바이어스 조건을 변경함으로써, 상기 리세스부(156)의 깊이에 따라 예비 게이트 산화막(158)의 두께 차이가 크게 되도록 하거나 또는 작게 되도록 할 수 있다. 구체적으로, 상기 플라즈마를 산화 공정에서는 압력이 낮추거나 상기 바이어스를 감소시킴으로써 상기 리세스부(156)의 깊이에 따른 상기 예비 게이트 산화막(158)의 두께 차이가 크게 되도록 할 수 있다.
도시하지는 않았지만, 상기 플라즈마 산화 공정을 수행하여 상기 예비 게이트 산화막(158)을 형성한 다음에, 후속 열산화 처리 공정을 더 수행할 수 있다. 상기 후속 열산화 처리 공정에 의해 상기 예비 게이트 산화막(158)을 치밀화시킬 수 있다. 상기 열 산화 처리 공정에 의하면, 결합이 치밀하지 않은 부위에서 산화 반응이 더욱 활발하게 일어날 수 있다. 그러므로, 상대적으로 얇은 두께를 갖는 리세스부(156) 저면의 예비 게이트 산화막(158)의 특성을 더욱 향상시킬 수 있다. 또한, 상기 열산화 처리 공정에 의해 예비 게이트 산화막(158)의 두께가 증가될 수 있으며, 특히 리세스부(156) 저면의 예비 게이트 산화막(158)의 두께가 증가될 수 있다.
상기 후속 열 산화 처리 공정은 상기 플라즈마 산화 공정 시의 온도보다 높은 온도로 진행할 수 있다. 구체적으로, 상기 후속 열 산화 처리 공정은 800 내지 1100℃의 온도로 진행할 수 있다. 상기 후속 열 산화 처리 공정은 공정의 단순화를 위해서 생략할 수도 있다.
도 11을 참조하면, 상기 예비 게이트 산화막(158)을 형성한 이 후, H2O를 이용하여 린스(rinse)한다. 상기 린스는 습식 린스 또는 퀵 드라이 린스를 포함한다. 상기와 같이, H2O를 포함하는 린스 공정을 수행하면, 상기 예비 게이트 산화막(158) 표면의 댕글링 본드들이 산소와 결합하면서 큐어링된다. 따라서, 상기 예비 게이트 산화막(158)에 비해 댕글링 본드가 감소된 게이트 산화막(158a)을 형성한다.
상기 린스 공정을 수행하여 형성된 게이트 산화막(158a)은 상기 도 8 내지 10을 참조로 설명한 예비 게이트 산화막(158)과 동일한 두께 특성을 갖는다. 또한, 상기 게이트 산화막(158a)은 후속 공정들을 진행하기 위해 대기하는 시간에 따라 두께가 증가되지 않으며, 상기 예비 게이트 산화막(158)에 비해 치밀한 결합을 갖는다. 도시하지는 않았지만, 상기 게이트 산화막(158a)은 상기 예비 게이트 산화막(158)보다 두께가 더 두꺼울 수도 있다.
도 12를 참조하면, 상기 게이트 산화막(158a) 및 기판(150) 상에 게이트 도전막(162)을 형성한다. 상기 게이트 도전막(162)은 스텝커버러지가 우수한 폴리실리콘을 증착시켜 형성할 수 있다. 예를 들면, 상기 게이트 도전막(162)은 SiH4 가스 및 PH3 가스를 이용하여 약 450℃ 내지 550℃ 정도의 온도에서 증착할 수 있다.
상기 게이트 도전막(162)은 상기 리세스부(156)를 채우면서 상기 기판(150) 표면을 덮도록 형성된다.
상기 게이트 도전막(162) 상에 게이트 전극을 패터닝하기 위한 하드 마스크 패턴(164)을 형성한다. 상기 하드 마스크 패턴(164)은 적어도 상기 리세스부(156)를 덮도록 형성된다.
다시, 도 4를 참조하면, 상기 하드 마스크 패턴(164)을 식각 마스크로 사용하여 상기 게이트 도전막(162)을 식각함으로써 게이트 전극(162a)을 형성한다. 이 후, 상기 게이트 전극(162a) 및 기판(150)을 덮는 스페이서막(도시안됨)을 형성하고, 상기 스페이서막을 이방성으로 식각한다. 이로써, 상기 기판(150) 표면으로부터 돌출되어 있는 상기 게이트 전극(162a)의 양측벽에 스페이서(166)를 형성한다. 그러나, 상기 스페이서(166)를 형성하는 공정은 공정의 단순화를 위하여 생략될 수도 있다. 다음에, 상기 게이트 전극(162a) 양 측의 기판(150) 표면 아래에 불순물을 주입함으로써 소오스/드레인(168, 170)을 형성한다.
반도체 소자
도 13은 도 4에 도시된 리세스 채널 트랜지스터를 포함하는 반도체 소자의 단면도이다. 도 13에 도시된 반도체 소자는 기판의 특정 영역에 플레너 형상의 트랜지스터들을 더 포함한다.
도 13을 참조하면, 제1 영역 내지 제3 영역으로 구분되고 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 본 실시예에서, 상기 제1 영역은 메모리 셀이 형성되기 위한 메모리 셀 영역이고, 제2 및 제3 영역은 주변 회로들이 형성되기 위한 페리 회로 영역이 될 수 있다.
상기 제1 영역의 기판(150)에는 도 4에 도시된 것과 동일한 구조의 리세스 채널 트랜지스터가 구비된다. 상기 리세스 채널 트랜지스터에 포함되는 제1 게이트 산화막(158a)은 설명한 것과 같이 플라즈마 산화 및 H2O를 이용한 린스 처리에 의해 형성된 것이다. 특히, 상기 제1 게이트 산화막(158a)은 상기 리세스부(156) 측벽 상부로부터 하부로 갈수록 점진적으로 얇아지는 형상을 갖는다. 또한, 동일 평면 하에서, 상기 리세스부(156) 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위에 위치하는 상기 제1 게이트 산화막(158a)의 두께는 상기 리세스부(156)의 측벽에 위치하는 상기 제1 게이트 산화막(158a)의 두께의 70％ 보다 더 두꺼운 형상을 갖는다.
상기 제2 및 제3 영역의 기판(150)에는 각각 제1 및 제2 플레너 트랜지스터들이 구비된다. 상기 제1 및 제2 플레너 트랜지스터는 페리 회로를 구성하는 트랜지스터들이다. 상기 제1 플레너 트랜지스터는 고전압으로 동작하는 트랜지스터이고, 상기 제2 플레너 트랜지스터는 상대적으로 저전압으로 동작하는 트랜지스터일 수 있다.
상기 제1 플레너 트랜지스터는 제2 게이트 산화막(200)을 포함한다. 상기 제2 게이트 산화막(200)은 플라즈마 산화 및 H2O를 이용한 린스를 통해 형성된 것일 수 있다. 이와는 달리, 상기 제2 게이트 산화막(200)은 열 산화공정을 통해 형성된 것일 수 있다. 상기 제2 게이트 산화막(200)은 상기 제1 영역의 기판(150) 상부 표면 상에 형성된 제1 게이트 산화막(158a)보다 얇은 두께를 갖는다. 상기 제2 게이트 산화막(200) 상에는 제2 게이트 전극(202) 및 하드 마스크 패턴(164)이 구비된다. 또한, 상기 제2 게이트 전극(202)의 양측벽에는 스페이서(166)가 구비된다. 상기 제2 게이트 전극(2022) 양 측의 기판(150) 표면 아래로 제2 소오스/드레인(206, 208)이 구비된다.
상기 제2 플레너 트랜지스터는 제3 게이트 산화막(210)을 포함한다. 상기 제3 게이트 산화막(210)은 열 산화공정을 통해 형성된 것일 수 있다. 상기 제3 게이트 산화막(210)은 상기 제2 게이트 산화막(200)보다 얇은 두께를 갖는다. 상기 제3 게이트 산화막(210) 상에는 제3 게이트 전극(212) 및 하드 마스크 패턴(164)이 구비된다. 또한, 상기 제3 게이트 전극(212)의 양측벽에는 스페이서(166)가 구비된다. 상기 제3 게이트 전극(212) 양 측의 기판(150) 표면 아래로 제3 소오스/드레인(216, 218)이 구비된다.
상기와 같이, 플레너 트랜지스터들을 포함함으로써 반도체 소자를 구현할 수 있다.
도 14 내지 도 18은 도 13에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하면, 제1 영역 내지 제2 영역을 포함하는 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 제1 영역에 형성되는 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸도록 형성된다.
다음에, 상기 제1 영역에 위치하는 액티브 영역의 일부분을 선택적으로 식각하여 리세스부(156)를 형성한다. 상기 리세스부(156)를 형성하는 공정은 도 7을 참조로 설명한 것과 동일하다.
이 후, 플라즈마 산화 공정을 수행하여 상기 리세스부(156) 및 기판 표면 상에 제1 예비 게이트 산화막(도시안함)을 형성한다. 계속하여, 상기 제1 예비 게이트 산화막에 H2O를 이용한 린스 공정을 수행하여 제1 게이트 산화막(158a)을 형성한다. 상기 제1 게이트 산화막(158a)을 형성하는 공정은 도 8 내지 11을 참조로 설명한 것과 동일하다.
도 15를 참조하면, 상기 제1 게이트 산화막(158a) 상에 포토레지스트를 코팅하고, 사진 공정을 통해 상기 포토레지스트를 패터닝함으로써 상기 제1 영역에 형성된 제1 게이트 산화막(158a)을 덮는 포토레지스트 패턴(178)을 형성한다. 상기 포토레지스트 패턴(178)에 의해 상기 제2 및 제3 영역의 기판에 형성된 제1 게이트 산화막(158a)이 선택적으로 노출된다.
상기 제2 및 제3 영역의 기판(150)에 형성된 제1 게이트 산화막(158a)을 모두 식각한다. 이 후, 상기 포토레지스트 패턴(178)을 애싱 및 스트립 공정을 통해 제거한다.
도 16을 참조하면, 노출된 제2 영역 및 제3 영역의 기판 상에 제2 게이트 산화막(200)을 형성한다. 상기 제2 게이트 산화막(200)은 상기 제1 게이트 산화막(158a)보다 얇은 두께를 갖도록 형성한다.
상기 제2 게이트 산화막(200)은 플라즈마 산화 및 H2O를 이용한 린스 공정을 통해 형성할 수 있다. 이와는 다른 예로, 상기 제2 게이트 산화막(200)은 열산화 공정을 통해 형성할 수 있다. 적용할 수 있는 열산화 공정의 예로는 건식 산화, 습식 산화, 클린 산화, 라디컬 산화 공정 등을 들 수 있으며, 이들 중 하나의 산화 공정을 통해 산화막이 형성된다.
이 후, 상기 제3 영역에 형성된 제2 게이트 산화막(200)을 선택적으로 노출하는 포토레지스트 패턴(도시안함)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제3 영역의 제2 게이트 산화막(200)을 제거한다. 이 후, 상기 포토레지스트 패턴을 애싱 및 스트립 공정을 통해 제거한다. 따라서, 상기 제2 영역의 기판에만 제2 게이트 산화막(200)이 형성된다.
도 17을 참조하면, 상기 제3 영역의 기판 상에 제3 게이트 산화막(210)을 형성한다. 상기 제3 게이트 산화막(210)은 상기 제2 게이트 산화막(200)보다 얇은 두께를 갖도록 형성한다. 상기 제3 게이트 산화막(210)은 열산화 공정을 통해 형성할 수 있다. 적용할 수 있는 열산화 공정의 예로는 건식 산화, 습식 산화, 클린 산화, 라디컬 산화 공정 등을 들 수 있으며, 이들 중 하나의 산화 공정을 통해 산화막이 형성된다.
계속하여, 제1 내지 제3 게이트 산화막(158a, 200, 210) 상에 게이트 도전막(162)을 형성한다. 상기 게이트 도전막(162)은 상기 리세스부(156)를 매립하면서 상기 기판(150) 표면을 덮도록 형성된다. 다음에, 상기 게이트 도전막(162)의 상부면이 평탄해지도록 평탄화 공정을 더 수행할 수 있다. 상기 게이트 도전막(162) 상에 하드 마스크 패턴(164)을 형성한다.
도 18을 참조하면, 상기 하드 마스크 패턴(164)을 이용하여 상기 제1 내지 제3 영역에 형성된 게이트 도전막(162)을 패터닝함으로써, 상기 제1 내지 제3 영역에 각각 제1 내지 제3 게이트 전극(162a, 202, 212)을 형성한다. 상기 제1 내지 제3 게이트 전극(162a, 202, 212) 양측으로 스페이서(166)를 형성한다.
이 후, 상기 제1 내지 제3 게이트 전극(162a, 202, 212) 양 측의 기판(150) 표면 아래에 각각 불순물을 주입함으로써, 상기 제1 게이트 전극(162a) 양 측의 기판에는 제1 소오스/드레인(168, 170)을 형성하고, 상기 제2 게이트 전극(202) 양 측의 기판에는 제2 소오스/드레인 영역(206, 208)을 형성하고, 상기 제3 게이트 전극(212) 양 측의 기판에는 제3 소오스/드레인 영역(216, 218)을 형성한다.
상기 제1 내지 제3 소오스/드레인(168, 170, 206, 208, 216, 218)은 동일한 불순물 이온 주입 공정을 통해 형성될 수 있으나, 보다 바람직하게는 각각 별도의 불순물 이온 주입 공정을 통해 형성된다.
즉, 상기 제1 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입 공정을 수행하여 상기 제1 소오스/드레인(168, 170)을 형성한다. 또한, 상기 제2 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입공정을 수행하여 상기 제2 소오스/드레인(206, 208)을 형성한다. 계속하여, 상기 제3 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입 공정을 수행하여 상기 제3 소오스/드레인(216, 218)을 형성한다.
도 19는 도 4에 도시된 리세스 채널 트랜지스터를 포함하는 반도체 소자의 단면도이다. 도 19에 도시된 반도체 소자는 기판의 특정 영역에 플레너 형상의 트랜지스터를 더 포함한다.
도 19를 참조하면, 제1 영역 및 제2 영역으로 구분되고 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 본 실시예에서, 상기 제1 영역은 메모리 셀이 형성되기 위한 메모리 셀 영역이고, 제2 영역은 주변 회로들이 형성되기 위한 페리 회로 영역이 될 수 있다.
상기 제1 영역의 기판(150)에는 도 4에 도시된 것과 동일한 구조의 리세스 채널 트랜지스터가 구비된다. 특히, 상기 리세스 채널 트랜지스터에 포함되는 제1 게이트 산화막(158a)은 상기 리세스부(156) 측벽 상부로부터 하부로 갈수록 점진적으로 얇아지는 형상을 갖는다. 또한, 동일 평면 하에서, 상기 리세스부(156) 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위에 위치하는 상기 제1 게이트 산화막(158a)의 두께는 상기 리세스부(156)의 측벽에 위치하는 상기 제1 게이트 산화막(158a)의 두께의 70％ 보다 더 두꺼운 형상을 갖는다.
상기 제2 영역의 기판(150)에는 플레너 트랜지스터가 구비된다. 상기 플레너 트랜지스터의 제2 게이트 산화막(180)이 구비된다. 상기 제2 게이트 산화막(180)은 상기 제1 영역의 기판(150) 표면 상에 형성된 제1 게이트 산화막(158a)보다 얇은 두께를 갖는다.
상기 제2 게이트 산화막(180) 상에는 제2 게이트 전극(182) 및 하드 마스크 패턴(164)이 구비된다. 또한, 상기 제2 게이트 전극(182)의 양측벽에는 스페이서(166)가 구비된다.
상기 제2 게이트 전극(182) 양 측의 기판(150) 표면 아래로 제2 소오스/드레인(184, 186)이 구비된다.
본 실시예에 따른 반도체 소자는, 페리 회로에 형성되는 플레너 트랜지스터의 제2 게이트 산화막(180)이 상기 제1 영역의 기판(150) 표면 상에 형성된 제1 게이트 산화막(158a)보다 얇은 두께를 갖는다. 그러므로, 상기 플레너 트랜지스터는 온 전류가 증가되고, 동작 속도가 빠르다.
반도체 소자의 제조
도 20 내지 도 22는 도 19에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 제1 영역에 형성되는 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸도록 형성된다.
다음에, 상기 제1 영역에 위치하는 액티브 영역의 일부분을 선택적으로 식각하여 리세스부(156)를 형성한다. 상기 리세스부(156)를 형성하는 공정은 도 7을 참조로 설명한 것과 동일하다.
이 후, 플라즈마 산화 공정 및 H2O를 이용한 린스 공정을 수행하여 상기 리세스부(156) 및 기판 표면 상에 제1 게이트 산화막(158a)을 형성한다. 상기 제1 게이트 산화막(158a)을 형성하는 공정은 도 7 내지 11을 참조로 설명한 것과 동일하다.
도 21을 참조하면, 상기 제1 게이트 산화막(158a)이 형성되어 있는 기판(150)에 포토레지스트를 코팅하고, 사진 공정을 통해 상기 포토레지스트를 패터닝함으로써 상기 제1 영역의 기판(150)을 덮는 포토레지스트 패턴(178)을 형성한다. 상기 포토레지스트 패턴(178)에 의해 상기 제2 영역의 기판에 형성된 제1 게이트 산화막(158a)이 선택적으로 노출된다.
상기 제2 영역의 기판(150)에 형성된 제1 게이트 산화막(158a)을 부분적으로 식각한다. 이로써, 상기 제2 영역의 기판(150)에 상기 제1 게이트 산화막(158a)보다 낮은 두께를 갖는 제2 게이트 산화막(180)을 형성한다.
이 후, 상기 포토레지스트 패턴(178)을 애싱 및 스트립 공정을 통해 제거한다.
도 22를 참조하면, 상기 제1 및 제2 게이트 산화막(158a, 180) 상에 게이트 도전막(도시안됨)을 형성한다. 상기 게이트 도전막은 상기 리세스부(156)를 매립하면서 상기 기판(150) 표면을 덮도록 형성된다. 다음에, 상기 게이트 도전막의 상부면이 평탄해지도록 평탄화 공정을 더 수행할 수 있다.
상기 게이트 도전막 상에 하드 마스크 패턴(164)을 형성한다. 상기 하드 마스크 패턴(164)을 이용하여 상기 제1 및 제2 영역에 형성된 게이트 도전막을 패터닝함으로써, 상기 제1 영역에는 제1 게이트 전극(162a)을 형성하고, 상기 제2 영역에는 제2 게이트 전극(182)을 형성한다. 상기 제1 및 제2 게이트 전극(162a, 182) 양측으로 스페이서(166)를 형성한다.
이 후, 상기 제1 및 제2 게이트 전극(162a, 182) 양 측의 기판(150) 표면 아래에 각각 불순물을 주입함으로써, 상기 제1 게이트 전극(162a) 양 측의 기판에는 제1 소오스/드레인(168, 170)을 형성하고, 상기 제2 게이트 전극(182) 양 측의 기판에는 제2 소오스/드레인 영역(184, 186)을 형성한다.
상기 제1 소오스/드레인(168, 170) 및 제2 소오스/드레인(184, 186)은 동일한 불순물 이온 주입 공정을 통해 형성될 수 있다. 그러나, 보다 바람직하게는 상기 제1 소오스/드레인(168, 170) 및 제2 소오스/드레인(184, 186)은 별도의 불순물 이온 주입 공정을 통해 형성된다.
즉, 상기 제1 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입공정을 수행하여 상기 제1 소오스/드레인(168, 170)을 형성한다. 또한, 상기 제2 영역의 기판만이 노출되도록 이온주입 마스크를 형성하고 난 후, 이온주입공정을 수행하여 상기 제2 소오스/드레인(184, 186)을 형성한다.
도 23 내지 도 25는 도 19에 도시된 반도체 소자를 제조하기 위한 또 다른 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 반도체 소자의 제조 방법은 게이트 산화막을 형성하는 방법을 제외하고는 상기 도 20 내지 도 22를 참조로 설명한 것과 동일하다. 그러므로, 동일한 부재에 대해서는 도 20 내지 도 22에서와 동일한 참조 부호로 나타낸다.
도 23을 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(150)에 소자 분리막 패턴(152)을 형성한다. 그리고, 상기 제1 영역의 기판(150)을 분적으로 식각하여 리세스부(156)를 형성한다.
상기 리세스부(156)를 포함하는 기판에 플라즈마 산화 공정 및 H2O를 이용한 습식 린스를 수행함으로써, 상기 기판(150) 표면 및 리세스부(156)의 내벽에 제1 예비 게이트 산화막(155)을 형성한다. 상기 제1 예비 게이트 산화막(155)은 상기 리세스부의 측벽 상부로부터 하부로 갈수록 얇아지는 형상을 갖는다. 또한, 동일 평면 하에서, 상기 리세스부 측벽과 액티브 영역 측벽이 만나는 제1 모서리 부위에 위치하는 제1 예비 게이트 산화막(155)의 두께가 상기 리세스부의 측벽에 위치하는 제1 예비 게이트 산화막(155)의 두께의 70％ 보다 더 두꺼운 형상을 갖는다.
상기 제1 예비 게이트 산화막(155)을 형성하는 공정은 도 8 내지 11을 참조로 설명한 것과 동일하다.
다음에, 상기 제1 예비 게이트 산화막(155)이 형성되어 있는 기판(150)에 포토레지스트를 코팅하고, 사진 공정을 통해 상기 포토레지스트를 패터닝함으로써 상기 제1 영역의 기판을 덮는 포토레지스트 패턴(178)을 형성한다. 상기 포토레지스트 패턴(178)에 의해 상기 제2 영역의 기판에 형성된 제1 예비 게이트 산화막(155)이 선택적으로 노출된다.
상기 제2 영역의 기판에 형성된 제1 예비 게이트 산화막(155)을 부분적으로 식각함으로써 상기 제1 예비 게이트 산화막(155)보다 낮은 두께를 갖는 제2 예비 게이트 산화막(190)을 형성한다. 경우에 따라서, 상기 제2 영역의 기판에 제1 예비 게이트 산화막(155)이 남아있지 않도록 상기 제1 예비 게이트 산화막(155)을 모두 제거할 수도 있다. 이 후, 상기 포토레지스트 패턴(178)을 애싱 및 스트립 공정을 통해 제거한다.
도 24를 참조하면, 상기 제1 예비 게이트 산화막(155)을 일부 두께만큼 남기면서, 상기 제1 예비 게이트 산화막(155)을 제거한다. 상기 제거 공정은 HF 희석액을 이용하는 습식 식각 공정을 통해 수행될 수 있다. 이 때, 상기 제1 예비 게이트 산화막(155)은 습식 식각에 의한 식각율이 낮고 결합이 치밀하기 때문에, 원하는 정도의 두께로 정밀하게 식각될 수 있다.
상기 공정을 수행하면, 상대적으로 막의 두께가 두꺼운 부위의 제1 예비 게이트 산화막(155)만이 남겨짐으로써 제1 게이트 산화막 패턴(155a)이 형성된다. 즉, 상기 리세스부(156)의 상부 측벽 및 제1 영역의 기판 상부에만 제1 게이트 산화막 패턴(155a)이 형성된다. 상기 리세스부(156)의 하부 측벽 및 제2 영역의 기판 상부에는 상기 제1 예비 게이트 산화막(155)이 모두 제거된다.
도 25를 참조하면, 상기 제1 게이트 산화막 패턴(155a)이 형성되어 있는 기판(150) 표면 및 리세스부(156)를 열산화시킨다. 적용할 수 있는 열산화 공정의 예로는 건식 산화, 습식 산화, 클린 산화, 라디컬 산화 공정 등을 들 수 있으며, 이들 중 하나의 산화 공정을 통해 산화막이 형성된다. 상기 열산화 공정에 의하면, 상기 리세스부(156) 내벽 및 기판(150) 상부면에 증착되는 산화막은 두께의 차이가 거의 없다.
상기 열산화 공정을 수행함으로써, 상기 제1 영역에는 제1 게이트 산화막 패턴(155a) 및 열 산화막(158b)이 적층된 제1 게이트 산화막 구조물(159)이 형성되고, 상기 제2 영역에는 열 산화막만으로 이루어지는 제2 게이트 산화막(180)이 형성된다. 따라서, 상기 제1 게이트 산화막 구조물(159)은 상기 리세스부(156)의 상부 측벽에 비해 상기 리세스부(156)의 하부 측벽에서 더 얇게 형성된다.
상기 공정을 수행하면, 제1 영역에 형성되는 리세스 채널 트랜지스터의 소오스/드레인 및 게이트 전극 사이에 개재되는 산화막을 상대적으로 두껍게 형성할 수 있다. 또한, 상기 리세스 채널 트랜지스터의 채널 영역 상에 형성되는 산화막을 상대적으로 얇게 형성할 수 있다.
다음에, 상기 도 22를 참조로 설명한 것과 동일한 공정들을 수행함으로써, 제1 게이트 전극(162a), 제2 게이트 전극(182), 하드 마스크 패턴(164), 게이트 스페이서(166), 제1 소오스/드레인(168, 170) 및 제2 소오스 드레인(184, 186)을 형성한다. 이로써, 도 19에 도시된 반도체 소자를 완성한다.
도 26은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 26에 도시된 반도체 소자는 각 트랜지스터의 게이트 산화막의 두께들을 제외하고는 도 19에 도시된 반도체 소자와 동일한 구조를 갖는다. 그러므로, 동일한 구성 요소에 대해서는 동일한 참조 부호를 부여한다.
도 26을 참조하면, 제1 영역 및 제2 영역으로 구분되고 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 본 실시예에서, 상기 제1 영역은 메모리 셀 영역이고, 제2 영역은 페리 회로 영역이 될 수 있다. 상기 제1 영역의 기판(150)에는 도 4에 도시된 리세스 채널 트랜지스터가 구비된다. 상기 제2 영역의 기판(150)에는 플레너 트랜지스터가 구비된다.
본 실시예에서는, 상기 플레너 트랜지스터의 제2 게이트 산화막(180)은 상기 제1 영역의 리세스 채널 트랜지스터의 기판 상에 형성되는 제1 게이트 산화막(158a)과 동일한 두께를 갖는다. 상기 제1 및 제2 게이트 산화막(158a, 180)은 동일하게 플라즈마 산화 공정을 통해 형성된 것이다. 즉, 상기 리세스 채널 트랜지스터에서 기판 상에 형성되는 부위의 제1 게이트 산화막(158a)은 상기 플레너 트랜지스터의 채널 영역 상에 위치하는 제2 게이트 산화막(180)의 두께와 동일한 두께를 갖는다.
상기 제1 게이트 산화막(158a) 상에는 제1 게이트 전극(162a) 및 하드 마스크 패턴(164)이 구비된다. 또한, 상기 제2 게이트 산화막(180) 상에는 제2 게이트 전극(182) 및 하드 마스크 패턴(164)이 구비된다. 상기 제1 및 제2 게이트 전극(162a, 182)의 양측벽에는 스페이서(166)가 구비된다.
상기 제1 게이트 전극(162a) 양 측의 기판(150) 표면 아래로 제1 소오스/드레인(168, 170)이 구비되고, 상기 제2 게이트 전극(182) 양 측의 기판 표면 아래로 제2 소오스/드레인(184, 186)이 구비된다.
본 발명의 일 실시예에 따르면, 상기 리세스 채널 트랜지스터에서 기판 상에 형성되는 제1 게이트 산화막(158a)과 상기 플레너 트랜지스터에 포함되는 제2 게이트 산화막(180)은 동일한 두께를 갖는다. 또한, 상기 제1 및 제2 게이트 산화막(158a, 180)은 1회의 동일한 산화 공정을 통해 형성될 수 있다. 그러므로, 보다 간단한 공정을 통해 상기 반도체 소자를 형성할 수 있다.
이하에서는 도 26에 도시된 반도체 소자의 제조 방법을 설명한다.
도 27은 도 26에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 27을 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 제1 영역에 형성되는 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸도록 형성된다.
다음에, 상기 제1 영역에 위치하는 액티브 영역의 일부분을 선택적으로 식각하여 리세스부(156)를 형성한다. 상기 리세스부(156)를 형성하는 공정은 도 7을 참조로 설명한 것과 동일하다.
또한, 상기 기판(150) 상부면 및 리세스부(156) 측벽에 플라즈마 산화 공정 및 H2O를 이용한 린스 공정을 수행함으로써 제1 영역에는 제1 게이트 산화막(158a)을 형성하고, 상기 제2 영역에는 제2 게이트 산화막(180)을 형성한다. 즉, 1회의 플라즈마 산화 공정 및 린스 공정을 통해 제1 및 제2 게이트 산화막(158a, 180)이 완성된다. 때문에, 상기 플라즈마 산화 공정을 통해, 상기 제2 영역에는 상기 플레너 트랜지스터에서 요구하는 두께의 제2 게이트 산화막(180)이 형성되어야 한다. 또한, 상기 제1 게이트 산화막(158a)은 상기 도 8 내지 11에서 설명한 것과 동일한 형상 및 특성을 갖는다.
이 후, 도 22를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 26에 도시된 반도체 소자를 완성한다.
본 실시예에 의하면, 상기 플레너 트랜지스터의 게이트 산화막을 형성하기 위한 별도의 산화막 제거 공정이 수행되지 않는다. 때문에 보다 단순한 공정에 의해 반도체 소자를 형성할 수 있다.
실시예 2
도 28은 본 발명의 실시예 2에 따른 산화막 구조의 형성 방법을 나타내는 단면도이다.
먼저, 도 1 및 도 2를 참조로 설명한 것과 동일한 공정을 수행하여, 기판(100)의 일부 영역을 식각함으로써 리세스부(102)를 형성한다. 상기 리세스부(102)를 포함하는 기판(100) 표면 상에 플라즈마 산화 공정을 수행하여 예비 플라즈마 산화막(106)을 형성한다.
도 28을 참조하면, 상기 예비 플라즈마 산화막을 형성한 다음에, 후속 열 산화 처리 공정을 수행한다. 상기 후속 열 산화 처리 공정은 상기 플라즈마 산화 공정 시의 온도보다 높은 온도로 진행할 수 있다. 구체적으로, 상기 후속 열 산화 처리 공정은 800 내지 1100℃의 온도로 진행할 수 있다. 상기 후속 열 산화 처리 공정을 수행하면, 상기 예비 플라즈마 산화막의 결합이 더욱 치밀해진다.
본 실시예에서는, 상기 후속 열 산화 처리 공정을 진행하는 중에 상기 예비 플라즈마 산화막에 대해 흡습 처리하여 플라즈마 산화막(108a)을 형성한다. 일 예로, 상기 흡습 처리는 후속 열 산화 처리 공정의 마지막 단계인 램프 다운 단계에서 H2 및 O2 각각을 공급하거나 또는 H2O를 공급하여 수행할 수 있다.
이하에서는, 상기 후속 열 산화 처리 및 흡습 처리 과정을 보다 상세하게 설명한다.
도 29는 후속 열 산화 처리 및 흡습 처리를 설명하기 위한 타이밍도이다.
도 29를 참조하면, 후속 열 산화 처리를 위해 먼저 챔버 내의 온도를 산화 공정 온도까지 점진적으로 상승시키는 안정화 단계를 수행한다. 상기 안정화 단계에서는 산소 가스만을 공급한다.
챔버 내의 온도가 산화 공정 온도까지 상승하면, 상기 챔버 내의 온도를 산화 공정 온도로 유지하면서 산화 공정을 수행하는 소크(soak)단계를 수행한다. 상기 소크 단계는 산소 및 수소 가스를 공급한다.
이 후, 상기 산화 공정이 완료되면, 상기 챔버 내의 온도를 일정 온도까지 점진적으로 낮추는 램프 다운 단계가 수행된다. 상기 램프 다운 단계에서 흡습 처리가 이루어진다. 그러므로, 상기 램프 다운 단계에서는 산소 및 수소 가스를 공급하거나 또는 H2O를 공급한다.
상기 램프 다운 단계에서의 흡습 처리는 다른 방법으로 이루어질 수도 있다.
도 30은 다른 방법으로 후속 열 산화 처리 및 흡습 처리를 수행하는 타이밍도이다.
도 30을 참조로 설명한 것과 동일하게, 안정화 단계 및 소크 단계를 수행한다. 상기 소크 단계에서 열 산화 공정이 완료되면, 상기 챔버 내의 온도를 일정 온도까지 점진적으로 낮추는 램프 다운 단계가 수행된다.
상기 램프 다운 단계에서, 먼저 흡습 처리를 수행하기 위한 온도까지 점진적으로 챔버 내의 온도를 낮춘다. 이 때, 상기 챔버 내에는 산소 및 수소 가스 또는 H2O를 유입하지 않고, 질소 가스만을 유입한다. 상기 챔버 내의 온도가 흡습 처리 온도까지 하강하면, 상기 챔버 내의 온도를 흡습 처리 온도로 유지시킨다. 상기 흡습 처리 온도는 100 내지 500℃ 정도가 된다. 또한, 상기 흡습 처리 온도로 수 초 내지 수 분동안 유지시킨다. 구체적으로 상기 흡습 처리 온도로 유지되는 시간은 1분 내지 2분 정도일 수 있다. 상기 흡습 처리 온도로 유지되는 동안 계속하여 상기 챔버 내에 산소 및 수소 가스를 공급하거나 또는 H2O를 공급한다. 이 후, 최종적인 램프 다운 온도까지 상기 챔버 내의 온도를 하강한다. 이 때에는, 상기 챔버 내에 산소 및 수소 가스 또는 H2O를 공급하지 않고, 질소 가스만을 유입한다.
상기에서 설명한 것과 같이, 상기 후속 열 산화 처리 수행 중에 흡습 처리가 수행됨으로써, 대기 시간에 따라 플라즈마 산화막의 두께가 증가하는 현상이 발생되지 않는다. 즉, 상기 후속 열 산화 처리 수행 중에 100 내지 500℃의 저온에서 산소 및 수소 또는 H2O를 유입함으로써, 상기 예비 플라즈마 산화막 표면에 남아있는 댕글링 본드들이 산소와 결합하여 큐어링된다. 이와같이, 상기 흡습 처리에 의해 상기 예비 플라즈마 산화막 표면의 댕글링 본드들이 모두 치유되었으므로 상기 대기시간에 따른 플라즈마 산화막의 두께 증가가 발생되지 않는 것이다. 그러므로, 상기 대기 시간에 따라 플라즈마 산화막의 두께 산포가 거의 발생되지 않으며, 상기 두께 산포로 인한 반도체 소자의 특성 차이가 거의 발생되지 않는다.
또한, 상기 흡습 처리에 의해 플라즈마 산화막의 결합이 더욱 치밀해진다. 때문에, 후속의 습식 식각 공정에서 상기 플라즈마 산화막은 상기 예비 플라즈마 산화막에 비해 느리게 제거되며, 제거되는 양의 편차도 감소된다. 따라서, 보다 안정적으로 공정들을 진행할 수 있다.
상기 설명한 것과 같이, 후속 열 산화 처리 공정의 마지막 단계인 램프 다운 단계에서 흡습 처리함으로써, 별도의 추가 공정을 수행하지 않고도 높은 치밀도를 갖고, 대기 시간동안 두께 증가가 발생되지 않는 플라즈마 산화막을 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 4에 도시된 리세스 채널 트랜지스터를 형성할 수 있다. 도 31은 도 4에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도이다.
먼저, 도 7 및 도 8을 참조로 설명한 것과 동일한 공정을 수행하여, 예비 게이트 산화막(158)을 형성한다.
계속하여, 도 31에 도시된 것과 같이, 후속 열 산화 처리 및 흡습 처리를 수행함으로써 게이트 산화막(158a)을 형성한다. 상기 열 산화 처리 및 흡습 처리는 도 28 및 29를 참조로 설명한 것과 동일한 공정으로 수행할 수 있다. 또는, 상기 열 산화 처리 및 흡습 처리는 도 28 및 30을 참조로 설명한 것과 동일한 공정으로 수행할 수 있다.
이 후, 도 12 및 도 4를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 13에 도시된 리세스 채널 트랜지스터를 형성할 수 있다. 도 32는 도 13에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
먼저, 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 제1 예비 게이트 산화막(도시안됨)을 형성한다. 본 실시예에서는 이 때 린스 공정을 수행하지 않는다.
계속하여, 도 32에 도시된 것과 같이, 후속 열 산화 처리 및 흡습 처리를 수행함으로써 게이트 산화막(158a)을 형성한다. 상기 열 산화 처리 및 흡습 처리는 도 28 및 29를 참조로 설명한 것과 동일한 공정으로 수행할 수 있다. 또는, 상기 열 산화 처리 및 흡습 처리는 도 28 및 30을 참조로 설명한 것과 동일한 공정으로 수행할 수 있다.
이 후, 도 15 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행하여, 도 13에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 19에 도시된 리세스 채널 트랜지스터를 형성할 수 있다. 도 33은 도 19에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
먼저, 도 20을 참조로 설명한 것과 동일한 공정을 수행하여, 소자 분리막 패턴(152)을 형성한다. 또한, 제1 영역의 기판에 리세스부(156)를 형성하고, 플라즈마 산화 공정을 통해 예비 게이트 산화막(도시안됨)을 형성한다. 본 실시예에서는 린스 공정이 수행되지 않는다.
계속하여, 도 33에 도시된 것과 같이, 후속 열 산화 처리 및 흡습 처리를 수행함으로써 게이트 산화막(158a)을 형성한다. 상기 열 산화 처리 및 흡습 처리는 도 28 및 29를 참조로 설명한 것과 동일한 공정으로 수행할 수 있다. 또는, 상기 열 산화 처리 및 흡습 처리는 도 28 및 30을 참조로 설명한 것과 동일한 공정으로 수행할 수 있다.
이 후, 도 21 및 22를 참조로 설명한 것과 동일한 공정을 수행하여, 도 19에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
이와는 다른 예로, 후속 열 산화 처리 및 흡습 처리를 수행하여 상기 게이트 산화막(158a)을 형성한 다음, 도 23 내지 25를 참조로 설명한 것과 동일한 공정을 수행하여, 도 19에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 26에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
먼저, 도 27을 참조로 설명한 것과 동일한 공정을 수행하여, 소자 분리막 패턴(152)을 형성한다. 또한, 제1 영역의 기판에 리세스부(156)를 형성하고, 플라즈마 산화 공정을 통해 예비 제1 및 제2 게이트 산화막(도시안함)을 형성한다. 본 실시예에서, 린스 공정은 수행되지 않는다.
계속하여, 후속 열 산화 처리 및 흡습 처리를 수행하여 제1 및 제2 게이트 산화막(158a, 180)을 형성한다. 상기 열 산화 처리 및 흡습 처리는 도 28 및 29를 참조로 설명한 것과 동일한 공정으로 수행할 수 있다. 또는, 상기 열 산화 처리 및 흡습 처리는 도 28 및 30을 참조로 설명한 것과 동일한 공정으로 수행할 수 있다. 본 실시예에서는, 제1 및 제2 영역에 형성되는 각각의 트랜지스터들은 동일한 게이트 산화막 두께를 갖는다.
이 후, 도 22를 참조로 설명한 것과 동일한 공정을 수행하여, 도 26에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
실시예 3
이하에서는, 본 발명의 실시예 3에 따른 산화막 구조의 형성 방법을 설명한다.
먼저, 도 1 및 도 2를 참조로 설명한 것과 동일한 공정을 수행하여, 기판(100)의 일부 영역을 식각함으로써 리세스부(102)를 형성한다. 상기 리세스부(102)를 포함하는 기판(100) 표면 상에 플라즈마 산화 공정을 수행하여 예비 플라즈마 산화막(106)을 형성한다. 또한, 상기 예비 플라즈마 산화막을 형성한 다음에, 후속 열 산화 처리 공정을 수행한다.
상기 후속 열산화 처리 공정을 수행한 다음, 상기 예비 플라즈마 산화막을 대기 중에 1시간 내지 10시간 범위 내의 특정 시간동안 노출시킨다. 이로써, 상기 예비 플라즈마 산화막이 흡습되어 표면의 댕글링 본드들이 치유됨으로써 플라즈마 산화막을 형성한다. 즉, 설정된 시간동안 상기 예비 플라즈마 산화막을 대기 중에 노출시킴으로써 플라즈마 산화막의 두께 산포가 거의 발생되지 않도록 할 수 있다.
또한, 상기 흡습 처리에 의해 플라즈마 산화막의 결합이 더욱 치밀해진다. 때문에, 후속의 습식 식각 공정에서 상기 플라즈마 산화막은 상기 예비 플라즈마 산화막에 비해 느리게 제거되며, 제거되는 양의 편차도 감소된다. 따라서, 보다 안정적으로 공정들을 진행할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 4에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
먼저, 도 7 및 도 8을 참조로 설명한 것과 동일한 공정을 수행하여, 예비 게이트 산화막(158)을 형성한다.
계속하여, 후속 열 산화 처리 및 흡습 처리를 수행함으로써 게이트 산화막(158a)을 형성한다. 상기 흡습 처리는 상기 예비 플라즈마 산화막을 대기 중에 1시간 내지 10시간 범위 내의 특정 시간동안 노출하여 수행할 수 있다.
이 후, 도 12 및 도 4를 참조로 설명한 것과 동일한 공정을 수행하여, 도 4에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 13에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
먼저, 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 제1 예비 게이트 산화막(도시안됨)을 형성한다. 본 실시예에서는 이 때 린스 공정을 수행하지 않는다.
계속하여, 후속 열 산화 처리 및 흡습 처리를 수행함으로써 게이트 산화막(158a)을 형성한다. 상기 흡습 처리는 상기 예비 플라즈마 산화막을 대기 중에 1시간 내지 10시간 범위 내의 특정 시간동안 노출하여 수행할 수 있다.
이 후, 도 15 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행하여, 도 13에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 19에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
먼저, 도 20을 참조로 설명한 것과 동일한 공정을 수행하여, 소자 분리막 패턴(152)을 형성한다. 또한, 제1 영역의 기판에 리세스부(156)를 형성하고, 플라즈마 산화 공정을 통해 예비 게이트 산화막(도시안됨)을 형성한다. 본 실시예에서는 린스 공정이 수행되지 않는다.
계속하여, 후속 열 산화 처리 및 흡습 처리를 수행함으로써 게이트 산화막(158a)을 형성한다. 상기 흡습 처리는 상기 예비 플라즈마 산화막을 대기 중에 1시간 내지 10시간 범위 내의 특정 시간동안 노출하여 수행할 수 있다.
이 후, 도 21 및 22를 참조로 설명한 것과 동일한 공정을 수행하여, 도 19에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기한 산화막 구조물 형성 방법을 이용하여, 도 26에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
먼저, 도 27을 참조로 설명한 것과 동일한 공정을 수행하여, 소자 분리막 패턴(152)을 형성한다. 또한, 제1 영역의 기판에 리세스부(156)를 형성하고, 플라즈마 산화 공정을 통해 예비 제1 및 제2 게이트 산화막(도시안함)을 형성한다. 본 실시예에서, 린스 공정은 수행되지 않는다.
계속하여, 후속 열 산화 처리 및 흡습 처리를 수행하여 제1 및 제2 게이트 산화막(158a, 180)을 형성한다. 상기 흡습 처리는 상기 예비 플라즈마 산화막을 대기 중에 1시간 내지 10시간 범위 내의 특정 시간동안 노출하여 수행할 수 있다. 본 실시예에서는, 제1 및 제2 영역에 형성되는 각각의 트랜지스터들은 동일한 게이트 산화막 두께를 갖는다.
이 후, 도 22를 참조로 설명한 것과 동일한 공정을 수행하여, 도 26에 도시된 리세스 채널 트랜지스터를 형성할 수 있다.
상기 설명한 것과 같이, 상기 실시예 1 내지 3의 산화막 구조물 형성 방법을 이용하여 다양한 반도체 소자를 형성할 수 있다.
도 34는 본 발명의 일 실시예에 따른 리세스 트랜지스터를 나타내는 단면도이다.
이하에서 설명하는 리세스 트랜지스터는 리세스부 형상을 제외하고는 도 4에 도시된 리세스 트랜지스터와 동일하다. 그러므로, 도 4에 도시된 리세스 트랜지스터와 동일한 부재는 동일한 참조 부호로 나타내고, 이에 대한 상세한 설명은 생략한다.
도 34를 참조하면, 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 상기 기판(150)에는 액티브 영역 및 소자 분리 영역이 구분되는 소자 분리막 패턴(152)이 구비된다. 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(152)은 상기 액티브 영역을 둘러싸고 있다.
상기 액티브 영역의 기판(150)에는 리세스부(157)가 포함되어 있다. 상기 리세스부(157)는 상기 액티브 영역을 가로지르는 형상을 갖는다. 따라서, 상기 리세스부에서 서로 대향하는 제1 측 및 제2 측에는 상기 단결정 실리콘으로 이루어진 기판(150)이 노출된다. 또한, 상기 제1 측 및 제2 측과 수직한 방향으로 배치된 제3 측 및 제4 측에는 상기 소자 분리막 패턴(152)이 구비된다.
상기 리세스부(157)는 제1 내부폭을 갖는 제1 부분(157a) 및 상기 제1 부분(157a) 아래에서 상기 제1 부분(157a)과 연통하고 상기 제1 내부폭보다 넓은 제2 내부폭을 갖는 제2 부분(157b)을 포함한다. 또한, 상기 제2 부분(157b)의 리세스는 단면이 반 구 형상을 갖는다.
상기 리세스부(157)의 측벽 가장자리와 상기 액티브 영역(150a)의 측벽이 만나는 부위는 뾰족한 부분없이 라운드된 형상을 갖거나 또는 뾰족한 정도가 매우 작다. 또한, 상기 리세스부(157)와 상기 기판(150) 상부면이 만나는 부위는 뾰족한 부분없이 라운드된 형상을 갖는다.
상기 기판(150) 상부면 및 리세스부(157)는 측벽에는 게이트 산화막(158a)이 구비된다. 상기 게이트 산화막(158a)은 상기 리세스부(157) 상부 측벽으로부터 하부 측벽으로 갈수록 점진적으로 얇은 두께를 갖는다. 즉, 상기 제1 부분(157a)의 리세스부 측벽에 형성되는 게이트 산화막(158a)은 상기 제2 부분(157b)의 리세스부 측벽에 형성되는 게이트 산화막(158a)보다 더 두껍다. 이 때, 상기 제2 부분(157b)의 리세스부 측벽에 형성되는 게이트 산화막(158a)은 거의 동일한 두께를 가질 수 있다. 또한, 동일 평면 하에서, 상기 리세스부(157) 측벽과 액티브 영역 측벽이 만나는 부위에 위치하는 게이트 산화막(158a)의 두께는 상기 리세스부(157)의 측벽에 위치하는 게이트 산화막(158a)의 두께의 70％ 보다 더 두꺼운 형상을 갖는다.
일 예로, 상기 게이트 산화막(158a)은 플라즈마를 이용한 산화 공정 및 H2O를 이용한 린스 공정을 통해 형성된 것이다. 이와는 다른 실시예로, 상기 게이트 산화막(158a)은 플라즈마를 이용한 산화 공정, 후속 열산화 공정 및 흡습 처리를 통해 형성된 것이다.
상기 게이트 산화막(158a) 상에는 상기 리세스부(157)내부를 채우는 형상을 갖는 게이트 전극(162a)이 구비된다. 상기 기판(150) 표면으로부터 돌출되어 있는 상기 게이트 전극(162a)의 양측에는 스페이서(166)가 구비된다.
상기 게이트 전극(162a)의 양측과 인접한 기판 표면 아래에는 소오스/드레인(168, 170)이 구비된다.
도 35는 도 34에 도시된 리세스 채널 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 35를 참조하면, 기판(150)에 셸로우 트렌치 소자 분리 공정을 수행함으로써, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막 패턴(152)을 형성한다. 상기 액티브 영역은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴은 상기 액티브 영역을 둘러싸도록 형성된다.
상기 액티브 영역의 기판(150) 및 소자 분리막 패턴(152) 상에 적어도 리세스부가 형성될 부위가 노출되는 마스크 패턴(154)을 형성한다. 상기 마스크 패턴(154)은 패드 산화막 패턴(154a) 및 실리콘 질화막 패턴(154b)이 적층된 형상을 가질 수 있다. 상기 마스크 패턴(154)들에 의해 노출되는 부위는 상기 액티브 영역을 가로지르는 라인 형상을 가질 수 있다.
상기 마스크 패턴(154)을 식각 마스크로 사용하여 상기 액티브 영역의 기판을 선택적으로 이방성 식각함으로써 제1 부분(157a)의 리세스를 형성한다. 상기 제1 부분(157a)의 리세스는 염소를 포함하는 주 식각 가스를 사용한 반응성 이온 식각 공정(reactive ion etching process)을 통해 형성될 수 있다. 상기 제1 부분(157a)의 리세스를 형성한 다음, 상기 반응성 이온 식각 공정을 수행하는 과정에서 생성되는 반응 부산물을 제거하기 위하여 추가적으로 세정 공정을 수행할 수도 있다.
상기 제1 부분(157a)의 리세스 내측면 및 상기 마스크 패턴(154) 표면 상에 보호막(도시안됨)을 형성한다. 상기 보호막은 상기 기판(150)과 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 상기 보호막으로 사용될 수 있는 물질의 예로서는 실리콘 산화물, 실리콘 질화물 등을 들 수 있다. 상기 보호막을 에치백하여 상기 제1 부분(157a)의 리세스의 측벽을 덮는 보호막 패턴(도시안됨)을 형성한다.
다음에, 상기 보호막 패턴을 식각 마스크로 사용하여 상기 제1 부분(157a)의 리세스 저면의 기판(150)을 식각함으로써, 상기 제1 부분(157a)의 리세스와 연통하는 제2 부분(157b)의 리세스를 형성한다. 상기 제2 부분(157b)의 리세스는 등방성 식각 공정에 의해 형성된다. 구체적으로, 상기 제2 부분(157b)의 리세스는 육불화황(SF6), 염소 가스(Cl2) 및 산소 가스(O2)를 포함한 식각 가스를 이용하는 등방성 건식 식각 공정을 통해 형성될 수 있다.
이 때, 상기 제2 부분(157b)의 리세스의 내부 폭이 상기 제1 부분(157a)의 리세스의 내부 폭보다 더 넓게 되도록 상기 등방성 식각 공정이 수행되어야 한다. 또한, 상기 등방성 식각 공정을 통해 형성되는 제2 부분(157b)의 리세스는 일 단면이 반 구 형상을 갖는다.
상기 공정을 통해 형성되는 리세스부(157)는 채널 형성 방향과 수직한 방향으로 배치된 제3 및 제4 측벽에서 상기 소자 분리막 패턴을 노출시켜야 한다.
상기 리세스부(157)를 형성한 이 후에, 상기 마스크 패턴(154)을 제거한다.
다음에, 도 7 내지 도 12를 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 34에 도시된 반도체 소자를 완성할 수 있다. 이와는 다른 예로, 도 31을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 34에 도시된 반도체 소자를 완성할 수 있다.
도 36은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 단면도이다. 도 37은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터에서, 액티브 핀 및 게이트 산화막을 보여주는 사시도이다.
이하에서 설명하는 트랜지스터는 액티브 상부면 및 액티브 측벽 부위에도 채널이 생성되도록 하는 안장 형상의 핀 전계효과 트랜지스터(saddle-FinFET)이며, 동시에 리세스된 채널이 형성되는 리세스 채널 트랜지스터이다.
본 실시예에 따른 트랜지스터는 액티브 연장 방향으로의 단면 형상은 도 4에 도시된 리세스 채널 트랜지스터와 동일하다. 다만, 게이트 전극이 연장되는 방향으로의 단면도에서 도 4에 도시된 리세스 채널 트랜지스터와 차이가 있다. 그러므로, 도 4에 도시된 리세스 채널 트랜지스터와 구성상 차이가 있는 부분에 대하여 상세하게 설명한다
도 36 및 도 37을 참조하면, 단결정 실리콘으로 이루어지는 기판(150)이 마련된다. 상기 기판에는 액티브 핀(150b) 및 소자 분리막 패턴(152a)이 구비된다. 상기 액티브 핀(150b)에는 리세스부(156)가 포함되어 있다.
상기 소자 분리막 패턴(152a)의 상부면은 상기 리세스부(156)의 저면(156c)보다 낮게 위치한다. 도시된 것과 같이, 상기 소자 분리막 패턴(152a)의 상부면은 평탄하게 형성될 수도 있다. 이 경우, 상기 소자 분리막 패턴(152a) 상부면 전체가 리세스부의 저면(156c)보다 낮게 위치한다.
도시되지는 않았지만, 상기 소자 분리막 패턴(152a)의 상부면은 평탄하지 않고, 높은 단차부 및 낮은 단차부를 가질 수도 있다. 즉, 상기 리세스부와 인접하는 소자 분리막 패턴(152a) 부위는 낮은 단차를 갖고, 나머지 부위의 소자 분리막 패턴(152a)은 상대적으로 높은 단차를 갖는다. 이 경우, 상기 리세스부와 인접하는 부위의 소자 분리막 패턴(152a) 상부면은 상기 리세스부 저면(156c)보다 낮게 위치한다. 따라서, 상기 리세스부 저면(156c)과 상기 소자 분리막 패턴(152a) 상부면 사이에 상기 액티브 핀의 측벽이 노출된다. 한편, 나머지 부위의 소자 분리막 패턴(152a)의 상부면은 상기 리세스부 저면(156c)보다는 높게 위치하고, 상기 나머지 부위의 소자 분리막 패턴(152a) 하부면은 상기 리세스부 저면(156c)보다 낮게 위치한다. 때문에, 상기 소자 분리막 패턴(152a) 위로 액티브 핀(150b)의 외측벽(156b)이 일부 노출된다.
상기 기판(150) 상부면 및 리세스부(156) 내벽에 게이트 산화막(158a)이 구비된다. 상기 리세스부(156)에 형성되는 게이트 산화막(158a)은 플라즈마를 이용한 산화 공정 및 H2O를 이용한 린스 공정을 통해 형성된 것이다. 이와는 다른 실시예로, 상기 게이트 산화막(158a)은 플라즈마를 이용한 산화 공정, 후속 열산화 공정 및 흡습 처리를 통해 형성된 것이다.
상기 게이트 산화막(158a) 상에는 상기 리세스부(156)를 채우면서 기판 상부면 위로 돌출되는 게이트 전극(162b)이 구비된다. 도시되지는 않았지만, 상기 게이트 전극(162b)은 상기 액티브 핀(150b)을 가로지르는 라인 형상을 가진다.
그 외의, 하드 마스크 패턴(164), 스페이서 및 소오스/드레인은 상기 도 4에 도시된 리세스 채널 트랜지스터와 동일한 구성을 갖는다.
본 실시예에 따른 리세스 채널 트랜지스터는 안장 형상의 핀 전계효과 트랜지스터(saddle-FinFET)로 동작하므로, 유효 채널 길이가 증가되어 오프 전류가 감소되는 추가적인 효과가 있다.
도 38은 도 36에 도시된 트랜지스터의 형성 방법을 나타내는 단면도이다.
본 실시예에 따른 트랜지스터는 기판에 리세스부를 형성한 다음 소자 분리막 패턴의 일부 영역을 제거하는 공정이 더 수행되는 것을 제외하고는 도 4에 도시된 트랜지스터 형성 공정과 동일하다. 따라서, 도 4에 도시된 트랜지스터와 동일한 부재에 대하여는 동일한 참조 부호로 나타내고, 이에 대한 상세한 설명은 생략한다.
먼저, 도 7을 참조로 설명한 공정을 수행하여 기판에 예비 소자 분리막 패턴 및 리세스부(156)를 형성한다.
다음에, 도 37 및 38에 도시된 것과 같이, 상기 예비 소자 분리막 패턴의 적어도 일부분을 식각하여, 상기 리세스부보다 낮은 상부면을 갖는 소자 분리막 패턴(152a)을 형성한다.
일 예로, 상기 예비 소자 분리막 패턴의 전면을 식각하여 평탄한 상부면을 갖는 소자 분리막 패턴(152a)을 형성할 수 있다. 이와는 달리, 상기 예비 소자 분리막 패턴에서 상기 리세스부와 접하는 부위의 예비 소자 분리막 패턴만을 선택적으로 식각하여 소자 분리막 패턴(152a)을 형성할 수 있다. 이 경우, 상기 리세스부와 접하는 소자 분리막 패턴(152a) 부분만이 상기 리세스부보다 낮은 상부면을 갖게된다.
이 후, 상기 도 8 내지 도 12를 참조로 설명한 공정을 동일하게 수행함으로써 도 36에 도시된 트랜지스터를 형성한다.
도 39는 본 발명의 일 실시예에 따른 디램 소자의 셀의 회로도이다.
도 39를 참조하면, 디램 셀은 MOS 트랜지스터 및 커패시터를 포함한다. 상기 MOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 리세스 채널 트랜지스터이다. 또한, 도시되지는 않았지만, 디램 소자의 페리 회로 내에 포함되는 MOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 플레너 트랜지스터일 수 있다.
도 40은 본 발명의 일 실시예에 따른 에스램 소자의 셀의 회로도이다.
도 40을 참조하면, 에스램 셀은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. 상기 NMOS 트랜지스터 및 PMOS 트랜지스터는 본 발명의 각 실시예의 구조에 따른 리세스 채널 트랜지스터일 수 있다.
도 41은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리의 페리 영역에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다.
상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.
도 42는 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리(510) 칩에서 페리 영역에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 43은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리(510) 칩에서 페리 영역에는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
도 44는 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 리세스 채널 트랜지스터를 포함한다. 또한, 상기 메모리의 페리 영역에는 본 발명의 각 실시예들에 따른 구조를 갖는 플레너 트랜지스터를 포함한다. 도 44에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.
본 발명의 경우, 3차원 구조를 갖는 다양한 트랜지스터에 모두 응용될 수 있다. 예를들어, 본 발명에 포함되는 게이트 산화막은 리세스 채널 트랜지스터, 세들 트랜지스터, 세들 핀 트랜지스터, 리세스된 핀 트랜지스터 등의 게이트 산화막에 적극적으로 사용될 수 있다.
후속 열산화 처리 실험
비교 샘플 1
기판에 리세스부를 형성하고, 플라즈마 산화 공정을 수행하여 상기 리세스부의 내부면에 산화막을 형성하였다. 상기 리세스부는 도 1에 도시된 것과 같은 형상을 갖도록 형성하였다. 구체적으로, 상기 리세스부는 약 1600Å의 깊이를 가지며, 상부의 직경은 약 800Å이었다.
샘플 1 내지 5
기판에 리세스부를 형성하고, 플라즈마 산화 공정을 수행하여 상기 리세스부의 내부면에 산화막을 형성하였다. 다음에, 후속 열산화 공정을 수행함으로써 플라즈마 산화막을 완성하였다. 상기 후속 열산화 공정은 각 샘플별로 베어 실리콘 기판에 각각 20,25,30,35 내지 40Å만큼의 열산화막이 형성되는 조건으로 수행하였다. 상기 리세스부는 도 1에 도시된 것과 같은 형상을 갖도록 형성하였으며, 비교 샘플과 동일하게, 상기 리세스부는 약 1600Å의 깊이를 가지며, 상부의 직경은 약 800Å이었다. 본 실험은 후속 열산화 공정을 수행하였을 때 리세스부의 위치별로 플라즈마 산화막의 두께를 측정하는 것이므로, 각 샘플들에 대해서 별도의 흡습 처리는 수행하지 않았다.
상기 설명한 방법에 의해 제조된 비교 샘플 및 샘플 1 내지 5에 대하여 리세스부 측벽 및 저면에 각각 형성된 플라즈마 산화막의 두께를 측정하였다. 상기 측정된 두께는 아래의 표 1과 같다.
<표 1>
Figure 112010036450665-pat00001
표 1을 참조하면, 상기 비교 샘플과 상기 샘플 1 내지 5에서 리세스부 상부 측벽에서의 산화막은 거의 동일한 두께를 갖는다. 즉, 실리콘 기판에서 열산화막이 형성되는 조건에 따라 리세스부 상부 측벽의 산화막의 두께 변화가 거의 나타나지 않았다.
또한, 상기 비교 샘플과 상기 샘플 1 내지 5에서 리세스부 저면에서의 산화막을 비교하면, 열산화막이 더 두껍게 형성되는 조건에서 산화막의 두께가 증가됨을 알 수 있었다.
이와같이, 플라즈마 산화 공정을 수행한 다음, 후속 열산화 공정을 수행하면, 리세스 상부 측벽 및 기판 상부면 부위에는 산화막의 두께가 거의 변화하지 않고, 리세스부 저면에 형성된 산화막의 두께는 증가하게 된다. 그러므로, 상기 후속 열산화 공정을 수행함으로써 상기 리세스부 저면에 국부적으로 산화막의 두께가 얇아서 발생되는 누설 전류 불량을 감소시킬 수 있다. 또한, 상기 리세스부 저면에 형성되는 산화막의 결합을 더욱 치밀하게 할 수 있다.
정체 시간에 따른 산화막 두께 측정
기판들에 플라즈마 산화 공정을 수행하여 산화막을 형성하였다. 이 후, 후속 열산화 공정을 수행하여 플라즈마 산화막을 형성하였다. 상기 플라즈마 산화막을 형성한 다음 일정 시간동안 대기하고 난 후에 상기 플라즈마 산화막의 두께를 측정하였다.
도 45는 대기 시간별로 플라즈마 산화막의 두께를 나타낸다.
도 45를 참조하면, 대기 시간이 증가될수록 플라즈마 산화막의 두께가 더욱 두꺼워짐을 알 수 있었다. 그러나, 대기 시간이 약 10시간을 넘어가는 경우, 더 이상 플라즈마 산화막의 두께가 증가되지 않는 것을 알 수 있었다. 이와같이, 상기 후속 열산화 공정을 수행하여 산화막의 결합을 치밀화하더라도 대기 시간에 따른 플라즈마의 두께 증가 현상이 나타남을 알 수 있었다. 이는, 정체시간이 길어질수록 플라즈마 산화막 표면의 댕글링 본드가 수소로 채워져서 플라즈마 산화막의 두께가 증가되는 것으로 보여진다.
이와같이, 상기 대기 시간에 따른 플라즈마 산화막의 두께 산포가 나타나게 된다. 그러므로, 1 내지 10 시간 범위 내의 특정 시간동안 대기 중에 산화막을 노출시킴으로써, 원하는 특성을 갖는 플라즈마 산화막을 형성할 수 있다.
H 2 O 린스 처리에 따른 산화막 비교
비교 샘플
기판들에 플라즈마 산화 공정을 수행하여 산화막을 형성하였다. 이 후, 후속 열산화 공정을 수행하여 플라즈마 산화막을 형성하고, 상기 플라즈마 산화막의 두께를 측정하였다. 이후, 200:1로 희석된 HF를 식각액으로 사용하여 상기 플라즈마 산화막의 일부를 식각하였다. 상기 식각한 이 후의 플라즈마 산화막의 두께를 측정하였다.
상기 샘플에서 각각 측정된 플라즈마 산화막의 두께는 아래의 표 2와 같다.
<표 2>
Figure 112010036450665-pat00002
샘플
기판들에 상기 비교 샘플과 동일하게 플라즈마 산화 공정을 수행하여 산화막을 형성하였다. 이 후, 후속 열산화 공정을 수행하여 플라즈마 산화막을 형성하였다. 다음에, 상기 플라즈마 산화막에 대해 H2O를 이용하여 린스하였다. 상기 린스 후에, 상기 플라즈마 산화막의 두께를 측정하였다. 이후, 200:1로 희석된 HF를 식각액으로 사용하여 상기 플라즈마 산화막을 식각하였다. 상기 식각한 이 후의 플라즈마 산화막의 두께를 측정하였다.
상기 샘플에서 각각 측정된 플라즈마 산화막의 두께는 아래의 표 3과 같다.
<표 3>
Figure 112010036450665-pat00003
표 3을 참조하면, 상기 플라즈마 산화막을 형성하고 난 후 즉시 두께를 측정하였을 때 128.9Å의 두께를 나타내었다. 또한, 상기 플라즈마 산화막을 형성하고 난 후 즉시 H2O 린스를 하고 두께를 측정하였을 때는 129.4Å의 두께를 나타내었다. 이와같이, 상기 플라즈마 산화막을 형성하고 난 후 H2O 린스를 하면, 상기 플라즈마 산화막의 두께가 증가됨을 알 수 있었다. 즉, 상기 플라즈마 산화막을 형성한 후 H2O 린스를 수행하면, 상기 플라즈마 산화막을 형성한 후 약 5시간 이상을 대기하였을 때 증가되는 플라즈마 산화막의 두께와 거의 동일하다. 이와같이, 상기 H2O 린스를 수행하면, 별도의 대기 시간을 갖지 않더라도 플라즈마 산화막의 두께가 충분히 증가된다. 또한, 상기 H2O 린스를 수행한 후에는 대기 시간에 따라 더 이상의 플라즈마 산화막의 두께가 증가되지 않음을 알 수 있었다.
비교 샘플과 같이, 플라즈마 산화막을 형성한 후 린스 처리 없이 습식 식각을 수행하면, 약 3.7Å정도의 두께만큼이 식각되었다. 샘플과 같이, 플라즈마 산화막을 형성한 후 H2O 린스를 하고 습식 식각을 수행하면, 약 2.1Å정도의 두께만큼이 식각되었다. 이와같이, 상기 H2O 린스를 하고 나면, 플라즈마 산화막의 두께가 증가될 뿐 아니라 습식 식각량도 감소됨을 알 수 있었다. 즉, 상기 H2O 린스를 수행한 플라즈마 산화막은 식각 내성이 우수하며 결합이 더욱 치밀한 것을 알 수 있었다. 따라서, H2O 린스를 수행한 플라즈마 산화막을 사용함으로써 산화막의 두께 산포를 감소시킬 수 있음을 알 수 있었다.
상기 설명한 것과 같이, 본 발명에 의하면 두께 산포가 크지않고 결합이 치밀한 플라즈마 산화막을 형성할 수 있다. 상기 플라즈마 산화막은 다양한 구조의 트랜지스터의 게이트 절연막으로 사용할 수 있다. 특히, 상기 플라즈마 산화막은 리세스 채널 트랜지스터의 게이트 절연막으로 사용될 수 있다.
100 : 기판 102 : 리세스부
104 : 마스크 패턴 106 : 예비 플라즈마 산화막
108 : 플라즈마 산화막 150 : 기판
152 : 소자 분리막 패턴 154 : 마스크 패턴
156 : 리세스부 158a : 게이트 산화막
162a : 게이트 전극 164 : 하드 마스크 패턴
166 : 스페이서

Claims (10)

  1. 액티브 영역 및 소자 분리 영역이 구분된 기판에서, 상기 액티브 영역에 리세스부를 형성하는 단계;
    상기 리세스부 내벽 및 기판 상부면에, 플라즈마 산화 공정을 수행하여 예비 게이트 산화막을 형성하는 단계;
    상기 예비 게이트 산화막의 표면을 흡습시켜 게이트 산화막을 형성하는 단계;
    상기 리세스부 내부를 채우면서 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 양측의 기판 표면 아래에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 산화막을 형성하기 위한 흡습 단계는 상기 예비 게이트 산화막을 H2O을 이용하여 린스하는 공정을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 상기 린스 공정은 상온 내지 90℃에서 수 초 내지 수 분 동안 진행하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 게이트 산화막을 형성하기 위한 흡습 단계는 상기 예비 게이트 산화막을 대기 중에 1 내지 10시간동안 노출시키는 공정을 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  5. 제1항에 있어서, 상기 플라즈마 산화 공정은 상온 내지 900℃에서 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 플라즈마 산화 공정을 수행한 다음, 상기 예비 게이트 산화막에 후속 열산화 공정을 더 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 후속 열산화 공정은 800 내지 1100℃의 온도 하에서 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  8. 제6항에 있어서, 상기 열산화 공정은,
    챔버 내의 온도를 산화 공정 온도까지 점진적으로 상승시키는 단계;
    상기 챔버 내의 온도를 산화 공정 온도로 유지하면서 산소 및 수소 가스를 유입하여 산화 공정을 수행하는 단계; 및
    상기 챔버 내의 온도를 일정 온도까지 점진적으로 낮추는 램프 다운 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 열산화 공정 단계 중에 램프 다운 공정을 수행할 때 H2O를 유입시키거나 또는 산소 및 수소를 유입시켜, 상기 산화막을 형성하기 위한 흡습 처리 공정을 동시에 수행하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 흡습 처리 공정은 상기 램프 다운 단계에서 온도를 하강하는 일정 주기 동안 수행되거나 또는 일정 온도를 유지하면서 수행되는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
KR1020100053468A 2008-09-22 2010-06-07 리세스 채널 트랜지스터 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법 KR101619826B1 (ko)

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