KR20050120574A - 반도체 장치의 게이트 패턴 형성 방법 - Google Patents

반도체 장치의 게이트 패턴 형성 방법 Download PDF

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Abstract

반도체 장치의 게이트 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 절연막 및 게이트 절연막의 소정영역 상부면을 노출시키는 게이트 도전막 패턴을 차례로 형성한 후, 노출된 게이트 절연막을 등방성 식각하여 언더컷 영역을 갖는 게이트 절연막 패턴을 형성하는 단계를 포함한다. 이후, 게이트 도전막 패턴의 하부 모서리를 라운딩시킴으로써, 전기장 집중의 문제를 최소화한다. 이때, 상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키기 위해서는 수소 어닐링 공정 또는 산화 공정이 이용될 수 있다.

Description

반도체 장치의 게이트 패턴 형성 방법{Method Of Forming Gate Pattern Of Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 장치의 게이트 패턴 형성 방법에 관한 것이다.
통상적으로 모오스 트랜지스터(MOS transistor)는 반도체기판 상에 배치되는 게이트 전극 및 상기 게이트 전극 양옆의 반도체기판 내에 배치되는 소오스/드레인 전극을 구비한다. 상기 게이트 전극과 상기 반도체기판 사이에는 게이트 절연막이 개재되어, 이들을 전기적으로 분리시킨다.
도 1 및 도 2는 모오스 트랜지스터를 제조하는 일반적인 방법을 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 정의하는 소자분리막들(20)을 형성한다. 이어서, 상기 활성영역의 상부면에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30)은 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직하다.
상기 게이트 절연막(30)을 포함하는 반도체기판의 전면에, 하부 게이트 도전막(40), 상부 게이트 도전막(50) 및 캐핑막(60)을 차례로 형성한다. 통상적으로 상기 하부 게이트 도전막(40)은 다결정 실리콘으로 형성하고, 상기 상부 게이트 도전막(50)은 다결정 실리콘에 비해 낮은 비저항을 갖는 도전성 물질로 형성한다.
도 2를 참조하면, 상기 캐핑막(60), 상부 게이트 도전막(50) 및 하부 게이트 도전막(40)을 차례로 패터닝하여, 상기 게이트 절연막(30)의 상부에서 상기 활성영역을 가로지르는 게이트 패턴(99)을 형성한다. 상기 게이트 패턴(99)은 차례로 적층된 하부 게이트 패턴(45), 상부 게이트 패턴(55) 및 캐핑 패턴(65)으로 구성된다.
상기 게이트 패턴(99)을 형성하는 단계는 플라즈마를 사용하는 이방성 식각의 단계를 포함하기 때문에, 상기 하부 게이트 패턴(45)의 측벽은 식각 손상을 입을 수 있다. 이러한 식각 손상을 치유하기 위해, 상기 게이트 패턴(99)을 형성한 후, 상기 하부 게이트 패턴(45)의 측벽에 실리콘 산화막(70)을 형성하는 소정의 산화 공정을 실시한다.
하지만, 도시한 것처럼, 상기 산화 공정을 실시한 후에도, 상기 하부 게이트 패턴(45)은 각진 모양의 하부 모서리(A)를 갖는다. 이처럼 상기 반도체기판(10)에 인접하는 상기 하부 게이트 패턴(45)의 하부 모서리(A)가 각진 모양을 가질 경우, 상기 게이트 패턴(99)에 인가되는 전기장은 특히 상기 각진 하부 모서리(A)에 집중된다. 게이트 절연막 누설(gate oxide leakage) 현상 또는 GIDL(gate induced drain leakage) 현상과 같은 모오스 트랜지스터의 특성을 저하시키는 문제들은 이처럼 전기장이 상기 하부 모서리(A)에 집중될 경우 더욱 증가한다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴의 전기장 집중 현상을 최소화할 수 있는 반도체 장치의 게이트 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 패턴의 하부 모서리를 라운딩시키는 단계를 포함하는 반도체 장치의 게이트 형성 방법을 제공한다. 이 방법은 반도체기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 포함하는 반도체기판 상에 상기 게이트 절연막의 소정영역 상부면을 노출시키는 게이트 도전막 패턴을 형성하고, 상기 노출된 게이트 절연막을 등방성 식각하여 상기 게이트 도전막 패턴의 아래에 언더컷 영역을 갖는 게이트 절연막 패턴을 형성한 후, 상기 언더컷 영역에 인접하는 상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키는 단계를 포함한다.
본 발명의 실시예들에 따르면, 상기 게이트 도전막 패턴은 다결정 실리콘을 포함하는 도전막으로 형성한다. 또한, 상기 게이트 절연막 패턴을 형성하는 단계는 상기 게이트 도전막을 식각 마스크로 사용하여 상기 게이트 절연막을 습식 식각하는 단계를 포함하는 것이 바람직한데, 상기 습식 식각은 상기 게이트 패턴에 대해 식각 선택성을 가지면서 상기 게이트 절연막을 선택적으로 식각할 수 있는 식각액을 이용하여 실시할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키는 단계는 수소를 포함하는 공정 가스를 사용하여 상기 게이트 절연막 패턴을 포함하는 반도체기판을 어닐링하는 단계를 포함한다. 이때, 상기 수소 어닐링은 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 사용하거나, 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 포함하면서 산소(O2) 가스, 수증기(H2O), 질소(N2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스 중에서 선택된 적어도 한가지 가스를 함께 사용하여 실시하는 것이 바람직하다.
이 실시예에 따르면, 상기 수소 어닐링을 실시한 후, 상기 게이트 도전막 패턴의 노출된 표면에 실리콘 산화막을 형성하는 산화 공정을 더 실시할 수도 있다. 상기 산화 공정은 건식 산화, 습식 산화 및 저온 래디컬 산화 중에서 선택된 한가지 방법을 사용하여 실시하는 것이 바람직하다.
본 발명의 다른 실시예에 따르면, 상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키는 단계는 상기 게이트 도전막 패턴의 노출된 표면에 실리콘 산화막을 형성하는 산화 공정 단계를 포함한다. 이때, 상기 산화 공정 단계는 수소를 포함하는 공정 가스를 사용하는 어닐링 공정과 함께 실시할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터의 게이트 패턴 형성 방법을 설명하기 위해, 모오스 트랜지스터의 단면을 공정 순서에 따라 보여주는 공정 단면도들이다.
도 3을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 정의하는 소자분리막들(110)을 형성한다. 본 발명에 따르면, 상기 소자분리막(110)은 샐로우 트렌치 분리 공정(shallow trench isolation process, STI process)을 사용하여 형성될 수 있다. 상기 샐로우 트렌치 분리 공정은 상기 반도체기판(100) 상에 소정의 트렌치 마스크 패턴들(도시하지 않음)을 형성한 후, 상기 트렌치 마스크 패턴들을 식각 마스크로사용하여 상기 반도체기판(100)을 이방성 식각하는 단계를 포함한다. 그 결과로서, 상기 반도체기판(100)에는 활성영역들을 정의하는 소정 깊이의 트렌치 영역들이 형성된다. 이어서, 소정의 절연성 물질막으로 상기 트렌치 영역들을 채운 후, 상기 트렌치 마스크 패턴들이 노출될 때까지 상기 절연막들을 평탄화 식각한다. 상기 소자분리막들(110)은 상기 절연성 물질막의 평탄화된 결과물에 해당한다. 이어서, 상기 트렌치 마스크 패턴들은 제거된다.
상기 활성영역의 상부면에 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)을 열산화 공정을 통해 형성되는 실리콘 산화막인 것이 바람직한데, 하프늄 산화막(HfO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2 ), 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 란탄늄 산화막(La2O3 ) 또는 하프늄 실리콘 산화막(HfxSi1-xO2) 등과 같은 고유전 절연막(high-k dielectrics)이 사용될 수도 있다.
이어서, 하부 게이트 도전막, 상부 게이트 도전막 및 캐핑막을 상기 게이트 절연막(120)을 포함하는 반도체기판의 상에 차례로 형성한다. 통상적으로 상기 하부 게이트 도전막은 다결정 실리콘으로 형성하고, 상기 상부 게이트 도전막은 다결정 실리콘에 비해 낮은 비저항을 갖는 도전성 물질(예를 들면, 텅스텐(W) 또는 텅스텐 실리사이드(WSiX))로 형성한다. 상기 캐핑막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지로 형성할 수 있다.
이어서, 상기 캐핑막, 상부 게이트 도전막 및 하부 게이트 도전막을 차례로 패터닝하여, 상기 게이트 절연막(120)의 상부에서 상기 활성영역을 가로지르는 게이트 패턴(200)을 형성한다. 상기 게이트 패턴(200)은 차례로 적층된 하부 게이트 패턴(130), 상부 게이트 패턴(140) 및 캐핑 패턴(150)으로 구성된다. 본 발명의 일 실시예에 따르면, 상기 하부 및 상부 게이트 패턴들(130, 140)은 상기 캐핑 패턴(150)을 식각 마스크로 사용하는 이방성 식각 단계를 통해 형성될 수도 있다.
도 4를 참조하면, 상기 게이트 패턴(200)의 주변에 노출되는 상기 게이트 절연막(120)을 등방성 식각한다. 이 단계는 상기 게이트 패턴(200), 상기 소자분리막(110) 및 상기 반도체기판(100)을 식각하지 않으면서, 상기 게이트 절연막(120)을 선택적으로 식각할 수 있는 식각액을 사용하는 것이 바람직하다. 상기 게이트 절연막(120)을 실리콘 산화막으로 형성하는 경우, 이 식각 단계는 불산(HF)을 포함하는 식각액으로 상기 게이트 절연막(120)을 선택적으로 습식 식각하는 단계를 포함한다.
이에 따라, 상기 게이트 패턴(200)의 아래에는 상기 반도체기판(100)의 상부면을 노출시키는 게이트 절연막 패턴(125)이 형성된다. 즉, 상기 하부 게이트 패턴(130)과 상기 반도체기판(100) 사이에는 언더컷 영역(undercut region)이 형성된다. 결과적으로, 상기 게이트 절연막 패턴(125)은 상기 게이트 패턴(200)의 아래에 배치되되, 상기 게이트 패턴(200)보다 좁은 폭을 갖는다.
도 5를 참조하면, 상기 게이트 절연막 패턴(125)을 포함하는 반도체기판(100)에 대해 수소 어닐링 공정(300)을 실시한다. 상기 수소 어닐링 공정(300)은 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 사용하여 실시하는 것이 바람직하다. 또는, 상기 수소 어닐링 공정(300)은 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지에 더하여, 산소(O2) 가스, 수증기(H2O), 질소(N 2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스 중에서 선택된 적어도 한가지 가스를 함께 사용하여 실시할 수도 있다. 본 발명의 일 실시예에 따르면, 상기 수소 어닐링 공정(300)은 650 내지 800℃의 온도에서 5 내지 30분의 시간동안 실시한다. 하지만, 이러한 공정 조건은 다양하게 변형될 수 있다. 예를 들면, 상기 수소 어닐링 공정(300)은 600 내지 1100℃의 온도에서 30초 내지 1시간 동안 실시할 수도 있다.
상기 수소 어닐링 공정(300)에서 공급되는 수소는 노출된 실리콘 원자들이 보다 안정된 에너지 상태를 가질 수 있도록 노출된 실리콘 원자들을 이동(migration)시킨다. 이에 따라, 상기 하부 게이트 패턴(130)의 각진 하부 모서리는 도시된 것처럼 라운딩된다.
도 6을 참조하면, 상기 수소 어닐링 공정(300)을 실시한 후, 실리콘 만을 선택적으로 산화시키는 공정 조건에서 실시되는 소정의 선택적 산화 공정(310)을 실시한다. 이에 따라, 상기 라운딩된 하부 모서리를 갖는 하부 게이트 패턴(130')의 노출된 표면에는 실리콘 산화막(160)이 형성된다. 상기 산화 공정(310)은 건식 산화(dry oxidation), 습식 산화(wet oxidation) 및 저온 래디컬 산화(low temperature radical oxidation) 중에서 선택된 한가지 방법을 사용할 수 있다. 상기 산화 공정(310)에 의해, 상기 게이트 패턴(200)을 형성하는 동안 발생된 상기 하부 게이트 패턴(130')의 식각 손상은 치유될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 패턴(200)을 형성한 후, 상기 수소 어닐링 공정(300)없이 상기 산화 공정(310)을 실시할 수도 있다. 이 경우, 산소는 각진 모서리에서 더 용이하게 침투할 수 있기 때문에, 상기 하부 게이트 패턴(130)의 하부 모서리(B)는 더 많이 산화된다. 그 결과로, 상기 하부 게이트 패턴(130)은 라운딩된 모양의 하부 모서리(B)를 갖는다. 본 발명의 또다른 실시예에 따르면, 상기 산화 공정(310)을 실시하면서 동시에 상기 수소 어닐링 공정(300)을 함께 실시할 수도 있다.
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 게이트 패턴 형성 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 부유 게이트 전극을 갖는 비휘발성 메모리의 게이트 전극을 형성하는 방법에 관한 것으로, 앞서 설명된 도 3 내지 도 6의 실시예와 유사하다. 따라서, 위 실시예와 동일한 내용은 아래의 설명에서 생략된다.
도 7을 참조하면, 상기 상부 게이트 도전막을 형성하기 전에, 상기 하부 게이트 도전막이 형성된 결과물 상에 게이트 층간절연막을 형성하는 단계를 더 포함할 수도 있다. 또한, 상기 상부 게이트 도전막은 차례로 적층된 제 1 상부 게이트막과 제 2 상부 게이트막으로 구분될 수 있다.
이때, 상기 게이트 층간절연막은 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 형성하는 것이 바람직한데, 하프늄 산화막(HfO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O 5), 티타늄 산화막(TiO2), 란탄늄 산화막(La2O3) 또는 하프늄 실리콘 산화막(HfxSi1-xO 2) 등과 같은 고유전 절연막(high-k dielectrics)이 사용될 수도 있다.
이어서, 상기 캐핑막, 제 2 상부 게이트막, 제 1 상부 게이트막, 게이트 층간절연막 및 하부 게이트 도전막을 차례로 패터닝하여, 상기 게이트 절연막(120)의 상부에서 상기 활성영역을 가로지르는 게이트 패턴(200)을 형성한다. 상기 게이트 패턴(200)은 차례로 적층된 하부 게이트 패턴(130), 게이트 층간절연막 패턴(135), 제 1 상부 게이트 패턴(142), 제 2 상부 게이트 패턴(144) 및 캐핑 패턴(150)으로 구성된다. 상기 제 1 상부 게이트 패턴(142) 및 상기 제 2 상부 게이트 패턴(144)은 상부 게이트 패턴(140)을 구성한다. 본 발명의 일 실시예에 따르면, 상기 하부 및 상부 게이트 패턴들(130, 140)은 상기 캐핑 패턴(150)을 식각 마스크로 사용하는 이방성 식각 단계를 통해 형성될 수도 있다.
도 8을 참조하면, 상기 게이트 패턴(200)의 주변에 노출되는 상기 게이트 절연막(120)을 등방성 식각하여, 상기 하부 게이트 패턴(130)과 상기 반도체기판(100) 사이에 언더컷 영역(undercut region)을 형성한다. 이 단계는 상기 게이트 패턴(200), 상기 소자분리막(110) 및 상기 반도체기판(100)을 식각하지 않으면서, 상기 게이트 절연막(120)을 선택적으로 식각할 수 있는 식각액을 사용하는 것이 바람직하다. 이를 위해, 상기 게이트 절연막(120)은 상기 게이트 층간절연막 패턴(135)과 다른 종류의 물질로 이루어지는 것이 바람직하다.
도 9 및 도 10을 참조하면, 상기 게이트 절연막 패턴(125)을 포함하는 반도체기판(100)에 대해, 도 5에서 설명한, 수소 어닐링 공정(300)을 실시한다(도 9 참조). 이에 따라, 상기 하부 게이트 패턴(130)의 각진 하부 모서리는 도시된 것처럼 라운딩된다.
이후, 라운딩된 하부 모서리를 갖는 하부 게이트 패턴(130)이 형성된 결과물에 대해, 실리콘 만을 선택적으로 산화시키는 공정 조건에서 실시되는 소정의 선택적 산화 공정(310)을 실시한다. 이에 따라, 상기 라운딩된 하부 모서리를 갖는 하부 게이트 패턴(130')의 노출된 표면에는 실리콘 산화막(160)이 형성된다. 이때, 상기 제 1 상부 게이트 패턴(142)이 다결정 실리콘으로 이루어지는 경우, 상기 제 1 상부 게이트 패턴(142)의 측벽에도 실리콘 산화막(165)이 형성될 수 있다.
본 발명에 따르면, 수소 어닐링 공정 또는 산화 공정을 통해 게이트 패턴의 하부 모서리를 라운딩시킨다. 이처럼 게이트 패턴의 하부 모서리가 라운딩된 모양을 가질 경우, 상기 하부 게이트 패턴에 전기장이 집중되는 문제는 최소화되어, 게이트 절연막 누설 또는 GIDL과 같은 모오스 트랜지스터의 특성을 저하시키는 문제들은 최소화될 수 있다. 결과적으로, 본 발명은 보다 우수한 전기적 특성을 갖는 모오스 트랜지스터를 구비하는 반도체 장치를 제조하는데 기여할 수 있다.
도 1 및 도 2는 모오스 트랜지스터의 게이트 패턴을 형성하는 일반적인 방법을 나타내는 공정 단면도들이다.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 모오스 트랜지스터의 게이트 패턴 형성 방법을 설명하기 위해, 모오스 트랜지스터의 단면을 공정 순서에 따라 보여주는 공정 단면도들이다.

Claims (20)

  1. 반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 포함하는 반도체기판 상에, 상기 게이트 절연막의 소정영역 상부면을 노출시키는 게이트 도전막 패턴을 형성하는 단계;
    상기 노출된 게이트 절연막을 등방성 식각하여, 상기 게이트 도전막 패턴의 아래에 언더컷 영역을 갖는 게이트 절연막 패턴을 형성하는 단계; 및
    상기 언더컷 영역에 인접하는 상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키는 단계를 포함하는 반도체 장치의 게이트 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 도전막 패턴은 다결정 실리콘을 포함하는 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 절연막 패턴을 형성하는 단계는
    상기 게이트 도전막 패턴을 식각 마스크로 사용하여 상기 게이트 절연막을 습식 식각하는 단계를 포함하되, 상기 습식 식각은 상기 게이트 도전막 패턴에 대해 식각 선택성을 가지면서 상기 게이트 절연막을 선택적으로 식각할 수 있는 식각액을 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키는 단계는 수소를 포함하는 공정 가스를 사용하여 상기 게이트 절연막 패턴을 포함하는 반도체기판을 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 수소 어닐링은 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 사용하거나, 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 포함하면서 산소(O2) 가스, 수증기(H2O), 질소(N2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스 중에서 선택된 적어도 한가지 가스를 함께 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  6. 제 4 항에 있어서,
    상기 수소 어닐링을 실시한 후,
    상기 게이트 도전막 패턴의 노출된 표면에 실리콘 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 게이트 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 실리콘 산화막을 형성하는 단계는 건식 산화, 습식 산화 및 저온 래디컬 산화 중에서 선택된 한가지 방법을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 게이트 도전막 패턴의 하부 모서리를 라운딩시키는 단계는 상기 게이트 도전막 패턴의 노출된 표면에 실리콘 산화막을 형성하는 산화 공정 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 산화 공정 단계는 수소를 포함하는 공정 가스를 사용하는 어닐링 공정과 함께 실시하되,
    상기 공정 가스는 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지이거나, 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 포함하면서 산소(O2) 가스, 수증기(H2O), 질소(N2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스 중에서 선택된 적어도 한가지인 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O 5), 티타늄 산화막(TiO2), 란탄늄 산화막(La2O3) 및 하프늄 실리콘 산화막(HfxSi1-xO 2) 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  11. 반도체기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 포함하는 반도체기판 상에, 상기 게이트 절연막의 소정영역 상부면을 노출시키면서, 차례로 적층된 하부 게이트 패턴, 게이트 층간절연막 패턴 및 상부 게이트 패턴으로 구성되는 게이트 패턴을 형성하는 단계;
    상기 노출된 게이트 절연막을 등방성 식각하여, 상기 게이트 패턴의 아래에 언더컷 영역을 갖는 게이트 절연막 패턴을 형성하는 단계; 및
    상기 언더컷 영역에 인접하는 상기 게이트 패턴의 하부 모서리를 라운딩시키는 단계를 포함하는 반도체 장치의 게이트 패턴 형성 방법.
  12. 제 11 항에 있어서,
    상기 하부 게이트 패턴은 다결정 실리콘으로 형성하고,
    상기 상부 게이트 패턴은 차례로 적층된 다결정 실리콘 및 금속성 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  13. 제 11 항에 있어서,
    상기 게이트 절연막 패턴을 형성하는 단계는
    상기 게이트 패턴을 식각 마스크로 사용하여 상기 게이트 절연막을 습식 식각하는 단계를 포함하되,
    상기 습식 식각은 상기 게이트 패턴에 대한 식각을 최소화하면서 상기 게이트 절연막을 선택적으로 식각할 수 있는 식각액을 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  14. 제 11 항에 있어서,
    상기 게이트 패턴의 하부 모서리를 라운딩시키는 단계는 수소를 포함하는 공정 가스를 사용하여 상기 게이트 절연막 패턴을 포함하는 반도체기판을 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  15. 제 14 항에 있어서,
    상기 수소 어닐링은 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 사용하거나, 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 포함하면서 산소(O2) 가스, 수증기(H2O), 질소(N2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스 중에서 선택된 적어도 한가지 가스를 함께 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  16. 제 14 항에 있어서,
    상기 수소 어닐링을 실시한 후,
    상기 하부 게이트 패턴의 노출된 표면에 실리콘 산화막을 형성하는 단계를 더 포함하는 반도체 장치의 게이트 패턴 형성 방법.
  17. 제 16 항에 있어서,
    상기 실리콘 산화막을 형성하는 단계는 건식 산화, 습식 산화 및 저온 래디컬 산화 중에서 선택된 한가지 방법을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  18. 제 11 항에 있어서,
    상기 게이트 패턴의 하부 모서리를 라운딩시키는 단계는 상기 하부 게이트 패턴의 노출된 표면에 실리콘 산화막을 형성하는 산화 공정 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  19. 제 18 항에 있어서,
    상기 산화 공정 단계는 수소를 포함하는 공정 가스를 사용하는 어닐링 공정과 함께 실시하되,
    상기 공정 가스는 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지이거나, 수소 가스(H2 gas) 및 수소 원자(H atom) 중의 적어도 한가지를 포함하면서 산소(O2) 가스, 수증기(H2O), 질소(N2) 가스, 아르곤(Ar) 가스 및 헬륨(He) 가스 중에서 선택된 적어도 한가지인 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  20. 제 11 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O 5), 티타늄 산화막(TiO2), 란탄늄 산화막(La2O3) 및 하프늄 실리콘 산화막(HfxSi1-xO 2) 중에서 선택된 적어도 한가지 물질로 형성하고,
    상기 게이트 층간절연막 패턴은 하프늄 산화막(HfO2), 알루미늄 산화막(Al2O3), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(Ta2O 5), 티타늄 산화막(TiO2), 란탄늄 산화막(La2O3), 하프늄 실리콘 산화막(HfxSi1-xO2 ) 및 차례로 적층된 실리콘 산화막-실리콘 질화막-실리콘 산화막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100825383B1 (ko) * 2006-04-24 2008-04-29 삼성에스디아이 주식회사 비휘발성 메모리 소자, 이를 제조하는 방법 및 이를포함하는 유기 전계 발광 표시 장치
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