TWI389175B - 製造半導體元件之方法 - Google Patents

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Description

製造半導體元件之方法
本發明主張2007年1月4日申請之韓國專利申請案第10-2007-0001061號，在此併入全文供參照。
本發明係關於一種製造半導體元件之方法，且更特別地，係關於一種於半導體元件中形成圖案之方法。
當於動態隨機存取記憶體(DRAM)中形成閘圖案時，通常需要再降低周圍區之臨界尺寸(CD)以形成高速元件。
第1A與1B圖說明形成半導體元件之一般方法之剖面圖。
參照第1A圖，形成閘硬遮罩之多晶矽層102與氮化物系層103係於包含胞元區與周圍區之基板101上方形成。光阻圖案104A與104B係形成於氮化物系層103上方。該光阻圖案104A係於胞元區中形成，且光阻圖案104B係於周圍區中形成，暴露圖案區。此後，胞元區中之光阻圖案104A稱為第一光阻圖案104A且周圍區中之光阻圖案104B稱為第二光阻圖案104B。
參照第1B圖，蝕刻氮化物系層103。元件符號103A與103B分別指剩餘於胞元區中之第一經蝕刻氮化物系層103A及剩餘於周圍區中之第二經蝕刻氮化物系層103B。在一般方法中，閘圖案係藉由形成第一與第二光阻圖案104A與104B而暴露胞元區與周圍區中之圖案區，及使用第一與第二光阻圖案104A與104B執行蝕刻製程而形成。
在一般方法中，第一已蝕刻氮化物系層103A得到垂直外形。對照之下，第二已蝕刻氮化物系層103B得到代表元件符號’S’之傾斜外形，導致周圍區中閘圖案之CD被放大。該傾斜外形係由於胞元區與周圍區之間存在圖案密度的差異而形成，且於圖案之間間隔距離大之周圍區中產生負載效應，導致在蝕刻氮化物系層103時產生聚合物而堆積於第二已蝕刻之氮化物系層103B之側壁上。
因為胞元區及周圍區上之閘圖案係藉由執行一道光罩製程而形成，所以可能無法同時滿足胞元區及周圍區之CD目標值。同樣地，由於周圍區中多變化的圖案形式，故降低尺寸至某特定準位是困難的。
本發明之實施例係關於提供一種製造半導體元件之方法，其可控制胞元區與周圍區之臨界尺寸。
依據本發明之觀點，提供一種製造半導體元件之方法，包含：形成蝕刻靶層於包含胞元區與周圍區之基板上方；形成具有第一部與第二部之第一遮罩圖案於胞元區中之蝕刻靶層上方，及形成具有第一部與第二部之第二遮罩圖案於周圍區中之蝕刻靶層上方；形成光阻圖案於胞元區上方；修整第二遮罩圖案之第一部；移除光阻圖案與第一遮罩圖案之第二部及第二遮罩圖案之第二部；及蝕刻該蝕刻靶層以於胞元區中形成圖案及於周圍區中形成圖案。
依據本發明之另一觀點，提供一種製造半導體元件之方法，包含：形成N型多晶矽層與P型多晶矽層於包含N 通道金屬氧化物半導體(NMOS)區與P通道金屬氧化物半導體(PMOS)區之基板上，該N型多晶矽層於NMOS區中形成且該P型多晶矽層於PMOS區中形成；形成金屬電極層於N型與P型多晶矽層上方；形成閘硬遮罩圖案於金屬電極層上方；形成暴露PMOS區之光阻圖案；修整PMOS區中之閘硬遮罩圖案；移除該光阻圖案；及使用該閘硬遮罩圖案蝕刻金屬電極層與N型與P型多晶矽層，以形成閘圖案。
依據本發明之再另一觀點，提供一種製造半導體元件之方法，包含：形成N型多晶矽層與P型多晶矽層於包含N通道金屬氧化物半導體(NMOS)區與P通道金屬氧化物半導體(PMOS)區之基板上，該N型多晶矽層於NMOS區中形成且該P型多晶矽層於PMOS區中形成；形成金屬電極層於N型與P型多晶矽層上方；形成閘硬遮罩於金屬電極上方；形成經圖案化緩衝層以界定閘圖案區於閘硬遮罩上方；形成暴露PMOS區之光阻圖案；修整PMOS區中之經圖案化緩衝層；移除該光阻圖案；及使用該經圖案化緩衝層蝕刻金屬電極層與N型及P型多晶矽層，形成閘圖案。
本發明之實施例係關於一種製造半導體元件之方法。依照本發明之實施例，胞元區與周圍區之臨界尺寸(CD)可由附加執行簡單的遮罩製程來控制。依照本發明之另一實施例，P通道氧化金屬半導體(PMOS)區之CD可由附加執行一簡單的遮罩製程來控制。
第2A到2E圖說明依據本發明之第一實施例製造半導 體元件之方法之剖面圖。
參照第2A圖，形成蝕刻靶層202於包含胞元區與周圍區之基板201上方。此基板201可包含於其上執行動態隨機存取記憶體(DRAM)製程之基板。蝕刻靶層202包含傳導層以作為閘極或位元線電極。此蝕刻靶層202包含多晶矽、金屬或金屬矽化物。該金屬可包含鎢，及該金屬矽化物可包含矽化鎢。
形成硬遮罩203於蝕刻靶層202上方。該硬遮罩203包含氮化物系層。例如，此硬遮罩203包含氮化矽層。
形成遮罩圖案204A與204B於硬遮罩203上方。形成遮罩圖案204A於胞元區中及形成遮罩圖案204B於周圍區中。此後，形成於胞元區中之遮罩圖案204A稱為第一遮罩圖案204A及形成於周圍區中之遮罩圖案204B稱為第二遮罩圖案204B。形成第一與第二遮罩圖案204A與204B以於胞元區與周圍區中界定圖案區。該第一與第二遮罩圖案204A及204B可包含非結晶碳。該第一與第二遮罩圖案204A及204B可藉由下列步驟形成：形成非結晶碳層於硬遮罩203上方；形成光阻層於非結晶碳層上方；執行曝光與顯影製程以圖案化及界定圖案區；蝕刻非結晶碳層；及移除該經圖案化光阻層。
參照第2B圖，蝕刻硬遮罩203。元件符號203A及203B分別指剩餘在胞元區中之第一硬遮罩圖案203A及剩餘在周圍區中之第二硬遮罩圖案203B。此時，該第二硬遮罩圖案203B由於負載效應，故可能具有一大於期望圖案寬度之 寬度。
形成光阻圖案205於胞元區上方。該光阻圖案205可藉由形成光阻層於產生之結構上方，及執行曝光及顯影製程以圖案化該光阻層而形成，致使暴露該周圍區。
參照第2C圖，經修整之第二硬遮罩圖案203B。該修整包含執行電漿蝕刻製程。使用包含四氟甲烷(CF4 )、三氟甲烷(CHF3 )、及氧(O2 )之氣體執行此電漿蝕刻製程。
因此，藉由該光阻圖案205保護第一硬遮罩圖案203A，及經修整之第二硬遮罩圖案203B以降低寬度。此外，在修整該第二硬遮罩圖案203B時，形成於第二硬遮罩圖案203B上方之第二遮罩圖案204B減少對第二硬遮罩圖案203B之上部的損壞。因此，減少損失。元件符號203C指周圍區中之經修整之第二硬遮罩203C。
參照第2D圖，移除光阻圖案205與第一及第二遮罩圖案204A與204B。使用氧移除製程將該光阻圖案205及第一與第二遮罩圖案204A與204B近乎同時地予以移除。
參照第2E圖，蝕刻該蝕刻靶層202以形成圖案。胞元區中之圖案包含由第一蝕刻靶圖案202A與第一硬遮罩圖案203A構成之堆疊結構。周圍區中之圖案包含由第二蝕刻靶圖案202B與經修整之第二硬遮罩203C構成之堆疊結構。該等圖案包含閘圖案或位元線圖案。
因此，胞元區與周圍區間之CD可藉由經修整之第二硬遮罩圖案203B而控制，以降低CD，及經修整之第二硬遮罩203C不會形成大於期望寬度之寬度，如第2C圖中所 示。
本發明之第一實施例，也可應用於PMOS區中之P型多晶矽層。此後，依據下列實施例，描述可降低PMOS區中P型多晶矽層之CD增加的製造半導體元件之方法。
第3A到3F圖說明依據本發明之第二實施例製造半導體元件之方法之剖面圖。
參照第3A圖，提供包含N通道金屬氧化物半導體(NMOS)區與PMOS區之基板301。形成N型多晶矽層302A於NMOS區中，及形成P型多晶矽層302B於PMOS區中。該基板301可包含於其上執行DRAM製程之基板。該NMOS區可為胞元區與周圍區之NMOS區。在本發明之實施例中，將胞元區例示為NMOS區。
N型多晶矽層302A與P型多晶矽層302B每層均可藉由於NMOS區與PMOS區之多晶矽層中佈植N型或P型雜質形成。除此之外，N型多晶矽層302A與P型多晶矽層302B可分別於NMOS區與PMOS區中直接形成。該N型雜質可包含磷(P)或砷(As)，且P型雜質可包含硼(B)。
金屬電極303與閘硬遮罩304係形成於N型多晶矽層302A與P型多晶矽層302B上方。該金屬電極303可包含由阻障金屬與金屬層構成之堆疊結構。該金屬層可包含鎢。該閘硬遮罩304包含氮化物系層。
非結晶碳層305、氮氧化矽(SiON)層306、及底部抗反射塗布(BARC)層307係形成於閘硬遮罩304上方。該非結晶碳層305作為蝕刻閘硬遮罩304之硬遮罩的作用，該 SiON層306作為蝕刻非結晶碳層305之硬遮罩的作用，及當形成隨後之第一光阻圖案時，BARC層307作為抗反射塗布層之作用。
第一光阻圖案308A與308B係形成於該BARC層307上方。該第一光阻圖案308A與308B界定閘圖案區。該第一光阻圖案308A與308B係藉由形成光阻層於BARC層307上方及執行曝光與顯影製程而形成，以製成圖案與界定閘圖案區。此後，該形成於NMOS區中之第一光阻圖案308A稱為第一NMOS光阻圖案308A，且該形成於PMOS區中之第一光阻圖案308B稱為第一PMOS光阻圖案308B，以方便說明。該第一NMOS與PMOS光阻圖案308A與308B之每一圖案係於NMOS區與PMOS區中形成具有期望顯影檢查臨界尺寸(DICD)。
參照第3B圖，蝕刻該BARC層307、SiON層306、非結晶碳層305、及閘硬遮罩304。此時，該第一NMOS光阻圖案308A、第一PMOS光阻圖案308B、BARC層307、及SiON層306係在蝕刻閘硬遮罩304時而大體上被移除。因此，剩餘部分非結晶碳層305。此後，於NMOS區中剩餘之部分非結晶碳層305稱為第一非結晶碳圖案305A，及於PMOS區中剩餘之部分非結晶碳層305稱為第二非結晶碳圖案305B。同樣地，於NMOS區中剩餘之部分閘硬遮罩304稱為第一閘硬遮罩圖案304A，且於PMOS區中剩餘之部分閘硬遮罩304此後稱為第二閘硬遮罩圖案304B。
參照第3C圖，形成第二光阻圖案309。該第二光阻圖 案309暴露PMOS區。該第二光阻圖案309可藉由形成光阻層於產生之結構上方，及執行曝光與顯影製程而形成。該第二光阻圖案309可藉由執行圖案化而形成，該圖案化係大體上相同於當形成N型多晶矽層302A與P型多晶矽層302B時，用以形成暴露每一NMOS與PMOS區之遮罩。因此，該第二光阻圖案309暴露PMOS區。
參照第3D圖，修整該第二閘硬遮罩圖案304B。該修整包含執行使用含有CF4 、CHF3 、及O2 之氣體的電漿蝕刻製程。
此時，第二閘硬遮罩圖案304B之CD依照蝕刻時間而減少，且由於選擇性，故不會損壞金屬電極303。同樣地，形成第二非結晶碳圖案305B於第二閘硬遮罩圖案304B上方，以於修整期間保護第二閘硬遮罩圖案304B之上部。因此，由修整產生之損壞可被減少。元件符號304C指PMOS區中之經修整之第二閘硬遮罩304C。
參照第3E圖，移除第二光阻圖案309。該第二光阻圖案309可使用氧電漿移除。該第一與第二非結晶碳圖案305A與305B也在移除第二光阻圖案309時移除。
參照第3F圖，使用第一閘硬遮罩圖案304A及修整之第二閘硬遮罩304C，藉由蝕刻該金屬電極303、N型多晶矽層302A、及P型多晶矽層302B，形成閘圖案。此後，剩餘在NMOS區中之部分金屬電極303稱為第一金屬電極圖案303A，及剩餘在PMOS區中之部分金屬電極303稱為第二金屬電極圖案303B。元件符號302A1與302B1分別指 N型多晶矽圖案302A1與P型多晶矽圖案302B1。即使P型多晶矽圖案302B1以正斜率形成，因為CD藉由如第3D圖所示經修整之第二閘硬遮罩圖案304B而減少，故偏壓增加不大。
第4A到4F圖說明依據本發明之第三實施例製造半導體元件之方法之剖面圖。
參照第4A圖，提供包含NMOS區與PMOS區之基板401。N型多晶矽層402A係於NMOS區中形成，且P型多晶矽層402B係於PMOS區中形成。該基板401可包括於其上執行DRAM製程之基板。該NMOS區可為胞元區與周圍區之NMOS區。在本發明之實施例中，將胞元區例示為NMOS區。
該N型多晶矽層402A與P型多晶矽層402B之每一層可藉由於NMOS區與PMOS區之多晶矽層中佈植N型或P型雜質形成。除此之外，該N型多晶矽層402A與P型多晶矽層402B可分別於NMOS區與PMOS區中直接形成。該N型雜質可包含P或As，及該P型雜質可包含B。
形成金屬電極403與閘硬遮罩404於N型多晶矽層402A與P型多晶矽層402B上方。該金屬電極403可包含由阻障金屬與金屬層構成之堆疊結構。該金屬層可包含鎢。該閘硬遮罩404包含氮化物系層。
形成非結晶碳層405、SiON層406、第一與第二經圖案化緩衝層407A與407B、及第一與第二BARC圖案408A與408B於閘硬遮罩404上方。更詳細地，形成緩衝層與 BARC層於SiON層406上方。該非結晶碳層405作為蝕刻閘硬遮罩404之硬遮罩的作用，該SiON層406作為蝕刻非結晶碳層405之硬遮罩的作用，及當形成隨後之第一光阻圖案時，該BARC層作為抗反射塗布層之作用。於初始製程期間，形成緩衝層以降低PMOS區之CD。該緩衝層包含對SiON層406具有選擇性之材料。該緩衝層包含多晶矽、鎢、或矽化鎢。
第一光阻圖案409A與409B係形成於BARC層上方。該第一光阻圖案409A與409B界定閘圖案區。第一光阻圖案409A與409B係藉由形成光阻層於BARC層上方及執行曝光與顯影製程而形成，以製成圖案與界定閘圖案區。此後，形成於NMOS區中之第一光阻圖案409A稱為第一NMOS光阻圖案409A，及形成於PMOS區中之第一光阻圖案409B稱為第一PMOS光阻圖案409B，以方便說明。形成第一NMOS與PMOS光阻圖案409A與409B之每個圖案以於NMOS區與PMOS區中具有期望DICD。
蝕刻該BARC層與緩衝層以形成第一與第二經圖案化緩衝層407A與407B及第一與第二BARC圖案408A與408B。該第一經圖案化緩衝層407A係於NMOS區中形成，及該第二經圖案化緩衝層407B係於PMOS區中形成。同樣地，第一BARC圖案408A係於NMOS區中形成，及第二BARC圖案408B係於PMOS區中形成。BARC層與緩衝層可使用電漿蝕刻製程蝕刻。
參照第4B圖，移除第一NMOS與PMOS光阻圖案409A 與409B及第一與第二BARC圖案408A與408B。使用氧電漿可移除第一NMOS與PMOS光阻圖案409A與409B及第一與第二BARC圖案408A與408B。執行清潔製程。
形成第二光阻圖案410。第二光阻圖案410暴露PMOS區。該第二光阻圖案410可藉由形成光阻層於產生結構上方及執行曝光與顯影製程而形成。該第二光阻圖案410可藉由執行圖案化而形成，該圖案化係大體上相同於當形成N型多晶矽層402A與P型多晶矽層402B時，用以形成暴露每一NMOS與PMOS區之遮罩。因此，該第二光阻圖案410暴露PMOS區。
參照第4C圖，修整第二經圖案化緩衝層407B。可依照第二經圖案化緩衝層407B之材料使用不同的氣體執行此修整。亦即，若此第二經圖案化緩衝層407B包含多晶矽時，則使用包含溴化氫(HBr)、氯(Cl2 )及O2 之氣體執行此修整。若該第二經圖案化緩衝層407B包含鎢或矽化鎢，則使用包含Cl2 、氮氣(N2 )、及三氟化氮(NF3 )與六氟化硫(SF6 )之一的氣體執行該修整。
該第二經圖案化緩衝層407B之CD依照蝕刻時間而減少，且該SiON層406由於選擇性而沒有損壞。元件符號407C指PMOS區中之經修整之第二經圖案化緩衝層407C。
參照第4D圖，移除第二光阻圖案410。該第二光阻圖案410可使用氧電漿移除。執行清潔製程。
參照第4E圖，蝕刻SiON層406、非結晶碳層405、及閘硬遮罩404。藉由在蝕刻閘硬遮罩404時，移除該第 一經圖案化緩衝層407A、經修整之第二經圖案化緩衝層407C、及SiON層406。因此，剩餘部分非結晶碳層405。此後，剩餘在NMOS區中之部分非結晶碳層405稱為第一非結晶碳圖案405A，及剩餘在PMOS區中之部分非結晶碳層405稱為第二非結晶碳圖案405B。同樣地，剩餘在NMOS區中之部分閘硬遮罩404稱為第一閘硬遮罩圖案404A，及剩餘在PMOS區中之部分閘硬遮罩404此後稱為第二閘硬遮罩圖案404B。
參照第4F圖，移除該第一非結晶碳圖案405A與第二非結晶碳圖案405B。該第一非結晶碳圖案405A與第二非結晶碳圖案405B可使用氧氣電漿移除。執行清潔製程。
蝕刻金屬電極403、N型多晶矽層402A、及P型多晶矽層402B，以形成閘圖案。剩餘在NMOS區中之部分金屬電極403稱為第一金屬電極圖案403A，及剩餘在PMOS區中之部分金屬電極403稱為第二金屬電極圖案403B。元件符號402A1與402B1分別指N型多晶矽圖案402A1與P型多晶矽圖案402B1。即使該P型多晶矽圖案402B1係由正斜率形成，因為CD藉由如第4C圖所示修整第二經圖案化緩衝層407B而減少，故偏壓增加不大。
第5A到5F圖說明依據本發明之第四實施例製造半導體元件之方法之剖面圖。
參照第5A圖，提供包含NMOS區與PMOS區之基板501。N型多晶矽層502A係於NMOS區中形成，且P型多晶矽層502B係於PMOS區中形成。該基板501可包括於其 上執行DRAM製程之基板。該NMOS區可為胞元區與周圍區之NMOS區。在本發明之實施例中，將胞元區例示為NMOS區。
該N型多晶矽層502A與P型多晶矽層502B之每一層可藉由於NMOS區與PMOS區之多晶矽層中佈植N型或P型雜質形成。除此之外，該N型多晶矽層502A與P型多晶矽層502B可分別於NMOS區與PMOS區中直接形成。該N型雜質可包含P或As，及該P型雜質可包含B。
形成金屬電極503與閘硬遮罩504於N型多晶矽層502A與P型多晶矽層502B上方。該金屬電極503可包含由阻障金屬與金屬層構成之堆疊結構。該金屬層可包含鎢。該閘硬遮罩504包含氮化物系層。
形成緩衝層505、非結晶碳層506、SiON層507、及BARC圖案508於閘硬遮罩504上方。該非結晶碳層506作為蝕刻緩衝層505之硬遮罩的作用，該SiON層507作為蝕刻非結晶碳層506之硬遮罩的作用，及當形成隨後之第一光阻圖案時，該BARC層508作為抗反射塗布層之作用。
形成緩衝層505以降低PMOS區之CD。形成該緩衝層505可減少直接修整閘硬遮罩504之負擔。該緩衝層505包含對閘硬遮罩504具有選擇性之材料。該緩衝層包含多晶矽、鎢、或矽化鎢。
第一光阻圖案509A與509B係形成於BARC層508上方。該第一光阻圖案509A與509B界定閘圖案區。第一光阻圖案509A與509B係藉由形成光阻層於BARC層508上 方及執行曝光與顯影製程而形成，以製成圖案與界定閘圖案區。此後，形成於NMOS區中之第一光阻圖案509A稱為第一NMOS光阻圖案509A，及形成於PMOS區中之第一光阻圖案509B稱為第一PMOS光阻圖案509B，以方便說明。形成第一NMOS與PMOS光阻圖案509A與509B之每一圖案以於NMOS區與PMOS區中具有期望的DICD。
參照第5B圖，蝕刻該BARC層508、SiON層507、非結晶碳層506、及緩衝層505。此時，在蝕刻緩衝層505時，大體上移除第一NMOS光阻圖案509A、第一PMOS光阻圖案509B、BARC層508、及SiON層507。因此，剩餘部分非結晶碳層506。此後，剩餘在NMOS區中之部分非結晶碳層506稱為第一非結晶碳圖案506A，及剩餘在PMOS區中之部分非結晶碳層506稱為第二非結晶碳圖案506B。同樣地，剩餘在NMOS區中之部分緩衝層505稱為第一緩衝圖案505A，及剩餘在PMOS區中之部分緩衝層505稱為第二緩衝圖案505B。
參照第5C圖，移除第一與第二非結晶碳圖案506A與506B。該第一與第二非結晶碳圖案506A與506B可使用氧電漿移除。執行清潔製程。形成第二光阻圖案510。第二光阻圖案510暴露PMOS區。該第二光阻圖案510可藉由形成光阻層於產生結構上方及執行曝光與顯影製程而形成。該第二光阻圖案510可藉由執行圖案化而形成，該圖案化係大體上相同於當形成N型多晶矽層502A與P型多晶矽層502B時，用以形成暴露每一NMOS與PMOS區之遮 罩。因此，該第二光阻圖案510暴露PMOS區。
參照第5D圖，修整第二緩衝圖案505B。可依照第二緩衝圖案505B之材料使用不同的氣體執行該修整。亦即，若此第二緩衝圖案505B包含多晶矽，則使用包含HBr、Cl2 及O2 之氣體執行該修整。若該第二緩衝圖案505B包含鎢或矽化鎢，則使用包含Cl2 、N2 、及NF3 與SF6 之一的氣體執行該修整。
該第二緩衝圖案505B之CD依照蝕刻時間而減少，且該閘硬遮罩層504由於選擇性而沒有損壞。元件符號505C指PMOS區中之經修整之第二緩衝圖案505C。
參照第5E圖，移除第二光阻圖案510。該第二光阻圖案510可使用氧電漿移除。執行清潔製程。接著蝕刻閘硬遮罩504。元件符號504A與504B分別指NMOS區中之第一閘硬遮罩圖案504A及PMOS區中之第二閘硬遮罩圖案504B。
參照第5F圖，蝕刻金屬電極503、N型多晶矽層502A、及P型多晶矽層502B，以形成閘圖案。此後，剩餘在NMOS區中之部分金屬電極503稱為第一金屬電極圖案503A，及剩餘在PMOS區中之部分金屬電極503稱為第二金屬電極圖案503B。元件符號502A1與502B1分別指N型多晶矽圖案502A1與P型多晶矽圖案502B1。
即使該P型多晶矽圖案502B1係由正斜率形成，因為在蝕刻閘硬遮罩504前，CD藉由如第5D圖所示修整第二緩衝圖案505B而減少，故偏壓增加不大。
該第一緩衝圖案505A與經修整之第二緩衝圖案505C可在形成閘圖案時移除，或可在蝕刻閘硬遮罩504之後與蝕刻閘金屬電極503之前移除。
依據本發明之實施例，由於胞元區與周圍區之間圖案密度差異而增加之周圍區的CD，可藉由附加形成光阻圖案及於周圍區中修整硬遮罩而控制，致使胞元區與周圍區之間的CDs可被控制。
此外，藉由形成暴露PMOS區之光阻圖案與執行修整製程，在NMOS與PMOS區中閘圖案之形成期間，可控制PMOS區之CD，其中該PMOS區為由於P型多晶矽層而增加偏壓之區域。
同樣地，透過藉由修整閘硬遮罩之簡單遮罩製程，或在附加形成緩衝層以控制CD並形成閘圖案後執行修整製程，可充分控制PMOS區之CD。
此外，即使PMOS區中之P型多晶矽層被蝕刻而具有正斜率，藉由選擇性控制PMOS區之CD，偏壓增加不大。
雖然已說明本發明相關之特定實施例，但所屬技術領域中具有通常知識者可輕易了解，在不脫離下述申請專利範圍中所界定之本發明之精神與範圍下可進行各種改變與修改。
S‧‧‧傾斜外形
101‧‧‧基板
102‧‧‧多晶矽層
103‧‧‧氮化物系層
103A‧‧‧第一經蝕刻氮化物系層
103B‧‧‧第二經蝕刻氮化物系層
104A‧‧‧第一光阻圖案
104B‧‧‧第二光阻圖案
201‧‧‧基板
202‧‧‧蝕刻靶層
202A‧‧‧第一蝕刻靶圖案
202B‧‧‧第二蝕刻靶圖案
203‧‧‧硬遮罩
203A‧‧‧第一硬遮罩圖案
203B‧‧‧第二硬遮罩圖案
203C‧‧‧經修整之第二硬遮罩
204A‧‧‧第一遮罩圖案
204B‧‧‧第二遮罩圖案
205‧‧‧光阻圖案
301‧‧‧基板
302A‧‧‧N型多晶矽層
302A1‧‧‧N型多晶矽圖案
302B‧‧‧P型多晶矽層
302B1‧‧‧P型多晶矽圖案
303‧‧‧金屬電極
303A‧‧‧第一金屬電極圖案
303B‧‧‧第二金屬電極圖案
304‧‧‧閘硬遮罩
304A‧‧‧第一閘硬遮罩圖案
304B‧‧‧第二閘硬遮罩圖案
304C‧‧‧經修整之第二閘硬遮罩
305‧‧‧非結晶碳層
305A‧‧‧第一非結晶碳圖案
305B‧‧‧第二非結晶碳圖案
306‧‧‧SiON層
307‧‧‧BARC層
308A‧‧‧第一NMOS光阻圖案
308B‧‧‧第一PMOS光阻圖案
309‧‧‧第二光阻圖案
401‧‧‧基板
402A‧‧‧N型多晶矽層
402A1‧‧‧N型多晶矽圖案
402B‧‧‧P型多晶矽層
402B1‧‧‧P型多晶矽圖案
403‧‧‧金屬電極
403A‧‧‧第一金屬電極圖案
403B‧‧‧第二金屬電極圖案
404‧‧‧閘硬遮罩
404A‧‧‧第一閘硬遮罩圖案
404B‧‧‧第二閘硬遮罩圖案
405‧‧‧非結晶碳層
405A‧‧‧第一非結晶碳圖案
405B‧‧‧第二非結晶碳圖案
406‧‧‧SiON層
407A‧‧‧第一經圖案化緩衝層
407B‧‧‧第二經圖案化緩衝層
407C‧‧‧經修整之第二經圖案化緩衝層
408A‧‧‧第一BARC圖案
408B‧‧‧第二BARC圖案
409A‧‧‧第一NMOS光阻圖案
409B‧‧‧第一PMOS光阻圖案
410‧‧‧第二光阻圖案
501‧‧‧基板
502A‧‧‧N型多晶矽層
502A1‧‧‧N型多晶矽圖案
502B‧‧‧P型多晶矽層
502B1‧‧‧P型多晶矽圖案
503‧‧‧金屬電極
503A‧‧‧第一金屬電極圖案
503B‧‧‧第二金屬電極圖案
504‧‧‧閘硬遮罩
504A‧‧‧第一閘硬遮罩圖案
504B‧‧‧第二閘硬遮罩圖案
505‧‧‧緩衝層
505A‧‧‧第一緩衝圖案
505B‧‧‧第二緩衝圖案
505C‧‧‧經修整之第二緩衝圖案
506‧‧‧非結晶碳層
506A‧‧‧第一非結晶碳圖案
506B‧‧‧第二非結晶碳圖案
507‧‧‧SiON層
508‧‧‧BARC層
509A‧‧‧第一NMOS光阻圖案
509B‧‧‧第一PMOS光阻圖案
510‧‧‧第二光阻圖案
第1A與1B圖說明製造半導體元件之一般方法之剖面圖；第2A到2E圖說明依據本發明之第一實施例製造半導 體元件之方法之剖面圖；第3A到3F圖說明依據本發明之第二實施例製造半導體元件之方法之剖面圖；第4A到4F圖說明依據本發明之第三實施例製造半導體元件之方法之剖面圖；第5A到5F圖說明依據本發明之第四實施例製造半導體元件之方法之剖面圖。
501‧‧‧基板
502A1‧‧‧N型多晶矽圖案
502B1‧‧‧P型多晶矽圖案
503A‧‧‧第一金屬電極圖案
503B‧‧‧第二金屬電極圖案
504A‧‧‧第一閘硬遮罩圖案
504B‧‧‧第二閘硬遮罩圖案

Claims (19)

  1. 一種製造半導體元件之方法，包含：形成蝕刻靶層於包含胞元區(cell region)與周圍區(peripheral region)之基板上；形成具有第一部與第二部之第一遮罩圖案於該胞元區中之蝕刻靶層上方，及形成具有第一部與第二部之第二遮罩圖案於該周圍區中之該蝕刻靶層上方；形成光阻圖案於該胞元區上方；修整該第二遮罩圖案之該第一部；使用氧移除製程大致上同時移除該光阻圖案與該第一遮罩圖案之該第二部及該第二遮罩圖案之該第二部；及蝕刻該蝕刻靶層以於該胞元區中形成圖案及於該周圍區中形成圖案。
  2. 如申請專利範圍第1項之方法，其中形成該第一遮罩圖案與該第二遮罩圖案包含：形成第一遮罩於該蝕刻靶層上方；形成第二遮罩層於該第一遮罩層上方；蝕刻該第二遮罩層以形成該第一遮罩圖案之該第二部與該第二遮罩圖案之該第二部；及蝕刻該第一遮罩層以形成該第一遮罩圖案之該第一部與該第二遮罩圖案之該第一部。
  3. 如申請專利範圍第2項之方法，其中該第一遮罩層包含 氮化物系層。
  4. 如申請專利範圍第3項之方法，其中該第一遮罩層包含氮化矽。
  5. 如申請專利範圍第4項之方法，其中修整該第二遮罩圖案之該第一部包含執行電漿蝕刻製程。
  6. 如申請專利範圍第5項之方法，其中執行該電漿蝕刻製程包含使用包含四氟甲烷(CF4 )、三氟甲烷(CHF3 )及氧(O2 )之氣體。
  7. 如申請專利範圍第1項之方法，其中該蝕刻靶層包含傳導層。
  8. 如申請專利範圍第7項之方法，其中該傳導層包含多晶矽、金屬、或金屬矽化物。
  9. 如申請專利範圍第1項之方法，其中該胞元區與周圍區中之圖案包含閘圖案或位元線圖案。
  10. 一種製造半導體元件之方法，包含：形成N型多晶矽層與P型多晶矽層於包含N通道金屬氧化物半導體(NMOS)區與P通道金屬氧化物半導體(PMOS)區之基板上，該N型多晶矽層於該NMOS區中形成且該P型多晶矽層於該PMOS區中形成；形成金屬電極層於該等N型與P型多晶矽層上方；形成第一與第二閘硬遮罩圖案於該金屬電極層上方；形成暴露該PMOS區之光阻圖案；修整該PMOS區中之該第一閘硬遮罩圖案；使用氧移除製程大致上同時移除該光阻圖案及該第二 閘硬遮罩圖案；及使用該閘硬遮罩圖案蝕刻該金屬電極層與N型與P型多晶矽層，以形成複數之閘圖案。
  11. 如申請專利範圍第10項之方法，其中形成該等第一與第二閘硬遮罩圖案包含：形成氮化物系閘硬遮罩於該金屬電極層上方；形成非結晶碳層、氮氧化矽(SiON)層及抗反射塗布層於該氮化物系閘硬遮罩；形成遮罩圖案，以界定閘圖案區於該抗反射塗布層上方；及蝕刻該抗反射塗布層、該SiON層、該非結晶碳層及該氮化物系閘硬遮罩；其中，該經蝕刻氮化物系閘硬遮罩及該經蝕刻非結晶碳層分別對應於該等第一與第二閘硬遮罩圖案。
  12. 如申請專利範圍第11項之方法，其中蝕刻該抗反射塗布層、該SiON層、該非結晶碳層及該氮化物系閘硬遮罩包含移除該遮罩圖案及該SiON層。
  13. 如申請專利範圍第10項之方法，其中修整該第一閘硬遮罩圖案包含使用包含四氟甲烷(CF4 )、三氟甲烷(CHF3 )及氧(O2 )之氣體。
  14. 一種製造半導體元件之方法，包含：形成N型多晶矽層與P型多晶矽層於包含N通道金屬氧化物半導體(NMOS)區與P通道金屬氧化物半導體(PMOS)區之基板上，該N型多晶矽層於NMOS區中形成 且該P型多晶矽層於PMOS區中形成；形成金屬電極層於該等N型與P型多晶矽層上方；形成閘硬遮罩於該金屬電極上方；形成經圖案化緩衝層以界定閘圖案區於該閘硬遮罩上方，其中該緩衝層包含多晶矽、鎢或矽化鎢；形成暴露該PMOS區之光阻圖案；修整該PMOS區中之經圖案化緩衝層以減少該經圖案化緩衝層的臨界尺寸；利用氧電漿移除該光阻圖案；及使用該經圖案化緩衝層蝕刻該金屬電極層與該等N型及P型多晶矽層，形成複數之閘圖案。
  15. 如申請專利範圍第14項之方法，其中形成該經圖案化緩衝層以界定該等閘圖案區包含：形成緩衝層於該閘硬遮罩上方；形成非結晶碳層、氮氧化矽(SiON)層、及抗反射塗布層於該緩衝層上方；形成遮罩圖案以界定該閘圖案區於該抗反射塗布層上方；蝕刻該抗反射塗布層、該SiON層、該非結晶碳層及該緩衝層；及移除該經蝕刻之非結晶碳層。
  16. 如申請專利範圍第14項之方法，其中又包含：於形成該經圖案化緩衝層前，形成非結晶碳層與SiON層。
  17. 如申請專利範圍第14項之方法，其中形成該經圖案化緩 衝層以界定該等閘圖案區包含：形成非結晶碳層與SiON層於該閘硬遮罩上方；形成緩衝層於該SiON層上方；形成抗反射塗布層於該緩衝層上方；形成遮罩圖案以界定該等閘圖案區於該抗反射塗布層上方；及蝕刻該抗反射塗布層、該緩衝層、該SiON層及該非結晶碳層。
  18. 如申請專利範圍第14項之方法，其中當該經圖案化緩衝層包含多晶矽時，修整該經圖案化緩衝層包含使用包含溴化氫(HBr)、氯(Cl2 )及氧(O2 )之氣體。
  19. 如申請專利範圍第14項之方法，其中當該經圖案化緩衝層包含鎢或矽化鎢時，修整該經圖案化緩衝層包含使用包含Cl2 、氮(N2 )、及三氟化氮(NF3 )與六氟化硫(SF6 )其中之一的氣體。
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