KR101024251B1 - 반도체소자의 게이트배선 형성 방법 - Google Patents
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Abstract
본 발명은 주변회로지역에 형성되는 게이트배선의 CD를 감소시키는데 적합한 반도체소자의 게이트배선 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 게이트배선 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 적어도 폴리실리콘막을 포함하는 게이트배선을 상기 셀영역과 상기 주변회로영역 상부에 각각 형성하는 단계, 상기 셀영역을 덮는 셀영역보호마스크를 형성하는 단계, 및 상기 셀영역보호마스크를 식각장벽으로 상기 주변회로영역에 형성된 게이트배선중의 폴리실리콘막을 고밀도플라즈마식각장치에서 바이어스파워는 인가하지 않고 소스파워만을 인가하고, 브롬화수소와 산소를 혼합한 플라즈마를 이용하여 상기 폴리실리콘만을 선택적으로 식각하여 언더컷을 형성하는 단계를 포함한다.
게이트배선, 식각면, 폴리머, 주변회로영역, CD 바이어스, CD 이득, 고밀도플라즈마식각장치
Description
도 1a 내지 도 1c는 종래 기술에 따른 게이트배선의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트배선 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트산화막
23 : 폴리실리콘막 24 : 텅스텐막
25 : 게이트하드마스크질화막 26 : 저반사막
30 : 셀영역보호마스크 31 : 언더컷
200, 201 : 게이트배선
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 게이트배선 형성 방법에 관한 것이다.
최근에 반도체소자가 고집적화됨에 따라 소스 및 드레인영역으로 이용되는 불순물영역과 게이트배선의 폭이 감소되고 있다. 이에 따라, 반도체소자는 불순물영역의 접촉 저항 및 게이트배선의 시트저항(Sheet resistance; Rs)이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
게이트배선의 게이트배선막으로 폴리실리콘막을 적용하는 반도체소자 제조에서는 폴리실리콘막 식각시에 드러나는 게이트산화막이 손상되므로, 게이트배선막의 저항은 그대로 유지하면서 손상된 게이트산화막을 회복하기 위해 폴리실리콘막의 측면을 선택적으로 산화시키는 재산화(Re-oxidation) 공정이 수반된다. 여기서, 게이트산화막의 재산화 공정은 게이트배선 식각시 게이트산화막에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 실리콘기판에 잔류하는 폴리실리콘막 잔막을 산화시키며, 게이트배선의 에지에 있는 게이트산화막의 두께를 증가시켜서 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
특히, 게이트배선의 에지쪽에 있는 산화막은 그 두께 및 막의 품질에 의해 핫캐리어 특성, 서브 문턱전압(sub-threshold voltage) 특성[누설전류, 게이트유도드레인누설(GIDL)], 펀치쓰루(punchthrough) 특성, 소자 동작 속도에 많은 영향을 미친다.
그렇기 때문에 재산화공정은 필수적으로 진행되어야 한다.
최근에는 게이트배선의 저항을 낮추기 위해 폴리실리콘막과 텅스텐막의 순서 로 적층된 폴리메탈 게이트배선(Poly silicon-Metal gate electrode)을 사용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 게이트배선의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(11) 상에 게이트산화막(12)을 형성한 후, 게이트산화막(12) 상에 폴리실리콘막(13)과 텅스텐막(14)을 차례로 적층하고, 텅스텐막(14) 상에 게이트하드마스크질화막(15)과 저반사막(16)을 차례로 증착한다.
다음으로, 저반사막(16) 상에 게이트배선을 형성하기 위한 마스크패턴(17)을 감광막으로 형성한다.
도 1b에 도시된 바와 같이, 마스크패턴(17)을 식각장벽으로 하여 저반사막(16)과 게이트하드마스크질화막(15)을 선택적으로 식각한다. 이때, 셀영역에서의 패턴밀도는 조밀하여 식각면(18a)이 수직프로파일을 갖고 있지만, 주변회로영역의 패턴밀도는 조밀하지 않아 식각면(18b)이 경사진 프로파일을 갖고 형성된다. 즉, 주변회로영역에서는 폴리머(polymer)의 측벽 부착이 많아 경사진 식각면(18b)을 나타내어 CD 이득(Critical Dimension Gain)이 크게 된다. 이하, 셀영역의 CD 바이어스(bias)와 주변회로영역의 CD 바이어스 차이를 ID 바이어스(Isolated-Densed bias)라고 약칭한다. 여기서, CD 바이어스는 감광막의 DI CD(Developed Inspection Critical Dimension)에 대한 피식각층의 식각후의 FI CD(Final Inspection CD) 차이를 의미하며, 조밀한(dense) 패턴밀도를 갖는 셀영역 과 조밀하지 않은(isolated) 패턴밀도를 갖는 주변회로영역에서 식각후에 CD 바이어스 차이가 커진다.
도 1c에 도시된 바와 같이, 마스크패턴(17)을 제거한 후, 저반사막(16)과 게이트하드마스크질화막(15)을 식각장벽으로 하여 텅스텐막(14)과 폴리실리콘막(13)을 선택적으로 식각하여 셀영역에 게이트배선(100)을 형성함과 동시에 주변회로영역에 게이트배선(101)을 형성한다.
상기한 게이트배선(100, 101)을 형성하기 위한 식각종료후에는 셀영역은 CD 바이어스가 없지만(No bias), 주변회로영역은 식각종료후에 30㎚∼40㎚의 CD 이득이 발생한다.
그러나, 종래기술의 게이트배선 형성시에는 셀영역에서는 수직프로파일을 갖는 식각면이 형성되고 주변회로영역에서는 경사진 식각면을 갖고 형성됨에 따라 셀영역과 주변회로영역의 ID 바이어스가 커지게 되고, 이는 게이트배선의 미세화에 한계를 초래하고, 공정마진이 부족해지는 문제점을 갖는다.
따라서, 주변회로지역의 게이트배선의 CD 이득을 30nm∼40nm 이하로 제어하는 방법이 요구되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 주변회로지역에 형성되는 게이트배선의 CD를 감소시키는데 적합한 반도체소자의 게이트배선 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트배선 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 적어도 폴리실리콘막을 포함하는 게이트배선을 상기 셀영역과 상기 주변회로영역 상부에 각각 형성하는 단계, 상기 셀영역을 덮는 셀영역보호마스크를 형성하는 단계, 및 상기 셀영역보호마스크를 식각장벽으로 상기 주변회로영역에 형성된 게이트배선의 폴리실리콘막을 선택적으로 플라즈마 식각하여 언더컷을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 언더컷을 형성하는 단계는 ICP, DPS 또는 ECR중에서 선택되는 플라즈마식각장치에서 상기 게이트산화막을 식각중지막으로 하여 진행하는 것을 특징으로 하고, 상기 언더컷을 형성하는 단계는 상기 플라즈마식각장치에서 바이어스파워는 인가하지 않고 소스파워만을 인가하고, 브롬화수소와 산소를 혼합한 플라즈마를 이용하여 상기 폴리실리콘만을 선택적으로 식각하는 것을 특징으로 한다.
또한, 본 발명의 게이트배선 형성 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘막, 텅스텐막 및 게이트하드마스크의 순서로 적층하는 단계, 상기 게이트하드마스크 상에 게이트배선을 위한 마스크를 형성하는 단계, 상기 마스크를 식각장벽으로 상기 게이트하드마스크를 식각하는 단계, 상기 게이트하드마스크를 식각장벽으로 상기 텅스텐막과 상기 폴리실리콘막을 식각하여 상기 셀영역과 상기 주변회로영역 상부에 각각 게이트배선을 형성하는 단계, 상기 셀영역을 덮는 셀영역보호마스크를 형성하는 단계, 및 상기 셀영역보호마스크를 식각장벽으로 상기 주변회로영역에 형성된 게이트배선의 폴리실리콘막을 선택적으로 플라즈마 식각하여 언더컷을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 게이트배선 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(21) 상에 게이트산화막(22)을 형성한 후, 게이트산화막(22) 상에 폴리실리콘막(23)과 텅스텐막(24)을 차례로 적층한다.
그리고 나서, 텅스텐막(24) 상에 게이트하드마스크질화막(25)과 저반사막(26)을 차례로 증착한다. 이때, 저반사막(26)은 SiON으로 형성하며, 저반사막(26)은 후속 마스크패턴의 패터닝 공정을 용이하게 진행하기 위해 도입한 것이다.
다음으로, 저반사막(26) 상에 게이트배선을 형성하기 위한 마스크패턴(27)을 감광막으로 형성한다.
도 2b에 도시된 바와 같이, 마스크패턴(27)을 식각장벽으로 하여 저반사막(26)과 게이트하드마스크질화막(25)을 선택적으로 식각한다.
이때, 셀영역에서의 패턴밀도는 조밀하여 식각면(28a)이 수직프로파일을 갖고 있지만, 주변회로영역의 패턴밀도는 조밀하지 않아 식각면(28b)이 경사진 프로파일을 갖고 형성된다. 이러한 경사진 프로파일은 폴리머 부착에 의한 것이다.
도 2c에 도시된 바와 같이, 마스크패턴(27)을 제거한 후, 저반사막(26)과 게이트하드마스크질화막(25)을 식각장벽으로 하여 텅스텐막(24)과 폴리실리콘막(23)을 선택적으로 식각하여 셀영역에 게이트배선(200)을 형성함과 동시에 주변회로영역에 게이트배선(201)을 형성한다.
이때에도, 셀영역에서의 패턴밀도는 조밀하여 식각면(29a)이 수직프로파일을 갖고 있지만, 주변회로영역의 패턴밀도는 조밀하지 않아 식각면(29b)이 경사진 프로파일을 갖고 형성된다.
도 2d에 도시된 바와 같이, 게이트배선(200, 201)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 덮고 주변회로영역을 오픈시키는 셀영역보호마스크(30)를 형성한다.
다음으로, 셀영역보호마스크(30)를 식각장벽으로 하여 ICP(Inductively Coupled Plasma), DPS(Decoupled Plasma Source) 및 ECR(Electron Cyclotron Resonance) 형태의 플라즈마식각장치 중에서 선택된 고밀도플라즈마식각장치에서 게이트배선(201) 중의 폴리실리콘막(23)을 선택적으로 식각한다.
이때, 고밀도플라즈마식각장치에서의 식각 공정은 반도체 기판(21)에 바이어스파워(bias power)를 가하지 않고 소스파워(source power)만 인가한 상태로 브롬 화수소(HBr)와 산소(O2)를 혼합한 플라즈마를 사용하여 진행하는데, 이는 게이트산화막(22)에 대한 고선택비 식각을 진행함을 의미한다. 즉, 게이트산화막(22)을 식각중지막으로 한다. 여기서, 바이어스파워를 인가하지 않는 이유는 게이트산화막(22)의 소모를 최소화하기 위함이다.
위와 같은 조건의 고밀도플라즈마장치에서 폴리실리콘막(23)을 식각하면, 텅스텐막(24)과 게이트산화막(22)은 식각되지 않고 폴리실리콘막(23)만 선택적으로 측면이 등방성 식각되어 텅스텐막(24) 아래에 언더컷(Undercut, 31) 구조가 형성된다. 이때, 폴리실리콘막(23)만 선택적으로 식각할 수 있는 것은 브롬화수소(HBr)에 의한 것이며, 브롬화수소와 산소는 텅스텐막(24)과 게이트산화막(22) 등의 산화막은 식각하지 않는다.
결국, 언더컷(31) 구조에 의해 주변회로영역에 형성되는 게이트배선(201)은 그 CD가 감소된다.
한편, 고밀도플라즈마식각장치에서 ICP 또는 DPS 형태의 플라즈마식각장치를 이용하는 경우에는, 소스파워는 500W∼2000W 범위이고, 브롬화수소의 유량은 50sccm∼200sccm이며, 산소의 유량은 2sccm∼20sccm 범위이다.
그리고, 고밀도플라즈마식각장치에서 ECR 형태의 플라즈마식각장치를 사용하는 경우에는, 소스파워 역할을 하는 마이크로웨이브 파워는 1000W∼3000W 범위이고, 브롬화수소의 유량은 50sccm∼200sccm이며, 산소의 유량은 2sccm∼20sccm 범위이다.
다음으로, 도 2e에 도시된 바와 같이, 셀영역보호마스크(30)를 제거한다.
상술한 바와 같이, 본 발명에 따르면, 폴리실리콘막(23)의 식각종료후에는 셀영역과 주변회로영역에서 게이트배선의 CD 이득 차이가 10nm∼20nm 범위로 현저히 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 주변회로영역에 형성되는 게이트배선중 폴리실리콘막의 측면을 선택적으로 식각하므로써 주변회로영역의 게이트배선의 CD를 감소시켜 반도체소자의 고집적화를 구현할 수 있는 효과가 있다.
Claims (10)
- 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 적어도 폴리실리콘막을 포함하는 게이트배선을 상기 셀영역과 상기 주변회로영역 상부에 각각 형성하는 단계;상기 셀영역을 덮는 셀영역보호마스크를 형성하는 단계; 및상기 셀영역보호마스크를 식각장벽으로 상기 주변회로영역에 형성된 게이트배선의 폴리실리콘막을 선택적으로 플라즈마 식각하여 언더컷을 형성하는 단계를 포함하는 반도체소자의 게이트배선 형성 방법.
- 제1항에 있어서,상기 언더컷을 형성하는 단계는,플라즈마식각장치에서 바이어스파워는 인가하지 않고 소스파워만을 인가하고, 브롬화수소와 산소를 혼합한 플라즈마를 이용하여 상기 폴리실리콘막만을 선택적으로 측면 식각하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 제2항에 있어서,상기 언더컷을 형성하는 단계는,ICP, DPS 및 ECR 중에서 선택되는 플라즈마식각장치에서 상기 게이트산화막을 식각중지막으로 하여 진행하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 제3항에 있어서,상기 ICP 또는 DPS를 이용한 플라즈마식각장치에서는,소스파워를 500W∼2000W 범위로 인가하고, 브롬화수소의 유량을 50sccm∼200sccm로 하며, 산소의 유량을 2sccm∼20sccm 범위로 하여 진행하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 제3항에 있어서,상기 ECR를 이용한 플라즈마식각장치에서는,마이크로웨이브 파워를 1000W∼3000W 범위로 인가하고, 브롬화수소의 유량을 50sccm∼200sccm로 하며, 산소의 유량을 2sccm∼20sccm 범위로 하여 진행하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 폴리실리콘막, 텅스텐막 및 게이트하드마스크의 순서로 적층하는 단계;상기 게이트하드마스크 상에 게이트배선을 위한 마스크를 형성하는 단계;상기 마스크를 식각장벽으로 상기 게이트하드마스크를 식각하는 단계;상기 게이트하드마스크를 식각장벽으로 상기 텅스텐막과 상기 폴리실리콘막을 식각하여 상기 셀영역과 상기 주변회로영역 상부에 각각 게이트배선을 형성하는 단계;상기 셀영역을 덮는 셀영역보호마스크를 형성하는 단계; 및상기 셀영역보호마스크를 식각장벽으로 상기 주변회로영역에 형성된 게이트배선의 폴리실리콘막을 선택적으로 플라즈마 식각하여 언더컷을 형성하는 단계를 포함하는 반도체소자의 게이트배선 형성 방법.
- 제6항에 있어서,상기 언더컷을 형성하는 단계는,플라즈마식각장치에서 바이어스파워는 인가하지 않고 소스파워만을 인가하고, 브롬화수소와 산소를 혼합한 플라즈마를 이용하여 상기 폴리실리콘막만을 선택적으로 측면 식각하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 제7항에 있어서,상기 언더컷을 형성하는 단계는,ICP, DPS 및 ECR중에서 선택되는 플라즈마식각장치에서 상기 게이트산화막을 식각중지막으로 하여 진행하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 제8항에 있어서,상기 ICP 또는 DPS를 이용한 플라즈마식각장치에서는,소스파워를 500W∼2000W 범위로 인가하고, 브롬화수소의 유량을 50sccm∼200sccm로 하며, 산소의 유량을 2sccm∼20sccm 범위로 하여 진행하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
- 제8항에 있어서,상기 ECR를 이용한 플라즈마식각장치에서는,마이크로웨이브 파워를 1000W∼3000W 범위로 인가하고, 브롬화수소의 유량을 50sccm∼200sccm로 하며, 산소의 유량을 2sccm∼20sccm 범위로 하여 진행하는 것을 특징으로 하는 반도체소자의 게이트배선 형성 방법.
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