KR100604757B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 라인 타입 저장전극 노드 콘택 마스크 공정 전에 라인 타입 저장전극 노드 콘택 마스크를 네거티브 마스크를 사용하여 라인 타입 저장전극 노드 콘택 위의 제2 절연막만을 식각하는 본 발명의 방법은 비트라인 콘택 플러그 상부에 있는 제2 절연막을 식각하지 않음으로써 비트라인과 연결되는 플러그에 있는 폴리의 손실을 막아 액티브 영역의 어택을 제거할 수 있어 소자의 동작을 원할히 하여 소자의 제조 공정 수율을 향상시킬 수 있다.

Description

반도체 소자의 콘택 형성방법{Method for forming contact in semiconductor device}
도 1의 (a) 내지 (f)는 종래의 기술에 따라 반도체 소자의 저장 전극 콘택 플러그 폴리를 형성하기 위한 공정을 평면도로 도시한 도면
도 2 는 상기 도 1f 의 지점 A에서 본 단면도로서, Y축의 비트라인 콘택 부분을 도시한 도면
상기 도 3 은 상기 도 1f 의 지점 B에서 본 단면도로서, 저장전극 부분을 도시한 도면
도 4는 상기 도 1f 의 포인트 C에서 본 단면도로서, 상기 포인트 C 는 상기 도 2 및 도 3의 (d) 상태에서 폴리를 식각하여 X 축으로 본 단면도임
도 5 및 도 6의 (a) 내지 (d)는 본 발명의 방법에 따른 반도체 소자의 콘택 형성 공정 단계를 도시한 단면도
도 7 은 본 발명의 방법에 따라 상기 도 1f 의 포인트 C에서 본 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 소자분리 산화막 2 : 제1 절연막
3 : 워드라인 6 : 제1 플러그 폴리
8 : 제2 절연막 9 : 비트라인
15 : 비트라인 스페이서 17 : 제2 플러그 폴리
19 : 라인 타입 저장전극 콘택 마스크
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 저장전극 콘택 마스크를 네거티브 마스크를 이용함에 의해 비트라인과 연결되는 플러그에 있는 폴리의 손실을 막아 액티브 영역으로의 어택(attack)을 방지하여 소자의 제조 공정 수율을 향상시킬 수 있는 반도체 소자의 콘택 형성 방법에 관한 것이다.
첨부된 도면 도 1 내지 도 3을 참조하여 종래의 기술에 따른 저장 전극 콘택 형성 공정에 대해 설명하기로 한다.
도 1 은 반도체 소자의 저장 전극 콘택 플러그 폴리를 형성하기 위한 공정을 평면도로 도시한 것이다.
먼저, 반도체 기판상에 소자분리 산화막(1)을 형성하고, 워드라인(3)을 형성한다.(도 a, b 참조)
다음, 랜딩 플러그(5)를 형성한다. 이때 상기 랜딩 플러그(5) 형성공정은 비트라인 콘택과 라인 타입 저장전극 콘택의 자리에 제1 플러그를 형성하는 공정이다.(도 c 참조)
비트라인 콘택(7)과 비트라인(9)을 형성한다.(도 d 및 도 e 참조)
다음, 라인 타입 저장전극 콘택 마스크를 사용하여 저장전극 콘택 플러그를 형성한다.(도 f 참조)
한편, 상기 도 1e 에서 도 1f 로 넘어가는 공정을 단면도로 도시한 도 2 와 도 3을 를 참조하여 설명하기로 한다.
상기 도 2 는 상기 도 1f 의 지점 A에서 본 단면도로서, Y축의 비트라인 콘택 부분을 도시한 도면이고,
상기 도 3 은 상기 도 1f 의 지점 B에서 본 단면도로서, 저장전극 부분을 도시한 도면이다.
도 2 및 도 3의 각 (a) 는 비트라인(9)을 형성한 후, 비트라인 스페이서 형성 절연막(15)을 증착한 상태의 도면이고,
도 2 및 도 3의 각 (b) 는 상기 비트라인 스페이서 형성용 절연막(15)을 식각한 후의 단면도로서, 이때 제2 절연막(8)까지 식각하여 저장전극 노드(6)를 오픈시킨다.
상기 2 및 도 3의 각 (c) 는 전체구조 상부에 제2 플러그 폴리(17)를 증착하여 저장전극 노드를 채워 넣은 상태의 단면도이다.
도 2 및 도 3의 각 (d) 는 상기 제2 플러그 폴리층(17)의 상부에 라인 타입 저장전극 콘택 마스크(19)를 형성한 후의 상태를 도시한 단면도이다.
한편, 상기 단면도상으로는 Y축이라 마스크가 어택 포인트(Attack Point) 뒤쪽에 형성되어 있는 것이어서 저장전극 콘택 부분이 전부 마스크로 형성되어 있고, 그 외 나머지 부분은 오픈이 되어 있는 상태이다. 이는 상기 도 1f 의 평면도 상태에서 보면 쉽게 알 수 있다.
상기 도면에서 알 수 있듯이 비트라인(9)과 연결되어 있는 액티브 영역의 폴 리가 오픈되어져 있다.
특히 도 3의 (d)는 저장전극 콘택 부분이 마스크로 덮어져 있는 상황이다.
한편, 도 4 은 상기 도 1f 의 포인트 C에서 본 단면도로서, 상기 포인트 C 는 상기 도 2 및 도 3의 (d) 상태에서 폴리를 식각하여 X 축으로 본 단면도이다.
상기 단면도에서 비트라인(9)과 연결되어 있는 폴리(17)가 식각되어 액티브 영역이 어택을 받게 된다.
상기 도면에서 비트라인(9)과 제2 절연막(8)은 제2 플러그 폴리(17)의 뒷 쪽 부분, 즉 비트라인(9)의 하부에 형성되어 있다.
타켓을 조절할 수 있으면 되지만 폴리 식각을 할 때 비트라인 옆으로 남는 폴리 레지듀(Poly Residue)와 스트링거(Stringer)를 제거하기 위해서는 과도 식각(Over Etch)이 필수적으로 들어가야 하므로 종래의 방식으로는 상기에 기술한 바와 같은 어택을 피할 수 없는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 라인 타입 저장전극 노드 콘택 마스크 공정 전에 라인 타입 저장전극 노드 콘택 마스크를 네거티브 마스크를 사용하여 라인 타입 저장전극 노드 콘택 위의 제2 절연막만을 식각함으로써 비트라인 콘택 플러그 상부에 있는 제2 절연막을 식각하지 않아 비트라인과 연결되는 플러그에 있는 폴리의 손실을 막아 액티브 영역의 어택을 제거할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은,
반도체 기판상에 소자분리 산화막, 워드라인을 형성한 후, 전체구조 상부에 제2 절연막을 증착하는 단계와;
삭제
제1 콘택 플러그 마스크 공정으로 상기 제 제2 절연막을 패터닝한 후, 제1 플러그 폴리를 형성하는 단계와;
비트라인을 형성한 후, 비트라인 스페이서 형성 절연막을 증착하고, 상기 스페이서 형성용 절연막을 식각하여 비트라인 스페이서를 형성하되, 상기 제2 절연막은 식각하지 않고 저장전극 노드 콘택 자리의 제2 절연막을 저장전극 노드 콘택 마스크의 네거티브 마스크를 사용하여 제거하는 단계와;
전체구조 상부에 제2 플러그 폴리층을 형성한 후, 라인 타입 저장전극 콘택 마스크를 형성하는 단계를 포함하는 것을 특징으로 한다.
한편, 상기한 본 발명의 방법에서, 상기 네거티브 마스크를 사용하지 않을 경우, 즉 포지티브 마스크를 사용하는 경우는 폴리 도핑농도에 따른 식각률의 차이를 이용하여 상기 제1 플러그 폴리와 제2 플러그 폴리의 도핑농도를 다르게 형성할 수도 있다.
또한 본 발명은 상기 상기 제1 플러그 폴리의 도핑농도를 0.6E20 ∼1.35E20 atoms/cc 로 하고, 제 2 플러그 폴리의 도핑농도를 의 도핑농도를 2.0E20 ∼4.75E20 atoms/cc 로 하는 것을 특징으로 한다.
또한 상기 제1 플러그 폴리와 제2 플러그 폴리의 도핑방법으로 POCl3 를 사용하여 디퓨젼 시키는 것을 특징으로 하며,
상기 제1 플러그 폴리와 제2 플러그 폴리의 도핑방법으로 P, As,를 이온 임플란테이션 방법으로 주입시키는 것을 특징으로 하며,
상기 제1 플러그 폴리와 제2 플러그 폴리의 증착시 PH3 나 AsH3 와 반응시켜 인-시튜로 도핑하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 5 및 도 6 은 본 발명의 방법에 따른 반도체 소자의 콘택 형성 공정 단계를 도시한 단면도로서,
상기 도시된 도 1 의 (f)에서의 포인트 A 와 B 지점에서의 본 상태의 단면도를 각각 도시한 도면이다.
상기 도 5 및 도 6 의 각 (a)에 도시된 상태까지의 공정은 종래의 기술과 동일하므로 상세한 설명은 생략한다.
먼저, 도 5 및 도 6 의 각 (b) 는 비트라인(9)을 형성한 후, 비트라인 스페이서 형성 절연막(15)을 증착하고, 상기 비트라인 스페이서 형성용 절연막(15)을 식각한 후의 단면도이다.
이때 본 발명에서는 종래의 방법과는 달리 제2 절연막(8)까지 식각하지 않고 비트라인 스페이서 절연막(15)까지만 식각한다.
상기 5 및 도 6의 각 (c) 는 네거티브 마스크를 사용하여 라인 타입 저장전극 노드 콘택 마스크를 형성한 후에, 상기 (b)의 공정에서 식각하지 않은 제2 절연막(8)을 식각한 후의 단면도이다.
상기 공정에서 네거티브 마스크를 사용했기 때문에 저장전극 노드 부분의 제2 절연막(8)이 식각이 되고, 나머지 부분은 마스크로 닫혀 있는 상황이므로 제2 절연막(8)이 그대로 남아 있게 된다.
도 5 및 도 6의 각 (d) 는 전체구조 상부에 제2 플러그 폴리층(17)을 형성한 후, 라인 타입 저장전극 콘택 마스크(19)를 형성한 후의 상태를 도시한 단면도이다.
종래의 방법인 도 2 및 도3의 (d) 에서의 공정과 비교하면, 비트라인(9)과 연결되는 제1 플러그 폴리(6) 위에 제2 절연막(8)이 그대로 남아 있는 것이 다른점이다.
한편, 도 7 은 상기 도 1f 의 포인트 C에서 본 단면도이다.
상기 도면을 참조하면, 상기 제2 절연막(8)으로 인해 폴리를 식각할 때 과도 식각이 이루어져도 절연막(8)이 존재하여 액티브가 어택을 받는 일이 없어지게 되는 것이다.
즉 종래의 방법인 상기 도 2 및 도 3 에서는, 비트라인(9)과 제2 절연막(8)이 제2 플러그 폴리(17)의 뒷측에 있었지만 도 5 및 도 6의 단면도에서는 비트라인(9)이 제2 플러그 폴리(17)의 뒷측에 있는 것이고, 제2 절연막(8)은 제1 플러그 폴리(6) 위에까지 형성되어 있는 것이다.
한편, 상기의 방법과는 달리 제1 플러그 폴리(6)와 제2 플러그 폴리(17)의 도핑농도를 다르게 하는 방법도 있다. 즉, 제1 플러그 폴리(6)의 도핑농도를 약하게 하여 비정질 상태에 가깝게 하고, 제2 플러그 폴리(17)의 도핑농도를 높여서 라인 타입 저장전극 플러그 폴리를 식각할 때, 폴리의 도핑농도가 낮으면 식각률이 느리고, 높으면 식각률이 빠르기 때문에 이를 이용하는 방법이다.
즉, 제2 플러그 폴리(17)를 식각하면서 어느 정도의 과도 식각이 이루어져도 제1 플러그 폴리(6)의 일부분만 식각되어 비트라인(9)과 연결되어 있는 부분의 액티브 영역의 어택을 막을 수 있는 것이다.
상기에서 상기 제1 플러그 폴리의 도핑농도를 0.6E20 ∼1.35E20 atoms/cc 로 하고, 제 2 플러그 폴리의 도핑농도를 의 도핑농도를 2.0E20 ∼4.75E20 atoms/cc 로 한다.
참고로, 상기에서 상기 제1 플러그 폴리(6)와 제2 플러그 폴리(17)의 도핑방법으로 POCl3 를 사용하여 디퓨젼 시킬 수 있으며, 또는 P 나 As 를 이온 임플란테이션 방법으로 주입시킬 수도 있으며, 또는 PH3 나 AsH3 와 반응시켜 인-시튜로 도핑할 수도 있다.
이상 상술한 바와 같이, 라인 타입 저장전극 노드 콘택 마스크 공정 전에 라인 타입 저장전극 노드 콘택 마스크를 네거티브 마스크를 사용하여 라인 타입 저장전극 노드 콘택 위의 제2 절연막만을 식각하는 본 발명의 방법은 비트라인 콘택 플러그 상부에 있는 제2 절연막을 식각하지 않음으로써 비트라인과 연결되는 플러그에 있는 폴리의 손실을 막아 액티브 영역의 어택을 제거할 수 있어 소자의 동작을 원할히 하여 소자의 제조 공정 수율을 향상시킬 수 있다.

Claims (6)

  1. 삭제
  2. 반도체 소자의 콘택 형성방법에 있어서,
    반도체 기판상에 소자분리 산화막, 워드라인을 형성한 후, 전체구조 상부에 제2 절연막을 증착하는 단계와;
    제1 콘택 플러그 마스크 공정으로 상기 제2 절연막을 패터닝한 후, 제1 플러그 폴리를 형성하는 단계와;
    비트라인을 형성한 후, 비트라인 스페이서 형성 절연막을 증착하고, 상기 스페이서 형성용 절연막을 식각하여 비트라인 스페이서를 형성하되, 상기 제2 절연막은 식각하지 않고 저장전극 노드 콘택 자리의 제2 절연막을 저장전극 노드 콘택 마스크의 포지티브 마스크를 사용하여 제거하는 단계와;
    전체구조 상부에 제2 플러그 폴리층을 형성하되, 상기 제1 플러그 폴리와 제2 플러그 폴리의 도핑농도를 다르게 형성하는 단계; 및
    라인 타입 저장전극 콘택 마스크를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
  3. 제 2 항에 있어서,
    상기 제1 플러그 폴리의 도핑농도를 0.6E20 ∼1.35E20 atoms/cc 로 하고, 제 2 플러그 폴리의 도핑농도를 의 도핑농도를 2.0E20 ∼4.75E20 atoms/cc 로 하는 것
  4. 제 2 항에 있어서,
    상기 제1 플러그 폴리와 제2 플러그 폴리의 도핑방법으로 POCl3 를 사용하여 디퓨젼 시키는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
  5. 제 2 항에 있어서,
    상기 제1 플러그 폴리와 제2 플러그 폴리의 도핑방법으로 P, As,를 이온 임플란테이션 방법으로 주입시키는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
  6. 제 2 항에 있어서,
    상기 제1 플러그 폴리와 제2 플러그 폴리의 증착시 PH3 나 AsH3 와 반응시켜 인-시튜로 도핑하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법
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