KR100400303B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 듀얼 게이트전극 제조공정에서 듀얼 다마신(dual damascene) 구조를 이용하여 게이트전극이 형성될 영역을 노출시키는 절연막패턴을 형성하고, 전체표면 상부에 p+ 다결정실리콘층을 형성하여 PMOS 소자를 구현하고, NMOS영역에 형성되어 있는 p+ 다결정실리콘층에 n+ 불순물을 이용한 카운터 도핑으로 NMOS소자를 구현함으로써 p+ 이온주입공정에 의해 게이트절연막의 특성이 저하되는 것을 방지할 수 있고, 게이트전극으로 구성되는 다결정실리콘층의 두께 조절을 용이하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 로직 및DRAM의 듀얼 게이트(dual gate)의 제조공정에서 다마신 구조와 카운터 도핑(counter doping)을 이용하여 듀얼 게이트전극을 형성함으로써 도핑농도에 따른 식각속도의 차이에 의해 식각프로파일이 차이가 나는 것을 방지하고, 그에 따른 소자의 동작 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
종래의 듀얼 게이트 전극을 제조하는 방법은 언도프(undoped)된 폴리실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(implant)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+ 게이트와 p+ 게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.
그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성 상 게이트 공핍(depletion)이 일어나기 쉽다.
또한, 후자의 방법은 n+/p+ 다결정실리콘 게이트를 증착해야 하므로 각각의 공정을 셋-업 해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착한 다음, 디파인하고 패터닝해야 되는 복잡성이 있다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.
먼저, PMOS영역(Ⅰ)과 NMOS영역(Ⅱ)이 구비되는 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(12)을 형성한다. (도 1a 참조)
다음, PMOS영역(Ⅰ)과 NMOS영역(Ⅱ)에 n웰(13)과 p웰(14)을 각각 형성한다.
그 다음, 전체표면 상부에 게이트절연막(15)과 언도프트 다결정실리콘층(16)을 순차적으로 형성한다.
다음, 도시되어 있지는 않지만 PMOS영역(Ⅰ)과 NMOS영역(Ⅱ)을 노출시키는 이온주입마스크를 각각 사용하여 p형 불순물인 붕소(B)와 n형 불순물인 인(P)을 이온주입함으로써 p+ 다결정실리콘층과 n+ 다결정실리콘층을 형성한다. (도 1b 참조)
그 다음, 전체표면 상부에 게이트전극으로 사용되는 금속층과 마스크절연막을 순차적으로 형성한다. 상기 금속층은 W막이 사용된다.
다음, 게이트전극을 정의하는 게이트전극 마스크를 식각마스크로 상기 마스크절연막, 금속층, n+ 다결정실리콘층, p+다결정실리콘층 및 게이트절연막(15)을 식각하여 마스크절연막패턴(20) PMOS영역(Ⅰ)에는 p+다결정실리콘층패턴(18)과 금속층패턴(19)으로 되는 게이트전극과 NMOS영역(Ⅱ)에는 n+ 다결정실리콘층패턴(17)과 금속층패턴(19)으로 되는 듀얼 게이트전극을 형성한다. (도 1c 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, NMOS영역 및 PMOS영역에 게이트전극용 도전층은 각각 서로 다른 종류의 불순물이 이온주입되어 있기 때문에 게이트전극을 정의하는 식각공정에서 식각속도 차이에 의해 반도체기판의 활성영역이 손상될 수 있고, PMOS영역의 언도프트 다결정실리콘층에 p+불순물을 이온주입하여 p+ 다결정실리콘층을 형성하는 경우, 상기 p+다결정실리콘층에서 게이트절연막으로 p+불순물이 침투하여 소자의 플랫밴드(flat band) 및 문턱전압을 변경시키는 등의 소자 특성을 열화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, PMOS영역 및 NMOS영역에 듀얼 게이트전극을 형성하는 공정에서 반도체기판 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비되는 층간절연막을 형성하고, 전체표면 상부에 p+다결정실리콘층을 형성하여 PMOS영역에 PMOS소자를 형성한 다음, NMOS영역에 n+ 불순물의 카운터 도핑으로 n+다결정실리콘층을 형성하여 NMOS 소자를 형성함으로써 동작특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 12, 23 : 소자분리절연막
13, 25 : n웰 14, 27 : p웰
15, 31 : 게이트절연막 16 : 언도프트 다결정실리콘층
17, 39 : n+다결정실리콘층패턴 18, 37 : p+다결정실리콘층패턴
19, 41 : 금속층패턴 20, 43 : 마스크절연막패턴
29 : 희생절연막 33 : p+다결정실리콘층
35 : 감광막패턴 45 : 절연막 스페이서
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
PMOS영역 및 NMOS영역이 구비되는 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,
상기 PMOS영역과 NMOS영역에 n웰과 p웰을 형성하는 공정과,
전체표면 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비되는 희생절연막을 형성하는 공정과,
상기 홈의 저부에 게이트절연막을 형성하는 공정과,
전체표면 상부에 p+ 다결정실리콘층을 소정 두께 형성하는 공정과,
상기 p+ 다결정실리콘층 상부에 상기 NMOS영역을 노출시키는 절연막패턴을 형성하는 공정과,
상기 절연막패턴을 이온주입마스크로 상기 p+다결정실리콘층에 n+불순물을카운터 도핑하여 n+다결정실리콘층을 형성하는 공정과,
상기 절연막패턴을 제거하는 공정과,
전체표면 상부에 상기 홈이 매립되도록 금속층을 형성하는 공정과,
상기 금속층과 p+다결정실리콘층 및 n+다결정실리콘층을 상기 희생절연막을 식각장벽으로 이용한 식각공정으로 제거하여 상기 홈을 매립하는 금속층패턴과 p+다결정실리콘층패턴의 적층구조와 금속층패턴과 n+다결정실리콘층패턴의 적층구조로 되는 게이트전극을 형성하는 공정과,
상기 희생절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 듀얼 게이트전극을 형성하는 방법에 관한 것이다.
먼저, PMOS영역(Ⅰ)과 NMOS영역(Ⅱ)이 구비되는 반도체기판(21)에 활성영역을 정의하는 소자분리절연막(23)을 형성한다. (도 2a 참조)
다음, 상기 PMOS영역(Ⅰ) 및 NMOS영역(Ⅱ)에 각각 n웰(25) 및 p웰(27)을 형성한다.
그 다음, 전체표면 상부에 희생절연막(29)을 형성한다. 이때, 상기 희생절연막(29)은 다결정실리콘층과 식각선택비 차이를 갖는 BPSG막을 이용하여 형성한다. (도 2b 참조)
다음, 상기 PMOS영역(Ⅰ) 및 NMOS영역(Ⅱ)에서 게이트전극으로 예정되는 부분을 노출시키는 게이트전극마스크를 식각마스크로 상기 희생절연막(29)을 식각하여 홈을 형성한다.
그 다음, 상기 구조를 세정하여 불순물 및 자연산화막 등을 제거하고, 산화공정을 실시하여 상기 홈 저부에 게이트절연막(31)을 형성한다.
그 다음, 전체표면 상부에 p+다결정실리콘층(33)을 소정 두께 형성한다. (도 2c 참조)
다음, 전체표면 상부에 산화막을 형성한다.
그 다음, 상기 산화막 상붕에 상기 NMOS영역(Ⅱ)을 노출시키는 감광막패턴(도시 안됨)을 형성한다.
다음, 상기 감광막패턴을 식각마스크로 상기 산화막을 식각하여 상기 NMOS영역(Ⅱ)을 노출시키는 산화막패턴(35)을 형성한다.
그 다음, 상기 감광막패턴을 제거한다. (도 2d 참조)
다음, 상기 산화막패턴(35)을 이온주입 마스크로 사용하여 상기 노출된 NMOS영역(Ⅱ) 상의 p+다결정실리콘층(33)에 n+불순물을 카운터도핑시켜 n+다결정실리콘층으로 형성한다. 이때, 상기 카운터 도핑공정은 650 ∼ 850℃의 Ph3분위기에서 열처리하거나, Ph3이온을 이온주입하여 실시된다.
그 다음, 상기 산화막패턴(35)을 제거한다.
다음, 전체표면 상부에 금속층을 형성한다. 이때, 상기 금속층은 W막으로 형성한다.
그 다음, 상기 금속층, p+다결정실리콘층(33) 및 n+다결정실리콘층을 전면식각공정 또는 화학적 기계적 연마(chemical mechanical polishin, CMP)공정으로 제거하여 상기 PMOS영역(Ⅰ)에는 p+다결정실리콘층패턴(37)과 금속층패턴(41)의 적층구조, 상기 NMOS영역(Ⅱ)에는 n+다결정실리콘층패턴(39)과 금속층패턴(41)의 적층구조로 되는 게이트전극을 형성한다. (도 2e 참조)
다음, 상기 희생절연막(29)을 제거하여 상기 게이트전극을 노출시킨다.
그 다음, 상기 게이트전극의 금속층패턴(41) 상부에 마스크절연막패턴(43)을 형성한다.
그 후, 상기 마스크절연막패턴(43)과 게이트전극의 측벽에 절연막 스페이서(45)를 형성한다. (도 2f 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 듀얼 게이트전극 제조공정에서 듀얼 다마신(dual damascene) 구조를 이용하여 게이트전극이 형성될 영역을 노출시키는 절연막패턴을 형성하고, 전체표면 상부에 p+ 다결정실리콘층을 형성하여 PMOS 소자를 구현하고, NMOS영역에 형성되어 있는 p+ 다결정실리콘층에 n+ 불순물을 이용한 카운터 도핑으로 NMOS소자를 구현함으로써 p+ 이온주입공정에 의해 게이트절연막의 특성이 저하되는 것을 방지할 수 있고, 게이트전극으로 구성되는 다결정실리콘층의 두께 조절을 용이하게 하는 이점이 있다.
Claims (8)
- PMOS영역 및 NMOS영역이 구비되는 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,상기 PMOS영역과 NMOS영역에 n웰과 p웰을 형성하는 공정과,전체표면 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비되는 희생절연막을 형성하는 공정과,상기 홈의 저부에 게이트절연막을 형성하는 공정과,전체표면 상부에 p+ 다결정실리콘층을 소정 두께 형성하는 공정과,상기 p+ 다결정실리콘층 상부에 상기 NMOS영역을 노출시키는 절연막패턴을 형성하는 공정과,상기 절연막패턴을 이온주입마스크로 상기 p+다결정실리콘층에 n+불순물을 카운터 도핑하여 n+다결정실리콘층을 형성하는 공정과,상기 절연막패턴을 제거하는 공정과,전체표면 상부에 상기 홈이 매립되도록 금속층을 형성하는 공정과,상기 금속층과 p+다결정실리콘층 및 n+다결정실리콘층을 상기 희생절연막을 식각장벽으로 이용한 식각공정으로 제거하여 상기 홈을 매립하는 금속층패턴과 p+다결정실리콘층패턴의 적층구조와 금속층패턴과 n+다결정실리콘층패턴의 적층구조로 되는 게이트전극을 형성하는 공정과,상기 희생절연막을 제거하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 희생절연막은 BPSG막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연막패턴은 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 카운터 도핑공정은 650 ∼ 850℃의 Ph3분위기에서 열처리하거나, Ph3이온을 이온주입하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 W막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층, n+다결정실리콘층 및 p+다결정실리콘층은 전면식각방법 또는 화학적 기계적 연마방법으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층패턴 상부에 마스크절연막패턴이 구비되는 것을 특징으로 하는 반도체소자의 제조방법.
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