KR20040050970A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 상단의 축소화를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 절연막과 게이트를 형성하는 단계; 상기 게이트를 피복하도록 상기 기판 전면상에 제1산화막과 스톱퍼층을 순차로 형성하는 단계; 상기 스톱퍼층상에 제2산화막을 형성하는 단계; 상기 게이트 상부의 스톱퍼층이 노출되도록 상기 제2산화막을 선택적으로 제거하여 평탄화하는 단계; 상기 게이트에 소정의 이온을 주입하는 단계; 및 상기 제2산화막을 선택적으로 제거하여 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트 도핑 공정을 게이트 형성 이전이 아닌 게이트 스페이서 역할을 하는 산화막 식각 이전에 실시함으로써 기존의 게이트 형성전 도핑 공정에 따른 게이트 상단의 축소화를 방지하여 완전한 형태의 게이트를 형성할 수 있으며, 아울러 도핑 차단막 형성 공정이 별도로 추가할 필요가 없게 된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 별도의 추가적인 공정의 도입 없이 게이트 상단이 축소화되는 현상을 방지할 수 있고 공정단계를 축소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 제조방법에 있어서, 특히 2중 게이트(Dual Gate)로 구성되는 모스 트랜지스터(MOS Transitor)를 형성함에 있어서는 전압특성과 동작속도 등의 전기적 특성을 향상시키고자 채널형과 동일한 형의 불순물을 게이트 폴리실리콘에 도핑(게이트 도핑)하였다.
예를 들어, 도 1에 도시된 바와 같이, 먼저 실리콘 기판(10) 상면에 게이트 절연막(20)과 폴리실리콘층(30)을 순차로 형성한 후, 일정한 도펀트(Dopant)로써 상기 폴리실리콘층(30)에 대해 게이트 도핑(Gate Doping)을 진행한다. 구체적으로, n모스 트랜지스터를 형성함에 있어서는 인이온(P-)과 같은 n형 도펀트(n-Type Dopant)로써 게이트 도핑(Gate Doping)을 실시하며, p모스 트랜지스터를 형성함에 있어서는 붕소이온(B+)과 같은 p형 도펀트(p-Type Dopant)로써 게이트 도핑(Gate Doping)을 실시한다.
이어서, 도 2에 도시된 바와 같이, 건식 식각 등을 사용한 게이트 에칭(Gate Etching) 공정으로 게이트 패턴(30a)을 완성한 다음, 게이트 에칭 공정시 발생된 잔류물 등을 제거하기 위해 세정(Cleaning) 공정을 진행한다.
그런다음, 도 3에 도시된 바와 같이, 게이트 패턴(30a) 양측면에 질화막 등으로 게이트 스페이서(40)를 형성한 다음, 예정된 후속 공정을 진행하여 게이트(30b)를 포함한 반도체 소자를 제조한다.
그런데, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은문제점이 있었다.
종래 기술에 있어서, 건식 식각 등으로 게이트 에칭을 진행할 경우 일정한 불순물로 도핑된 폴리실리콘은 도핑되지 않은 폴리실리콘에 비하여 식각률이 상대적으로 크게 되는 것으로 알려져 있다. 그러므로, 도 3에 도시된 바와 같이, 게이트(30b)는 상단과 하단 부위의 형상이 서로 다르게 된다. 즉, 게이트(30b)의 상단 부위는 도핑 농도가 게이트(30b) 하단 부위보다 높기 때문에 게이트 에칭 진행시 게이트 절연막(20)과 인접한 게이트(30b) 하단 부위에 비해 상대적으로 식각량이 많게 된다.
결과적으로, 게이트(30b) 상단 부위의 폭이 하단 부위의 폭보다 줄어들게 된다. 더욱이, 후속하는 세정 공정에 의해 게이트(30b)의 상단 부위가 우선적으로 제거되면서 원치 않는 게이트 축소화가 발생하게 되어 게이트 형성이 불완전하게 되는 문제점이 있었다.
종래에는 이의 해결을 위하여 게이트 도핑 공정을 게이트 형성 이후에 실시하였다. 그리하여, 게이트 폴리실리콘에 대한 도핑에 따른 식각률의 증가를 미연에 방지함으로써 게이트 상단이 게이트 하단 보다 우선적으로 제거되면서 발생하는 원치 않는 게이트 상단의 축소화 문제점을 개선하였다.
구체적으로, 도 4에 도시된 바와 같이, 먼저 실리콘 기판(15)상에 폴리실리콘을 증착한 후 식각 및 세정 공정을 통해 게이트(35)와 게이트 스페이서(45) 형성 공정까지 진행하여 게이트 형성 공정을 완료한 다음에 게이트 도핑을 실시하였다. 이때, 게이트 도핑 이전에 게이트(35)를 제외한 영역에 대한 도핑을 차단하기 위한도핑 차단막으로서 소정의 산화막(55)을 증착하였다. 그런다음, 산화막(55)에 대한 화학기계적 연마(CMP)로 상기 게이트(35)의 상단이 노출되도록 한 후 게이트 도핑 공정을 실시하였다. 다음으로, 도 5에 도시된 바와 같이, 산화막(55)을 제거하여 게이트(35) 형성을 완성하였다.
상기와 같은 일련의 공정에 의하면, 게이트 스페이서까지 게이트 형성의 전공정을 진행한 후에야 게이트 도핑을 실시함으로써 게이트 상단이 축소화되어 불완전한 게이트 형성이 방지된다.
그러나, 위의 개선된 방법에 의하면 게이트를 제외한 부분의 도핑을 방지하기 위한 별도의 산화막 증착 공정과 산화막 일부의 제거를 위한 화학기계적 연마 공정이 추가되어야 했다. 따라서, 전체적으로 공정 단계수가 증가되어 공정 비용과 공정 시간이 늘어나는 문제점이 있었다.
이에, 본 발명은 상기한 종래 기술상의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 게이트 에칭 이후에 게이트 도핑을 실시하고 또한 기판상에 소정의 막을 형성하여 그 막이 게이트 이외의 영역에 대한 도핑을 차단해주는 역할을 하게 함으로써 게이트 상단의 원치 않는 축소화 방지는 물론 별도의 추가적인 도핑 차단막 형성이 필요없는 반도체 소자의 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
도 4 및 도 5는 종래 기술에 따른 반도체 소자의 제조방법을 개선한 방법을 설명하기 위한 공정별 단면도이다.
도 6 내지 도 10은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판200; 게이트 절연막
300; 게이트400; 제1산화막
500; 스톱퍼층600,600a,600b; 제2산화막
700; 게이트 스페이서
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에 게이트 절연막과 게이트를 형성하는 단계; 상기 게이트를 피복하도록 상기 기판 전면상에 제1산화막과 스톱퍼층을 순차로 형성하는 단계; 상기 스톱퍼층상에 제2산화막을 형성하는 단계; 상기 게이트 상부의 스톱퍼층이 노출되도록 상기 제2산화막을 선택적으로 제거하여 평탄화하는 단계; 상기 게이트에 소정의 이온을 주입하는 단계; 및 상기 제2산화막을 선택적으로 제거하여 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1산화막 또는 제2산화막은 고온산화(HTO)와 저온산화(MTO) 중에서 어느 하나의 방법으로 형성된 화학기상증착(CVD) 산화막이거나, 상기 제1산화막 및 제2산화막은 모두 다같이 고온산화(HTO)와 저온산화(MTO) 중에서 어느 하나의 방법으로 형성된 화학기상증착(CVD) 산화막인 것을 특징으로 한다.
상기 제2산화막을 선택적으로 제거하여 평탄화하는 단계 이후에, 상기 게이트 상부의 질화막을 건식 식각과 습식 식각 중에서 어느 하나를 이용한 식각으로 제거하는 단계를 더 포함하는 것을 특징으로 한다.
상기 스톱퍼층은 질화막으로 형성하는 것을 특징으로 한다.
본 발명에 의하면, 게이트 상단이 축소화되는 현상이 방지되며 별도의 도핑 차단막 형성 공정이 필요없게 된다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
(실시예)
도 6 내지 도 10은 본 발명에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 제조방법은, 도 6에 도시된 바와 같이, 먼저 실리콘(Si)과 같은 반도체 원소로 구성된 반도체 기판(100)을 준비한 다음, 상기 기판(100)상에 산화(Oxidation) 공정과 증착(Deposition) 공정 및 패터닝(Patterning) 공정 등으로 게이트 절연막(200)과 게이트(300)를 형성한다. 예를 들어, 상기 게이트 절연막(200)은 수십Å 정도의 두께를 가진 열산화막으로 형성하고, 전극 역할을 하는 상기 게이트(300)는 폴리실리콘(Polysilicon)으로 형성한다. 도면에는 도시하지 아니하였지만, 상기 게이트(300)를 형성하기 위한 패터닝(Patterning) 공정시 광원의 난반사를 방지하기 위하여 필요에 따라 SiON 등을 증착하여 반사방지막을 형성할 수 있으며, 또한 하드 마스크막으로서 산화막이나 질화막 등을 필요에 따라 더 형성할 수 있다.
그런다음, 도 7에 도시된 바와 같이, 상기 게이트(300)를 완전히 피복하도록 상기 기판(100) 전면상에 버퍼막으로서 제1산화막(400)을 형성한 다음, 상기 제1산화막(400) 상면에 스톱퍼층(500;Stopper Layer)으로서 Si3N4와 같은 질화막 등을 상기 제1산화막(400)과 동일한 형태로 형성한다. 상기 스톱퍼층(500)은 후속하는 화학기계적 연마(CMP) 공정에서 일종의 연마 정지층으로서의 역할을 담당할 수 있도록 하기 위하여 형성한다.
상기 제1산화막(400)은 화학기상증착(Chemical Vapor Deposition) 방식, 예를 들어, 저압화학기상증착(Low Temperature Chemical Vapor Deposition) 방식으로 약 800℃의 온도에서 산화시키는 저온산화(Medium Temperature Oxidation) 방식으로 형성하거나, 또는 약 900℃의 온도에서 산소나 수증기와 같은 산화성 가스를 이용하여 SiO2와 같은 산화막을 형성하는 고온산화(High Temperature Oxidation) 방식으로 형성한다.
다음으로, 도 8에 도시된 바와 같이, 상기 스톱퍼층(500)상에 제2산화막(600)을 형성한다. 상기 제2산화막(600)으로는 상기한 바와 같이 저온산화(Medium Temperature 0xidation) 방식으로 형성하거나, 또는 고온산화(High Temperature Oxidation) 방식으로 형성한다. 즉, 상기 제1산화막(400)과 제2산화막(600)은 모두 다같이 저온산화 방식과 고온산화 방식 중에서 어느 하나의 방식으로 형성할 수 있고, 또는 각각 다른 방식으로 형성할 수 있다.
이어서, 도 9에 도시된 바와 같이, 상기 게이트(300) 상부에 형성되어 있는 스톱퍼층(500)이 노출되도록 화학기계적 연마(Chemical Mechanical Polishing) 공정 등으로 상기 제2산화막(600)을 평탄화시켜 상기 게이트(300) 상부의스톱퍼층(500)과 평탄화된 제2산화막(600a)의 표면이 거의 동일한 높이를 갖게끔 한다. 상기한 바와 같이, 상기 스톱퍼층(500)은 화학기계적 연마 공정시 일종의 연마정지층 역할을 담당하며, 화학기계적 연마 공정으로 표면 일부가 제거될 수 있다.
한편, 상기 제2산화막(600a)을 일부 제거하여 평탄화시킨 다음, 상기 노출된 스톱퍼층(500)을 제거하는 공정을 진행할 수 있다. 상기 스톱퍼층(500)은 상기한 바와 같이 연마정지층 역할을 담당하여야 하므로 일반적인 산화막보다 산화가 잘 일어나지 않는 질화막 등으로 형성하기 때문에 인산 등을 이용한 습식 식각을 이용하여 그 일부를 제거할 수 있다. 물론 상기 스톱퍼층(500)은 건식 식각을 이용하여 그 일부를 제거할 수도 있다.
계속하여, 도면에는 도시하지 않았지만 도핑하고자 하는 바에 따라 포토레지스트(Photoresist)로 마스크 처리한 다음 상기 게이트(300)에 화학주기율표상 3B족 또는 5B족 원소의 이온을 주입하는 게이트 도핑 공정을 실시한다. 예를 들어, n모스 트랜지스터를 형성함에 있어서는 인이온(P-)을 n형 도펀트(Dopant)로써 주입하고, p모스 트랜지스터를 형성함에 있어서는 붕소이온(B+)과 같은 p형 도펀트(Dopant)를 주입한다. 이때, 상기 제2산화막(600a)은 게이트 도핑시 상기 게이트(300) 이외의 영역에 대한 도핑을 차단시켜 주는 도핑 차단막 역할을 담당하게 된다. 한편, 게이트 도핑시 상기 스톱퍼층(500)의 존재 여부에 따라 이온의 투사깊이(Rp)가 달라질 것이므로 도핑 에너지를 적절히 조절하면 투사깊이점(Rp)를 원하는지점으로 맞출 수 있다.
이와 같이, 게이트(300) 형성을 위한 에칭 공정 이후에 게이트 도핑이 이루어지므로 게이트(300)에의 도핑과 후속 에칭에 따른 게이트 폴리실리콘의 식각률 차이가 발생하지 아니한다. 또한, 상기 제2산화막(600a)이 상기 기판(100)상에 피복되어 있으므로 게이트 도핑시 상기 게이트(300)이외의 영역에 대한 도핑이 차단되게 된다.
그다음, 도 10에 도시된 바와 같이, 이방성 식각 공정 등으로 상기 평탄화된 제2산화막(600a)을 선택적으로 제거하여 상기 게이트(300)의 측면에만 잔류하도록 한다. 그리하여, 선택적으로 제거된 제2산화막(600b)과 스톱퍼층(500)으로 구성되어 상기 게이트(300)의 측면으로 "L"자형태를 지닌 이중의 게이트 스페이서(700)를 형성한다. 이때, 상기한 바와 같이 상기 스톱퍼층(500)으로서 질화막을 사용한다고 하면 상기 제2산화막(600a)은 저온산화(MTO) 방식으로 형성된 화학기상증착 산화막인 경우가 고온산화(HTO) 방식의 산화막인 경우보다 상기 제2산화막(600a)과 상기 질화막(500)과의 식각선택비 측면에서 더 바람직하다고 할 것이다.
다음으로, 도면에는 도시하지 아니하였지만 소오스/드레인 이온 주입 공정과 같은 주지의 공정을 계속 진행하여 반도체 소자의 제조를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 따르면, 게이트 도핑 공정을 게이트 형성 이전이 아닌 게이트 스페이서 역할을 하는 산화막 식각 이전에 실시함으로써 기존의 게이트 형성전 도핑 공정에 따른 게이트 상단의 원치 않는 축소화를 방지하여 완전한 형태의 게이트를 형성할 수 있는 효과가 있다. 또한, 게이트 도핑 공정을 게이트 형성 이후에 실시함으로써 게이트 상단의 원치 않는 축소화를 방지할 수 있으나 도핑 차단막 형성 공정이 별도로 추가되는 문제점이 해결되는 효과도 있다.
Claims (7)
- 반도체 기판상에 게이트 절연막과 게이트를 형성하는 단계;상기 게이트를 피복하도록 상기 기판 전면상에 제1산화막과 스톱퍼층을 순차로 형성하는 단계;상기 스톱퍼층상에 제2산화막을 형성하는 단계;상기 게이트 상부의 스톱퍼층이 노출되도록 상기 제2산화막을 선택적으로 제거하여 평탄화하는 단계;상기 게이트에 소정의 이온을 주입하는 단계; 및상기 제2산화막을 선택적으로 제거하여 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1산화막 또는 제2산화막은 고온산화(HTO)와 저온산화(MTO) 중에서 어느 하나의 방법으로 형성된 화학기상증착(CVD) 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1산화막 및 제2산화막은 고온산화(HTO)와 저온산화(MTO) 중에서 어느 하나의 방법으로 형성된 화학기상증착(CVD) 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서,상기 제2산화막을 선택적으로 제거하여 평탄화하는 단계 이후에, 상기 게이트 상부의 질화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 게이트 상부의 질화막을 제거하는 단계는, 건식 식각과 습식 식각 중에서 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 습식 식각은 인산을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 스톱퍼층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965214B1 (ko) * | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 트랜지스터 형성방법 |
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2002
- 2002-12-11 KR KR1020020078777A patent/KR20040050970A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965214B1 (ko) * | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 트랜지스터 형성방법 |
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