KR100442784B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 2 단계의 이온 주입으로 만들어 지는 LDD 구조를 1 단계로 단순화하므로서 공정을 단순화시킬 수 있으며, 게이트 산화막의 버드 빅 현상을 최소화 시킬 수 있고, 또한 게이트 상부의 면적을 넓게 하여 살리사이드 형성을 용이하게 하므로써 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
이를 위한 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판 위에 패드 산화막과 패드 질화막을 형성한 후 게이트 패턴을 형성하기 위한 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴에 의해 상기 패드 질화막을 식각하는 단계와, 상기 구조물 위에 채널 주입 공정을 진행하여 문턱전압을 제어하는 단계와, 상기 식각 공정에 의해 노출된 상기 패드 산화막을 세정 공정으로 제거하는 단계와, 상기 구조물 위에 게이트 산화막을 소정의 두께로 형성한 후 게이트 폴리를 순차적으로 증착하는 단계와, 상기 게이트 산화막이 드러나도록 화학적기계적연마(CMP) 공정으로 상기 게이트 폴리를 평탄화한 후 상기 게이트 산화막, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계와, 상기 구조물 위에 저농도 불순물 이온을 소정의 각도로 경사지게 주입한 후, 고농도 불순물 이온을 경사없이 주입하는 단계와, 상기 구조물 위에 산화막을 소정의 두께로 전면 증착한 후 바로 건식 식각하여 상기 게이트 측벽 하부에 산화막 잔막을 형성하는 단계와, 상기 구조물 위에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 LDD(Lightly Doped Drain) 관련 공정의 단순화와 트랜지스터의 퍼포먼스 향상에 기여할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 위에 소자격리(Isolation) 공정 및 웰(Well) 공정을 진행한다.
다음, 상기 구조물 위에 소정 두께의 게이트 산화막(2)을 형성한다.
다음, 상기 게이트 산화막(2) 위에 게이트 물질(3)을 증착한다. 이때, 게이트 물질(3)은 저항을 감소시키기 위하여 종래에는 폴리실리콘의 두께를 증가시키거나 텅스텐 실리사이드를 사용하였다. 여기서 사용된 폴리실리콘은 도핑이 되어있지 않은 폴리를 사용하며, LDD 주입을 통하여 도핑시키는 듀얼 게이트 폴리(Dual Gate Poly)를 적용하였고, 또한 티타늄(Ti)/티타늄나이트라이드(TiN)를 이용한 실리사이드가 적용되었다.
다음, 상기 게이트 물질(3) 위에 게이트 형성용 마스크 패턴(4)을 형성한다.
다음, 도 1b에 도시된 바와 같이, 상기 마스크 패턴(4)을 이용한 포토리소그라피 및 식각 공정을 통하여 게이트(3)를 패터닝한다.
다음, 도 1c에 도시된 바와 같이, 주변회로 소자의 소오스/드레인 접합부(Junction) 형성을 위해 LDD(Lightly Doped Drain) 이온주입(5) 공정을 진행한다.
다음, 도 1d에 도시된 바와 같이, 공지의 방법에 의하여 상기 게이트(3) 양측에 게이트 스페이서를 증착한 후, 식각 공정을 통해 게이트 스페이서(6)를 형성한다.
다음, 도 1e에 도시된 바와 같이, 상기 게이트 스페이서(6) 외측의 반도체 기판(1)에 불순물을 이온주입 공정을 진행하여 소오스 및 드레인(7)을 형성한다.
다음, 도 1f에 도시된 바와 같이, 상기 구조물 위에 살리사이드(Salicide)(8)를 증착한 후, 어닐 공정을 실시하여 살리사이드막(8)을 증착한다.
이후, ILD 및 배선공정 등을 통하여 공정을 완료한다.
이와 같이, 종래의 트랜지스터 제조방법은 소자격리 형성 이후 게이트를 형성함에 있어서, 게이트 산화막(2)과 게이트 폴리(3)를 증착시킨 후 현상 및 식각 공정을 이용하여 게이트를 한정(Define)한 다음 소오스 및 드레인(7) 주입 공정을 실행하므로써 1차적인 접합부(Junction)를 형성한다. 그 다음, 스페이서(6)를 게이트(3) 측면에 2개 물질{나이트라이드(Nitride)와 스트레스(Stress) 완화를 위한 TEOS}을 이용하여 형성시킨 뒤 2차적인 소오스 및 드레인 주입 공정을 실행하므로써 최종적인 LDD 구조를 완성한다.
또한, 스페이서를 언더-컷(Under-cut) 하므로서, 게이트 상부의 살리사이드 형성 공간을 확보하는 공정을 적용한다.
그러나, 상기 구성을 갖는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법은 LDD 이온주입 공정과 소오스 및 드레인을 형성하기 위한 이온주입 공정을 통해서 LDD 구조를 완성한다. 그러므로, 2 단계의 이온 주입 공정으로 인하여 공정수가 증가하는 단점이 있었다. 또한, 종래에는 게이트 산화막에 버드 빅(Birds beak) 현상이 발생되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 2 단계의 이온 주입으로 만들어 지는 LDD 구조를 1 단계로 단순화하므로서 공정을 단순화시킨 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트 산화막의 버드 빅(Birds beak) 현상을 최소화 하고, 게이트 상부의 면적을 넓게 하여 살리사이드 형성을 용이하게 하므로써 트랜지스터의 퍼포먼스를 향상시킨 반도체 소자의 트랜지스터 제조 방법을 제공하는데 있다.
도 1a 내지 도 1f는 종래 기술에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도
도 2a 내지 도 2l은 본 발명에 의한 트랜지스터의 제조 방법을 설명하기 위한 단면도
(도면의 주요 부분에 대한 부호의 설명)
11 : 실리콘 기판 12 : 패드 산화막
13 : 패드 질화막 14 : 마스크 패턴
15 : 게이트 산화막 16 : 게이트 물질 또는 물질층
17 : 저농도 불순물 이온 18 : 고농도 불순물 이온
19 : 산화막 잔막 20 : 살리사이드막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은,
실리콘 기판 위에 패드 산화막과 패드 질화막을 형성한 후 게이트 패턴을 형성하기 위한 마스크 패턴을 형성하는 단계와,
상기 마스크 패턴에 의해 상기 패드 질화막을 식각하는 단계와,
상기 구조물 위에 채널 주입 공정을 진행하여 문턱전압을 제어하는 단계와,
상기 식각 공정에 의해 노출된 상기 패드 산화막을 세정 공정으로 제거하는 단계와,
상기 구조물 위에 게이트 산화막을 소정의 두께로 형성한 후 게이트 폴리를순차적으로 증착하는 단계와,
상기 게이트 산화막이 드러나도록 화학적기계적연마(CMP) 공정으로 상기 게이트 폴리를 평탄화한 후 상기 게이트 산화막, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계와,
상기 구조물 위에 저농도 불순물 이온을 소정의 각도로 경사지게 주입한 후, 고농도 불순물 이온을 경사없이 주입하는 단계와,
상기 구조물 위에 산화막을 소정의 두께로 전면 증착한 후 바로 건식 식각하여 상기 게이트 측벽 하부에 산화막 잔막을 형성하는 단계와,
상기 구조물 위에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 패드 질화막의 식각시 각도를 조절하여 게이트이 형태가 하부보다 상부가 크도록 패턴을 형성하는 것을 특징으로 한다.
상기 상기 게이트 산화막, 상기 패드 질화막 및 상기 패드 산화막의 제거 공정은 습식 식각 공정을 이용하는 것을 특징으로 한다.
상기 패드 질화막 제거시 식각 레시피(recipe)의 선택비를 조절하여 상기 게이트 산화막의 데미지를 최소화하도록 하는 것을 특징으로 한다.
상기 게이트 측벽과 산화막 및 액티브의 손상을 방지하기 위해 LDD 이온주입전에 리커버리(Recovery) 공정을 진행하는 것을 특징으로 한다.
상기 리커버리 공정 진행시 산화량을 40∼80Å으로 하는 것을 특징으로 한다.
상기 산화막 잔막은 TEOS 계열의 산화막을 약 300Å 가량 전면 증착한 후 바로 건식 식각하여 형성하는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2a 내지 도 2l은 본 발명에 의한 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(11) 위에 소자격리(Isolation) 공정 및 웰(Well) 공정을 진행한다.
다음, 상기 구조물 위에 소정 두께의 패드 산화막(12)을 형성한다. 상기 패드 산화막(12)은 질화막의 스트레스에 대한 완충막 역할을 한다.
다음, 상기 패드 산화막(12) 위에 게이트 패터닝(Patterning)을 위한 패드 질화막(13)을 형성한다.
다음, 상기 패드 질화막(13) 위에 게이트 패터닝을 위한 마스크 패턴(14)을 형성한다.
다음, 도 2b에 도시된 바와 같이, 포토리소그라피 및 식각 공정을 이용하여 게이트 물질이 채워질 곳을 패터닝한다. 이때, 패터닝되는 상기 패드 질화막(13)은 스톱핑층(Stopping)으로 진행되며, 패터닝 시 식각 공정은 화학적기계적연마(CMP) 공정을 사용한다. 이에 의해, 식각된 패드 질화막(13)은 윗변이 길고 아래변이 짧은 사다리꼴의 모양을 갖는다.
다음, 도 2c에 도시된 바와 같이, 채널 주입(Channel Implant) 공정을 이용하여 문턱전압을 제어한다.
다음, 도 2d에 도시된 바와 같이, 식각 공정에 의해 노출된 상기 패드 산화막(12)을 세정(Cleaning) 공정으로 제거한다.
다음, 도 2e에 도시된 바와 같이, 도 2d의 구조물 위에 게이트 산화막(15)을 소정의 두께로 형성한다.
다음, 도 2f에 도시된 바와 같이, 식각된 부위가 매립되도록 상기 구조물 위에 게이트 물질(16)을 두껍게 도포한다. 이때, 게이트 물질(16)은 도핑되지 않은 폴리(Un-doped poly)를 사용한다.
다음, 도 2g에 도시된 바와 같이, 화학적기계적연마(CMP) 공정으로 상기 게이트 산화막(15)이 드러나도록 상기 게이트 물질(16)을 평탄화한다.
다음, 도 2h에 도시된 바와 같이, 상기 게이트 산화막(15), 상기 패드 질화막(13) 및 상기 패드 산화막(12)을 제거한다. 이때, 게이트(16) 측벽과 산화막(15) 및 액티브(Active)의 손상을 방지하기 위해 리커버리(Recovery)를 진행한다.
다음, 도 2i 및 도 2j에 도시된 바와 같이, LDD(Lightly Doped Drain) 형성을 위한 이온주입 공정을 진행한다. 이때, 실시되는 이온주입 공정은 먼저 저농도 불순물 이온(N-/P-)(17)을 소정의 각도로 경사(Tilt)지게 주입한 다음, 바로 고농도 불순물 이온(N+/P+)(18)을 경사(Tilt)없이 주입한다.
다음, 도 2k에 도시된 바와 같이, TEOS 계열의 산화막을 약 300Å 가량 전면증착한 후, 바로 건식 식각하면 게이트(16) 측벽 하부에 산화막 잔막(19)이 남는다. 이 산화막 잔막(19)은 살리사이드(Salicide)에 대한 게이트와 접합부(Junction)의 브리지(Bridge) 방지막으로 사용된다.
다음, 도 2l에 도시된 바와 같이, 상기 구조물 위에 살리사이드(Salicide)(20)를 증착한 후, 어닐 공정을 실시하여 살리사이드막(20)을 형성한다.
이후, ILD 및 배선공정 등을 통하여 공정을 완료한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 반도체 소자의 트랜지스터 제조 방법에 의하면, 트랜지스터의 LDD 형성시 마스크 공정 단계를 줄여 공정을 단순하게 만듦으로써 생산성을 향상시킬 수 있다. 또한, 트랜지스터의 퍼포먼스를 향상시켜 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 실리콘 기판 위에 패드 산화막과 패드 질화막을 형성한 후 게이트 패턴을 형성하기 위한 마스크 패턴을 형성하는 단계와,상기 마스크 패턴에 의해 상기 패드 질화막을 식각하며, 상기 식각된 영역의 상부폭이 하부폭보다 넓게 되도록 하는 단계와,상기 구조물 위에 채널 주입 공정을 진행하여 문턱전압을 제어하는 단계와,상기 식각 공정에 의해 노출된 상기 패드 산화막을 세정 공정으로 제거하는 단계와,상기 구조물 위에 게이트 산화막을 소정의 두께로 형성한 후 게이트 폴리를 순차적으로 증착하는 단계와,상기 게이트 산화막이 드러나도록 화학적기계적연마(CMP) 공정으로 상기 게이트 폴리를 평탄화한 후 상기 게이트 산화막, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계와,상기 구조물 위에 저농도 불순물 이온을 소정의 각도로 경사지게 주입한 후, 고농도 불순물 이온을 경사없이 주입하는 단계와,상기 구조물 위에 산화막을 소정의 두께로 전면 증착한 후 바로 건식 식각하여 상기 게이트 측벽 하부에 산화막 잔막을 형성하는 단계와,상기 구조물 위에 살리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 상기 게이트 산화막, 상기 패드 질화막 및 상기 패드 산화막의 제거 공정은 습식 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 패드 질화막 제거시 식각 레시피(recipe)의 선택비를 조절하여 상기 게이트 산화막의 데미지를 최소화하도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 측벽과 산화막 및 액티브의 손상을 방지하기 위해 LDD 이온주입전에 리커버리(Recovery) 공정을 진행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 리커버리 공정 진행시 산화량을 40∼80Å으로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 산화막 잔막은 TEOS 계열의 산화막을 약 300Å 가량 전면 증착한 후 바로 건식 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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| JPS6395669A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0245935A (ja) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
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- 2001-12-26 KR KR10-2001-0085199A patent/KR100442784B1/ko not_active IP Right Cessation
Patent Citations (5)
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| US6271094B1 (en) * | 2000-02-14 | 2001-08-07 | International Business Machines Corporation | Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
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