KR100585172B1 - 부분적으로 두께가 다른 게이트 유전층을 가지는트랜지스터 및 제조 방법 - Google Patents

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Abstract

부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 및 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 상대적으로 얇은 두께의 주된 부분 및 주된 부분 양측에 상대적으로 두꺼운 두께의 측부 부분을 포함하는 게이트 유전층을 형성하고, 게이트 유전층의 주된 부분 상에 중첩되는 제1게이트를 형성하고, 게이트 유전층의 측부 부분을 덮고 제1게이트를 덮는 제2게이트층을 형성한다. 제2게이트층을 식각하여 제1게이트 측부에 스페이서 형태로 패터닝된 제2게이트를 형성한다. 제2게이트를 마스크로 노출된 게이트 유전층의 측부 부분을 선택적으로 식각하여 제2게이트에 정렬되게 게이트 유전층의 패턴을 형성한다. 제2게이트에 의해 노출된 반도체 기판 부분에 소스/드레인을 형성한다.
노치 게이트, 단채널 효과, 다마신 패턴, LDD, 리세스 채널

Description

부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 및 제조 방법{Transistor having gate dielectric layer of partial thickness difference and manufacturing method therefor}
도 1 내지 도 3은 종래의 노치 게이트(notched gate)를 가지는 트랜지스터를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 4 내지 도 20은 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 21 내지 도 27은 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 및 제조 방법의 제1변형예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 28 내지 도 30은 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 및 제조 방법의 제2변형예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 31 및 32는 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 및 제조 방법의 제3변형예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 부분적으로 두께가 다른 게이트 유전층을 가지는 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
현재의 반도체 산업의 급격한 발전은 전계 효과 트랜지스터의 소자 축소화(scaling-down)를 기반으로 이루어지고 있다. 이러한 소자 축소화는 집적화의 증가 및 소자 성능의 개선을 가져옴과 동시에, 바람직하지 않은 단채널 특성(short channel effect)의 증가를 수반하고, 소자의 누설 전류(leakage current), 예컨대, 게이트 누설 전류, 드레인 누설 전류 등의 증가와 같은 축소화에 따른 문제들을 수반하고 있다. 따라서, 이러한 소자의 축소화에 수반되는 문제들을 해소할 수 있는 방법들에 대한 연구가 많이 수행되고 있다.
예컨대, 이러한 소자의 축소화에 따른 문제들을 해소하기 위한 방법으로 게이트 유전층의 두께를 부분적으로 달리하는 트랜지스터 또는 노치 게이트(notched gate) 트랜지스터가 제시되고 있다. 이러한 노치 게이트 트랜지스터는 소자의 고속 동작을 방해하는 밀러 커패시턴스(Miller capacitance)를 줄이고, 소스/드레인(source/drain)에서 게이트로의 누설 전류를 감소시키며, 포켓(pocket) 이온 주입 프로파일(profile)을 적절히 위치시켜 단채널 특성을 개선하는 효과를 구현할 것으로 예측되고 있다.
이러한 노치 게이트 트랜지스터에서 얻어지는 효과는, 채널 상의 유전층의 두께는 상대적으로 얇게 가져가 소자 축소화의 이득을 얻게 하고, 누설 전류가 발생하는 소스/드레인 쪽으로는 상대적으로 두꺼운 유전층을 적용하는 노치 게이트의 구조적인 특성에 기인하는 것으로 이해될 수 있다. 그런데, 이러한 노치 게이트 트랜지스터를 형성하는 방법은 게이트 물질의 부분적인 식각 과정 등이 요구되고 있는 데, 이러한 식각 과정은 소자 축소화에 여러 문제를 발생시킬 것으로 예측된다. 따라서, 부분적으로 두께가 다른 게이트 유전층을 가지는 전계 효과 트랜지스터를 보다 효과적으로 제조할 수 있는 방법의 개발이 요구되고 있다.
도 1 내지 도 3은 종래의 노치 게이트(notched gate)를 가지는 트랜지스터를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 전형적인 노치 게이트 트랜지스터는 반도체 기판(10) 상에 상대적으로 얇은 게이트 유전층(20)을 형성하고, 게이트 유전층(20) 상에 상대적으로 얇은 제1게이트층(31) 및 상대적으로 두꺼운 제2게이트층(35)을 형성하는 과정을 포함하여 형성될 수 있다.
도 2를 참조하면, 제2 및 제1게이트층(35, 31), 게이트 유전층(20)을 패터닝한 후, 제1게이트층(31)을 측면으로부터 리세스(recess)시켜 노치 또는 홈 형태를 형성한다. 도 3을 참조하면, 이러한 노치 부분을 채우는 절연층(40)을 형성하고 스페이서 식각(spacer etch)하여 스페이서 형태를 형성한다. 이때, 노치를 채우는 절연층 부분(41) 상에는 제2게이트층(35)이 위치하게 된다.
구체적으로, 게이트(31, 35)와 채널 사이에는 실질적으로 상대적으로 얇은 두께의 게이트 유전층(20) 만이 위치하게 되고, 소스(51) 및 드레인(55) 쪽에서의 게이트(35)와 반도체 기판(10) 사이에는 상대적으로 두꺼운 두께의 유전층, 즉, 노치를 채우는 절연층 부분(41)과 게이트 유전층(20) 부분을 포함하는 유전층 부분이 위치하게 된다.
그런데, 이러한 노치 게이트 트랜지스터 제조 방법은, 게이트 물질의 부분적인 제거 공정, 즉, 노치 형성을 위한 식각 과정을 수반하는 데, 이 경우 식각 과정의 정교한 공정 조절이 요구될 것으로 예측된다. 따라서, 이러한 정교한 식각 공정 조절은 소자 축소화가 진행될수록 실제 구현되기 어려울 것으로 예측되며, 이러한 식각 공정 제어가 소자 축소화를 제약할 것으로 예측된다.
또한, 기존의 부분적인 게이트 제거 방법에서, 하부 유전층(20) 및 상부 제2게이트층(35)의 손상, 예컨대, 리프팅(lifting) 등이 발생할 가능성이 클 것으로 예측된다. 또한, 제거된 부분, 즉, 노치 부분을 채워 나가는 공정 단계에서 보이드(void)와 같은 공정 상의 어려움이 예상될 수 있다. 따라서, 부분적으로 두께가 다른 게이트 유전층을 가지는 전계 효과 트랜지스터를 보다 효과적으로 제조할 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 부분적으로 두께가 다른 게이트 유전층을 가지는 전계 효과 트랜지스터를 제조하는 방법 및 이에 따라 형성된 트랜지스터 구조를 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 부분적으로 두께 가 다른 게이트 유전층을 가지는 전계 효과 트랜지스터 및 제조하는 방법을 제시한다.
본 발명의 일 관점에 따른 상기 트랜지스터 제조 방법은, 반도체 기판 상에 상대적으로 얇은 두께의 주된 부분 및 상기 주된 부분 양측에 상대적으로 두꺼운 두께의 측부 부분을 포함하는 게이트 유전층을 형성하는 단계, 상기 게이트 유전층의 주된 부분 상에 중첩되는 제1게이트를 형성하는 단계, 상기 제1게이트에 의해 노출된 상기 게이트 유전층의 측부 부분을 덮고 상기 제1게이트를 덮는 제2게이트층을 형성하는 단계, 상기 제2게이트층을 식각하여 상기 제1게이트 측부에 스페이서 형태로 패터닝된 제2게이트를 형성하는 단계, 상기 제2게이트를 마스크로 노출된 상기 게이트 유전층의 측부 부분을 선택적으로 식각하여 상기 제2게이트에 정렬되게 상기 게이트 유전층의 패턴을 형성하는 단계, 및 상기 제2게이트에 의해 노출된 상기 반도체 기판 부분에 소스/드레인을 형성하는 단계를 포함하여 수행될 수 있다.
본 발명의 다른 일 관점에 따른 상기 트랜지스터 제조 방법은, 반도체 기판 상에 제1유전층을 형성하는 단계, 상기 제1유전층 상에 상기 제1유전층을 일부 노출하는 트렌치를 가지는 희생층 패턴을 형성하는 단계, 상기 트렌치에 의해 노출되는 상기 제1유전층 부분을 선택적으로 제거하는 단계, 상기 제1유전층 부분의 제거에 의해 노출된 반도체 기판 부분에 상기 제1유전층에 비해 두께가 얇은 제2유전층을 형성하는 단계, 상기 트렌치를 채우는 제1게이트를 형성하는 단계, 상기 제1게이트에 의해 노출된 상기 희생층 패턴을 선택적으로 제거하여 상기 제1유전층의 잔 류 부분을 노출하는 단계, 상기 노출된 제1유전층 상 및 상기 제1게이트 상을 덮는 제2게이트층을 형성하는 단계, 상기 제2게이트층을 식각하여 상기 제1게이트 측부에 스페이서 형태로 패터닝된 제2게이트를 형성하는 단계, 상기 제2게이트를 마스크로 노출된 상기 제1유전층 부분을 선택적으로 식각하여 상기 제2게이트에 정렬되는 패터닝된 상기 제2유전층의 패턴을 형성하는 단계, 및 상기 제2게이트에 의해 노출된 상기 반도체 기판 부분에 소스/드레인을 형성하는 단계를 포함하여 수행될 수 있다.
여기서, 상기 소스/드레인을 형성하는 단계는 상기 제2게이트를 마스크로 노출된 상기 반도체 기판 부분에 제1이온 주입하는 단계, 상기 제2게이트 측부에 스페이서(spacer)를 형성하는 단계, 및 상기 스페이서를 마스크로 노출된 상기 반도체 기판 부분에 제2이온 주입하는 단계를 포함하여 수행될 수 있다.
상기 트랜지스터 제조 방법은, 상기 제2게이트를 마스크로 노출된 상기 반도체 기판 부분에 포켓(pocket) 이온 주입하는 단계를 더 포함하여 수행될 수 있다.
상기 트랜지스터 제조 방법은, 상기 제2유전층을 형성하기 이전에, 상기 희생층 패턴을 마스크로 노출된 상기 반도체 기판 부분을 선택적으로 식각하여 리세스 채널(recess channel)을 위한 리세스 홈을 형성하는 단계를 더 포함하여 수행될 수 있다.
상기 트랜지스터 제조 방법은, 상기 제2유전층을 형성하는 단계를 이전에, 상기 노출된 반도체 기판 상에 제3유전층을 형성하는 단계, 상기 제3유전층 아래의 상기 반도체 기판 부분에 문턱 전압(Vth) 조절을 위한 이온 주입을 수행하는 단계, 및 상기 반도체 기판 상에 중첩되는 상기 제3유전층 부분을 선택적으로 제거하는 단계를 더 포함하여 수행될 수 있다.
상기 트랜지스터 제조 방법은, 상기 제2유전층을 형성하는 단계를 이전에, 상기 노출된 반도체 기판 상에 상기 희생층 패턴의 측벽을 덮게 연장되는 제3유전층을 형성하는 단계, 상기 제3유전층 아래의 상기 반도체 기판 부분에 문턱 전압(Vth) 조절을 위한 이온 주입을 수행하는 단계, 및 상기 반도체 기판 상에 중첩되는 상기 제3유전층 부분을 선택적으로 제거하여 상기 희생층 패턴 측벽에 잔류하는 상기 제3유전층 부분을 포함하는 내측 스페이서를 형성하는 단계를 더 포함하여 수행될 수 있다.
상기 트랜지스터 제조 방법은, 상기 희생층 패턴 제거 이전에, 상기 제1게이트를 상기 내측 스페이서와 함께 보호하는 보호층을 형성하는 단계를 더 포함하여 수행될 수 있다.
상기 트랜지스터 제조 방법은, 상기 제2게이트층 형성 이전에, 상기 제2게이트층이 상기 제1게이트 상에 형성되게 상기 보호층 및 상기 내측 스페이서를 선택적으로 제거하는 단계를 더 포함하여 수행될 수 있다.
상기 제2게이트층은 상기 보호층 및 상기 내측 스페이서 상을 덮게 연장되게 형성될 수 있다.
상기 트랜지스터 제조 방법은, 상기 게이트 및 상기 소스/드레인에 연결될 전극들을 형성하는 자기 정렬 실리사이드 과정을 수행하는 단계를 더 포함하여 수행될 수 있다. 또는, 상기 소스/드레인 형성 이후에 상기 게이트의 상측 표면을 노출시키되 상기 내측 스페이서의 상측 부분을 일부 선택적으로 제거하여 상기 제1 및 제2게이트의 측벽을 일부 노출시키는 단계, 및 상기 제1 및 제2게이트에 연결될 게이트 전극 및 상기 소스/드레인에 연결될 소스/드레인 전극을 형성하는 자기 정렬 실리사이드 과정을 수행하는 단계를 더 포함하여 수행될 수 있다.
상기 제1유전층 및 상기 희생층 패턴은 서로 다른 절연 물질을 포함하여 형성될 수 있다. 상기 희생층 패턴은 실리콘 질화물층을 포함하여 형성될 수 있다.
본 발명의 일 관점에 따른 트랜지스터는, 반도체 기판, 상기 반도체 기판 상에 형성된 제1유전층, 상기 제1유전층 상에 중첩된 제1게이트, 상기 제1게이트 측벽에 형성된 내측 스페이서, 상기 내측 스페이서 상에 상기 제1게이트 측벽에 스페이서 형태로 형성된 제2게이트, 상기 제2게이트에 정렬되되 상기 제1유전층에 비해 두꺼운 두께의 제2유전층, 및 상기 제2게이트에 의해 노출된 상기 반도체 기판 부분에 형성된 소스/드레인을 포함하여 구성될 수 있다.
상기 트랜지스터는, 상기 게이트에 연결된 실리사이드층을 포함하는 게이트 전극, 및 상기 소스/드레인에 연결된 실리사이드층을 포함하는 소스/드레인 전극을 더 포함하여 구성될 수 있다.
상기 게이트 전극은 상기 제1게이트에 선택적으로 연결되고 상기 제1게이트는 상기 내측 스페이서에 의해 상기 제2게이트와 절연된 것일 수 있다.
상기 제1게이트 양측의 두 상기 제2게이트는 상기 제1게이트에 자기 정렬되 어 동일한 폭을 가지게 형성된 것일 수 있다.
상기 소스/드레인은 상기 동일한 폭의 두 제2게이트를 마스크로 이온 주입되어 상기 제2게이트에 중첩되는 폭이 상기 제2게이트에 의해 제어된 제1불순물층, 및 상기 제2게이트에 부착된 스페이서를 마스크로 이온 주입되어 형성되어 상기 스페이서에 의해 정렬된 제2불순물층을 포함하여 구성될 수 있다.
상기 반도체 기판은 상기 제1게이트에 중첩되는 리세스 채널(recess channel)을 위한 리세스 홈을 포함하고, 상기 내측 스페이서는 상기 리세스 홈의 측벽을 덮게 연장되고, 상기 제1유전층은 상기 리세스 홈의 바닥에 위치하고, 상기 제1게이트는 상기 리세스 홈을 채우는 것일 수 있다.
본 발명에 따르면, 부분적으로 두께가 다른 게이트 유전층을 가지는 전계 효과 트랜지스터를 제조하는 방법 및 이에 따라 형성된 트랜지스터 구조를 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 4 내지 도 13은 본 발명의 실시예에 의한 제1게이트 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 본 발명의 실시예에서는 제1게이트를 다마신(damascene) 기법을 이용하여 패터닝하여 형성하는 과정을 예로 들어 설명한 다. 그럼에도 불구하고, 상대적으로 얇은 게이트 제1유전층 상에 제1게이트가 형성되는 구조는 예시하는 다마신 기법을 이용하는 방법으로만 형성될 수 있는 것으로 이해되지 않고 다른 변형된 방법으로도 형성될 수 있는 것으로 이해되는 것이 바람직하다.
도 4를 참조하면, 반도체 기판(100) 상에 제1유전층(200) 및 희생층(300)을 형성한다. 본 발명의 실시예에 의한 제1게이트를 형성하기 위해, 먼저 반도체 기판(100)을 도입한다. 반도체 기판(100)은 실리콘 웨이퍼(Si-wafer) 또는 SOI(Silicon On Insulator) 기판 등과 같이 반도체 공정에 사용되는 기판일 수 있다.
반도체 기판(100) 상에 트랜지스터의 채널 상에 위치할 상대적으로 얇은 두께로 형성될 유전층에 비해 두꺼운 두께를 가지는 제1유전층(200)을 형성한다. 이러한 제1유전층(200)은 트랜지스터의 소스/드레인에 인근하는 부분에서 상대적으로 두꺼운 두께로 잔류될 부분을 위해 도입된다. 따라서, 제1유전층(200)은 트랜지스터의 게이트 유전층으로 이용될 수 있는 유전층, 예컨대, 실리콘 산화물층 등과 같은 유전층으로 형성될 수 있다.
제1유전층(200) 상에 제1게이트를 다마신 기법으로 패터닝하기 위한 다마신 패턴을 형성하기 위한 희생층(300)을 형성한다. 이러한 희생층(300)은 제1게이트를 형성한 후 선택적으로 제거될 수 있으므로, 제1유전층(200)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물층을 포함하여 형성될 수 있다. 이때, 희생층(300)은 제1게이트의 높이 또는/ 및 트랜지스터의 게이트 높이를 고려하여 이에 대등한 두께로 형성될 수 있다.
도 5를 참조하면, 희생층(300)을 패터닝하여 제1게이트를 다마신 기법으로 형성하기 위한 희생층 패턴(310)을 형성한다. 제1게이트가 형성될 부분을 선택적으로 열어주고, 열린 부분에 존재하는 절연 물질을 선택적으로 제거하여, 제1게이트가 채워질 트렌치(trench: 311)를 가지는 희생층 패턴(310)을 형성한다. 이때, 제1게이트는 실질적으로 트랜지스터의 소스/드레인 사이의 채널 영역 상에 중첩되게 형성될 것이므로, 트렌치(311)의 폭은 이러한 제1게이트의 폭을 고려하여 설정될 수 있다. 이러한 패터닝은 포토리소그래피(photolithography) 과정을 포함하는 선택적 식각 과정으로 형성될 수 있다.
이때, 희생층 패턴(310)의 트렌치(311)의 형성에 따라 노출되는 제1유전층(200) 부분 또한 선택적으로 제거하여, 트렌치(311)의 바닥에 하부의 반도체 기판(100) 표면이 노출되게 한다. 이에 따라, 희생층 패턴(310)에 중첩되는 부분을 포함하는 잔류하는 제1유전층(210)이 패터닝되게 된다.
도 6을 참조하면, 제2유전층(250)을 형성한다. 희생층 패턴(310) 형성에 의해 노출되는 반도체 기판(100) 상을 덮는 제2유전층(250)을 형성한다. 이러한 제2유전층(250)은 희생층 패턴(310) 형성에 의해서 노출되는 반도체 기판(100) 부분, 즉, 트랜지스터의 채널(channel) 부분에 문턱 전압(Vth)을 조절하기 위한 문턱 전압 조절용 이온 주입 과정을 수행할 때 이온 주입 패드(pad)층으로 이용될 수 있다. 따라서, 제2유전층(250)은 제1유전층(210)에 비해 얇은 두께의 절연 물질 또는 유전 물질의 층, 예컨대, 실리콘 산화물층을 포함하여 형성될 수 있다.
이러한 제2유전층(250)은 희생층 패턴(310)의 측벽 및 상측 표면으로 연장되게 형성될 수 있다.
도 7을 참조하면, 희생층 패턴(310)에 의해 열린 반도체 기판(100) 영역에 문턱 전압(Vth)을 조절하기 위한 문턱 전압 조절용 이온 주입 과정을 수행한다. 이러한 문턱 전압 조절을 위한 이온 주입 과정은 국부적인 채널 이온 주입으로 수행될 수 있다.
도 8을 참조하면, 제2유전층(250)을 제거하여 하부의 반도체 기판(100) 표면을 노출한다. 희생층 패턴(310)에 의해 열린 영역의 반도체 기판(100) 상에 제1게이트 하부에 위치할 게이트 유전층을 형성하기 위해서, 반도체 기판(100)을 덮고 있는 제2유전층(250) 부분을 식각 제거한다. 이러한 식각 과정은 이방성 건식 식각 과정 등을 포함하여 수행될 수 있다. 이에 따라, 희생층 패턴(250)의 측벽에는 제2유전층(250)의 잔류 부분을 포함하는 내측 스페이서(inner spacer: 251)가 형성될 수 있다.
도 9를 참조하면, 내측 스페이서(251)에 의해 노출된 반도체 기판(100) 영역 상에 게이트 유전층으로 이용될 제3유전층(230)을 형성한다. 제3유전층(230)은 실질적으로 채널 영역 상에 중첩되는 주된 게이트 유전층 부분을 구성하게 되므로, 제1유전층(210)에 비해 얇은 두께로 형성된다. 또한, 제3유전층(230)은 게이트 유전층으로 이용될 수 이는 절연 또는/ 및 유전 물질, 예컨대, 실리콘 산화물층을 포함하여 형성될 수 있다. 제3유전층(230)은 산화 또는 증착 방법으로 형성될 수 있 다.
도 10을 참조하면, 희생층 패턴(310) 사이의 갭(gap)을 메우는 제1게이트층(410)을 형성한다. 제1게이트층(410)은 제1게이트를 형성할 도전 물질, 예컨대, 도전성 폴리 실리콘(poly silicon) 등을 포함하여 제3유전층(230) 상에 형성될 수 있다.
도 11을 참조하면, 제1게이트층(410)을 패터닝하여 제1게이트(411)를 형성한다. 예컨대, 에치 백(etch back) 또는 화학기계적연마(CMP: Chemical Mechanical Polishing) 등을 이용하여, 제1게이트층(410)을 희생층 패턴(310)의 상측 표면이 노출되게 전면 식각 또는 연마하여 희생층 패턴(310)의 트렌치(311)를 채우는 제1게이트(411)를 제3유전층(230) 상에 형성한다.
도 12를 참조하면, 제1게이트(411)를 가려 보호하는 보호층(270)을 형성한다. 더미 다마신 패턴(dummy damascene pattern)으로 사용된 희생층 패턴(310)을 선택적으로 제거하는 후속 과정에서 제1게이트(411)를 보호하기 위해서, 제1게이트(411) 상에 보호층(270)을 희생층 패턴(310)을 이루는 절연 물질과 식각 선택비를 구현하는 절연 물질을 이용하여 형성한다. 예컨대, 제1게이트(411)의 노출된 표면을 산화시켜 형성된 실리콘 산화물층을 보호층(270)으로 도입할 수 있다.
도 13을 참조하면, 희생층 패턴(310)을 선택적으로 제거한다. 이때, 하부의 제1유전층(210)과 희생층 패턴(310) 간의 식각 선택비를 이용하여 희생층 패턴(310)을 선택적으로 제거한다. 이러한 식각 과정은 하부의 제1유전층(210)의 손상을 방지하기 위해 상대적으로 높은 식각 선택비를 구현하는 식각 과정이 도입될 수 있다.
다마신 기법을 수행하기 위한 희생층 패턴(310)을 선택적으로 제거하여, 반도체 기판(100) 상에 상대적으로 얇은 두께의 제3유전층(230)을 포함하는 주된 게이트 유전층 상에 제1게이트, 그리고, 제1게이트 옆의 반도체 기판(100) 부분 상에 상대적으로 두꺼운 두께의 제1유전층(210)을 포함하는 구조가 형성된다. 이러한 구조는 이제까지 설명한 바와 같은 다마신 기법을 형성될 수 있으나, 다른 변형된 방법으로도 형성될 수 있다. 이와 같은 제1게이트(411)가 형성된 구조를 기본으로 하여, 상대적으로 두꺼운 두께로 형성된 제1유전층(210) 상에 도입될 보조적인 제2게이트를 형성한다.
도 14 내지 도 20은 본 발명의 실시예에 의한 제2게이트 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 14를 참조하면, 제1유전층(210) 상에 제1게이트(411)를 덮게 연장되는 제2게이트층(430)을 형성한다. 즉, 제1게이트(411) 상의 보호층(270) 및 측부의 내측 스페이서(251), 제1유전층(210) 상을 덮는 제2게이트층(430)을 게이트를 이루는 도전 물질을 증착하여 형성한다. 제2게이트층(430)은 다양한 도전 물질로 형성될 수 있다. 예컨대, 제2게이트층(430)은 도전성 폴리 실리콘층을 증착하여 형성될 수 있다.
도 15를 참조하면, 제2게이트(431)를 패터닝하는 단계를 개략적으로 보여준다. 구체적으로, 제2게이트층(430)을 스페이서 식각 방식, 예컨대, 이방성 건식 식각으로 식각하여 제1게이트(411)의 측부 상에 잔류하는 스페이서 형태의 제2게이트 (431)를 형성한다. 이때, 식각 과정은 적어도 제1유전층(210) 상 또는/ 및 보호층(270)의 상측 표면이 노출되도록 수행된다. 이에 따라, 주된 게이트로서의 제1게이트(411)의 측부에 스페이서 형태의 측부 게이트로서의 제2게이트(431)가 형성된다. 이때, 제1게이트(411)의 양쪽의 제2게이트(431)는 증착 및 식각 공정에 의해 실질적으로 대등한 폭을 가지게 패터닝되게 된다.
도 16을 참조하면, 제2게이트(431)에 의해 노출된 제1유전층(210) 부분을 선택적으로 제거하여 측부 게이트 유전층(211)을 형성한다. 제2게이트(431) 아래에 위치한 제1유전층(210) 부분을 제외한 나머지 노출된 부분을 선택적으로 제거하여 하부의 반도체 기판(100)을 노출한다. 이에 따라, 제2게이트(431) 아래에 잔류하는 제1유전층 부분(211)인 상대적으로 두꺼운 두께의 측부 게이트 유전층(211)과 제1게이트(411) 아래의 잔류하는 제3유전층(230) 부분인 상대적으로 얇은 두께의 주된 게이트 유전층(230)을 포함하는 부분적으로 두께가 다른 게이트 유전층(230, 211)이 형성된다.
이때, 제2게이트(431)가 실질적으로 식각 마스크의 역할을 하므로, 패터닝된 제1유전층 부분, 즉, 측부 게이트 유전층(211) 부분은 제2게이트(431)에 자기 정렬하여 패터닝되게 된다. 따라서, 측부 게이트 유전층(211)은 제3유전층(230) 부분의 양쪽에 실질적으로 대등한 폭으로 패터닝되게 된다.
이와 같이 게이트 유전층(230, 211) 및 게이트(411, 431)의 구조를 형성한 후, 후속되는 트랜지스터 형성 공정들, 예컨대, 소스/드레인 형성 과정 및 전극 형성 과정 등을 수행하여 트랜지스터를 완성할 수 있다.
도 17을 참조하면, 소스/드레인을 위한 제1이온주입 과정을 수행한다. 구체적으로, 제2게이트(431) 및 하부의 측부 게이트 유전층(211)을 이온 주입 마스크(mask)로 이용하여 노출된 반도체 기판(100)에 불순물을 제1이온주입한다. 이러한 제1이온주입 과정은 소스/드레인을 구성하는 제1불순물층(510), 예컨대, LDD(Lightly Doped Drain)층을 형성하는 이온 주입 과정일 수 있다. 이러한 LDD층을 위한 이온 주입 과정은 경사 이온 주입 과정으로 수행될 수 있다. 이때, 제1불순물층(510)은 N- 또는 P- 불순물층으로 형성될 수 있다.
또는, 제1이온주입 과정은 소스/드레인에 부착되는 포켓(pocket) 불순물층(도시되지 않음)을 위한 포켓 이온 주입 과정으로 수행될 수 있다. 이러한 포켓 이온 주입 과정은 실질적으로 소스/드레인을 위한 이온 주입 과정에서 주입되는 불순물 또는 도펀트(dopant)와는 반대 도전형의 도펀트를 이온 주입하는 과정으로 이해될 수 있다. 또한, 제1이온주입 과정은 이러한 LDD를 위한 이온 주입 과정 및 포켓 이온 주입 과정을 포함하는 것으로 이해될 수도 있다.
도 18을 참조하면, 제2게이트(431)의 측부에 외측 스페이서(610, 650)를 형성한다. 구체적으로, 제2게이트(431)의 측벽을 덮는 제1외측 스페이서층(610) 및 제2외측 스페이서층(650)을 서로 다른 절연 물질을 이용하여 증착한 후, 스페이서 식각, 예컨대, 이방성 건식 식각하여 스페이서(610, 650)를 형성한다. 이때, 제1외측 스페이서층(610)은 라이너(liner) 형태로 형성될 수 있으며, 실리콘 산화물층 또는 실리콘 질화물층을 포함하여 형성될 수 있다. 제2외측 스페이서층(650)은 제1 외측 스페이서층(610)에 비해 두꺼운 두께로 형성될 수 있으며, 실리콘 질화물층 또는 실리콘 산화물층을 포함하여 형성될 수 있다. 스페이서 식각은 제2외측 스페이서층(650)을 제1외측 스페이서층(610)이 노출되게 이방성 식각하는 과정을 포함하여 수행될 수 있다.
도 19를 참조하면, 소스/드레인을 위한 제2이온주입 과정을 수행한다. 구체적으로, 외측 스페이서(610, 650)를 이온 주입 마스크(mask)로 이용하여 노출된 반도체 기판(100)에 불순물을 제2이온주입한다. 이러한 제2이온주입 과정은 제2불순물층(550)을 형성하여 제1불순물층(510)층과 함께 소스/드레인을 구성하게 한다. 이때, 제2불순물층(550)은 N+ 또는 P+ 불순물층으로 형성될 수 있다. 이후에, 소스/드레인을 활성화(activation)하기 위한 열처리 과정을 수행할 수 있다.
도 20을 참조하면, 게이트 전극(710) 및 소스/드레인 전극(750)을 형성하는 과정을 수행한다. 예컨대, 게이트(411, 431) 및 반도체 기판(100)의 소스/드레인 영역을 노출시킨 후 실리사이드(silicide) 과정을 수행하여 게이트 전극(710) 및 소스/드레인 전극(750)을 형성한다. 실리사이드 과정은 자기 정렬(self aligned silicide) 과정으로 수행될 수 있다.
예컨대, 제1게이트(411) 또는/ 및 제2게이트(431)의 상측을 선택적으로 노출하고, 또한, 반도체 기판(100)의 소스/드레인 영역을 선택적으로 노출한 후, 금속층을 증착한다. 이후에, 열처리를 수행하여 실리사이드 반응이 선택적으로 이루어지게 한 후, 잔류하는 실리사이드 반응되지 않은 금속층 부분을 선택적으로 제거하 여 게이트 전극(710) 및 소스/드레인 전극(750)을 형성한다.
이때, 게이트 전극(710)은 제1게이트(411) 및 제2게이트(431)가 모두에 연결되게 형성될 수 있으나, 경우에 따라 제1게이트(411)에만 연결되게 형성될 수도 있다. 이러한 경우, 제2게이트(431)는 내측 스페이서(251) 등에 의해 제1게이트(411)와 절연되나, 제1게이트(411)에 인가된 전압에 의해 커플링(coupling)되는 전압이 인가되게 된다. 따라서, 이러한 커플링되는 전압에 의해서 제2게이트(431)는 실질적으로 동작하게 된다.
한편, 이러한 실리사이드 과정은 제1 또는/및 제2게이트(411, 431)가 아몰포스 실리콘 또는 폴리 실리콘과 같은 실리콘 계열로 형성될 경우 유효하며, 게이트(411, 431)가 금속 게이트(metal gate)로 형성될 경우에는 실리사이드 과정이 생략될 수도 있다.
도 20에 제시된 바와 같은 트랜지스터 구조는 주된 게이트인 제1게이트(411) 아래의 채널 상에 주된 게이트 유전층인 제3유전층(230)이 존재하게 되고, 제1게이트(411)의 측부에 도입된 측부 게이트인 제2게이트(431) 아래에는 제3유전층(230)에 비해 두꺼운 두께의 제1유전층(211)이 측부 게이트 유전층으로 도입된 구조를 가지게 된다.
이러한 트랜지스터 구조는 채널 상에는 상대적으로 얇은 게이트 유전층이 도입되고, 소스/드레인 쪽에는 상대적으로 두꺼운 유전층이 도입되므로, 소자의 고속 동작을 방해하는 밀러 커패시턴스(Miller capacitance)를 줄일 수 있다. 또한, 소스/드레인에서 게이트로의 누설 전류를 감소시킬 수 있다. 포켓(pocket) 이온 주입 프로파일 또는 LDD층이 실질적으로 두꺼운 유전층 아래에 위치하게 되므로, 트랜지스터의 단채널 특성을 효과적으로 개선할 수 있다. 따라서, 소자 축소화를 효과적으로 구현하는 데 기여할 수 있다.
한편, 이제까지 설명한 바와 같은 본 발명의 실시예는 제1게이트(411)와 제2게이트(431)가 내측 스페이서(251)에 의해 분리된 상태가 아닌, 제1게이트와 제2게이트가 직접적으로 접촉 연결된 형태로 변형될 수 있다.
도 21 내지 도 27은 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 제조 방법의 제1변형예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 21을 참조하면, 제1유전층(210) 상에 제1게이트(411)를 직접 덮게 연장되는 제2게이트층(440)을 형성한다. 구체적으로, 제1게이트(411) 상의 보호층(270) 및 측부의 내측 스페이서(251)를 선택적으로 제거한다. 이러한 선택적인 제거를 위한 식각 과정은 제1게이트(411)의 표면이 노출되도록 수행될 수 있으며, 하부의 제1유전층(210)은 실질적으로 그 두께가 유지되게 잔류하도록 수행될 수 있다.
이후에, 제1게이트(411) 및 제1유전층(210) 상을 덮는 제2게이트층(440)을 게이트를 이루는 도전 물질을 증착하여 형성한다. 제2게이트층(440)은 다양한 도전 물질, 예컨대, 도전성 아몰포스 실리콘, 폴리 실리콘 또는 금속을 증착하여 형성될 수 있다.
도 22를 참조하면, 제2게이트(441)를 패터닝하는 단계를 개략적으로 보여준다. 구체적으로, 제2게이트층(440)을 스페이서 식각 방식, 예컨대, 이방성 건식 식 각으로 식각하여 제1게이트(411)의 측부 상에 잔류하는 스페이서 형태의 제2게이트(441)를 형성한다. 이때, 식각 과정은 적어도 제1유전층(210)의 상측 표면이 노출되도록 수행된다. 이에 따라, 주된 게이트로서의 제1게이트(411)의 측부에 스페이서 형태의 측부 게이트로서의 제2게이트(441)가 형성된다.
도 23을 참조하면, 제2게이트(441)에 의해 노출된 제1유전층(210) 부분을 선택적으로 제거하여 측부 게이트 유전층(211)을 형성한다. 이와 같이 게이트 유전층(230, 211) 및 게이트(411, 441)의 구조를 형성한 후, 후속되는 트랜지스터 형성 공정들, 예컨대, 소스/드레인 형성 과정 및 전극 형성 과정 등을 수행하여 트랜지스터를 완성할 수 있다.
도 24를 참조하면, 소스/드레인을 위한 제1이온주입 과정을 수행한다. 구체적으로, 제2게이트(441) 및 하부의 측부 게이트 유전층(211)을 이온 주입 마스크(mask)로 이용하여 노출된 반도체 기판(100)에 불순물을 제1이온주입한다. 이러한 제1이온주입 과정은 소스/드레인을 구성하는 제1불순물층(510), 예컨대, LDD(Lightly Doped Drain)층을 형성하는 이온 주입 과정일 수 있다. 또는, 제1이온주입 과정은 소스/드레인에 부착되는 포켓(pocket) 불순물층(도시되지 않음)을 위한 포켓 이온 주입 과정으로 수행될 수 있다. 또한, 제1이온주입 과정은 이러한 LLD를 위한 이온 주입 과정 및 포켓 이온 주입 과정을 포함하는 것으로 이해될 수도 있다.
도 25를 참조하면, 제2게이트(441)의 측부에 외측 스페이서(620, 650)를 형성한다. 구체적으로, 제2게이트(441) 및 제1게이트(411)를 덮는 제1외측 스페이서 층(620) 및 제2외측 스페이서층(650)을 서로 다른 절연 물질을 이용하여 증착한 후, 스페이서 식각, 예컨대, 이방성 건식 식각하여 스페이서(620, 650)를 형성한다. 이때, 제1외측 스페이서층(620)은 실리콘 산화 과정을 이용하여 라이너(liner) 형태로 형성될 수 있다. 제2외측 스페이서층(650)은 제1외측 스페이서층(620)에 비해 두꺼운 두께로 형성될 수 있으며, 실리콘 질화물층을 포함하여 형성될 수 있다. 스페이서 식각은 제2외측 스페이서층(650)을 제1외측 스페이서층(620)이 노출되게 이방성 식각하는 과정을 포함하여 수행될 수 있다.
도 26을 참조하면, 소스/드레인을 위한 제2이온주입 과정을 수행한다. 구체적으로, 외측 스페이서(620, 650)를 이온 주입 마스크(mask)로 이용하여 노출된 반도체 기판(100)에 불순물을 제2이온주입한다. 이러한 제2이온주입 과정은 제2불순물층(550)을 형성하여 제1불순물층(510)층과 함께 소스/드레인을 구성하게 한다. 이후에, 소스/드레인을 활성화(activation)하기 위한 열처리 과정을 수행할 수 있다.
도 27을 참조하면, 게이트 전극(710) 및 소스/드레인 전극(750)을 형성하는 과정을 개략적으로 보여준다. 예컨대, 게이트(411, 441) 및 반도체 기판(100)의 소스/드레인 영역을 노출시킨 후 실리사이드(silicide) 과정을 수행하여 게이트 전극(710) 및 소스/드레인 전극(750)을 형성한다. 실리사이드 과정은 자기 정렬(self aligned silicide) 과정으로 수행될 수 있다.
또한, 본 발명의 실시예는 제1게이트(411) 아래에 리세스 채널(recessed channel)을 구성하여 채널의 길이를 확장하는 형태로 변형될 수 있다.
도 28 내지 도 30은 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 제조 방법의 제2변형예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 28을 참조하면, 제1게이트 아래에 리세스 채널(recessed channel)을 구성하여 채널의 길이를 확장하는 형태의 본 발명의 변형예에 따른 트랜지스터 제조 방법은, 먼저, 도 4 및 도 5를 참조하여 설명한 바와 같이, 반도체 기판(100) 상에 제1유전층(210)을 형성하고, 희생층 패턴(310)을 도입하여 트렌치(311)를 형성하는 패터닝을 수행한다. 이후에, 트렌치(311)에 노출된 제1유전층(210)을 부분을 선택적으로 제거하여 반도체 기판(100) 표면을 노출한다.
이후에, 노출된 반도체 기판(100)을 일정 깊이로 희생층 패턴(310)을 마스크로 이용하여 선택적으로 식각하여 리세스 홈(101)을 형성한다. 이후에, 도 6 내지 13을 참조하여 설명한 바와 마찬가지로, 희생층 패턴(310)의 측벽에 내측 스페이서(252)를 수반하는 문턱 전압(Vth) 조절용 이온 주입 과정을 수행하고, 노출된 반도체 기판(100) 상에 제3유전층(231)을 형성한다. 이후에, 제1게이트(412)를 마찬가지로 형성하고 보호층(270)을 형성한 후, 희생층 패턴(310)을 제거한다.
이러한 과정은 실질적으로 도 4 내지 도 13에 제시된 바와 같은 트랜지스터 제조 방법에서 리세스 홈(101)을 도입하여 리세스 채널을 구성하는 단계를 더 포함하는 과정으로 이해될 수 있다.
도 30을 참조하면, 리세스 홈(101) 내를 채우게 연장된 제1게이트(412)를 형 성한 후, 도 21 내지 도 27을 참조하여 설명한 바와 마찬가지로, 제2게이트(441)를 형성하고, 외측 스페이서(620, 650)를 형성한 후, 게이트 전극(710) 및 소스/드레인 전극(750)을 형성할 수 있다. 이때, 내측 스페이서(252)의 리세스 홈(101)의 측벽을 덮게 연장된 부분은 잔류하여 채널 상에 위치하는 주된 게이트 유전층을 구성하게 된다. 즉, 제1게이트(412) 아래의 주된 게이트 유전층(252, 231)은 제3유전층(231) 및 내측 스페이서(252)의 잔류 부분을 포함하여 구성되게 된다. 따라서, 내측 스페이서(252)의 폭은 실질적으로 제3유전층(231)의 두께와 대등하게 형성되는 것이 바람직하다.
한편, 리세스 홈(101)을 채우게 형성된 제1게이트(412)를 형성한 후, 제2게이트를 형성하는 과정 및 이후의 게이트 전극(710) 등을 형성하는 과정은, 도 21 내지 도 27을 참조하여 설명한 바와 마찬가지로 수행될 수도 있다. 이러한 경우, 제1게이트(412)와 제2게이트 사이에는 내측 스페이서(252)가 연장된 상태로 잔류되게 된다.
한편, 본 발명의 실시예에서 게이트 전극을 형성하기 위한 실리사이드 반응을 수행하기 이전에, 제1게이트(411)와 제2게이트(431) 사이에 잔류하는 내측 스페이서(251)를 일부 식각하여 제1게이트(411) 및 제2게이트(431)의 측벽을 일부 노출하는 과정을 더 도입할 수 있다. 이러한 노출 과정의 도입은 실리사이드 반응에 참여하는 게이트(411, 431)의 표면적을 증가시켜 실리사이드 반응으로 형성되는 게이트 전극을 보다 충분한 두께로 형성할 수 있다.
도 31 및 도 32는 본 발명의 실시예에 따른 부분적으로 두께가 다른 게이트 유전층을 가지는 트랜지스터 제조 방법의 제3변형예를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 31을 참조하면, 제1게이트(411) 및 제2게이트(431), 외측 스페이서(610, 650) 등을 도 4 내지 도 19를 참조하여 설명한 바와 마찬가지로 형성한 후, 제1게이트(411) 및 제2게이트(431)의 표면을 노출시킨다. 이때, 제1게이트(411)와 제2게이트(431) 사이의 내측 스페이서(251)의 일부를 선택적으로 더 제거하여, 제1게이트(411) 및 제2게이트(431)의 상측 측벽이 노출되는 게이트간 홈(701)을 형성한다.
도 32를 참조하면, 이후에 자기 정렬 실리사이드 과정을 수행하여 게이트 전극(715) 및 소스/드레인 전극(750)을 형성한다. 이때, 게이트간 홈(701)의 존재에 의해 제1 및 제2게이트(411, 431)의 노출되는 표면의 면적이 보다 더 증가된 상태이므로, 게이트(411, 431) 상에 증착된 금속층과 게이트(411, 431)간의 접촉 면적은 증가되게 된다. 이에 따라, 실리사이드 반응이 보다 더 원활히 진행되어 게이트(411, 431) 상에 보다 더 두꺼운 두께를 가지는 게이트 전극(715)이 형성되게 된다.
상술한 본 발명에 따르면, 트랜지스터의 실질적인 채널 상에 상대적으로 얇은 게이트 유전층 부분이 위치하고, 상대적으로 얇은 게이트 유전층 부분 양측으로 상대적으로 두꺼운 게이트 유전층 부분이 위치하는 게이트 유전층 상에 형성된 게이트를 포함하는 트랜지스터 구조를 형성하는 방법을 제시할 수 있다.
종래의 제조 방법의 경우 노치 구조를 위한 게이트 물질의 부분적인 제거 공 정이 수반되는 데, 이 경우 발생할 수 있는 식각 공정의 조절이 소자 축소화가 진행될수록 어렵다. 이에 비해, 본 발명의 실시예에서는 이러한 노치 구조를 위한 게이트 물질의 제거 공정이 생략될 수 있다. 이에 따라, 식각 공정의 정교한 제어 문제에 따른 소자의 축소화(scaling-down)에의 제약을 해소할 수 있다. 따라서, 소자 형성의 재현성 및 균일도 측면에서도 우수한 공정 개발이 가능하다.
종래의 부분적인 게이트 제거 방법에서, 하부 유전층 및 상부 게이트 전극의 손상, 예컨대, 리프트 발생 가능성, 차후에 제거되었던 노치 부분을 채우는 공정 단계에서 발생할 수 있는 공정상의 어려움, 예컨대, 보이드(void) 등을 본 발명의 실시예에서는 수반되지 않는다.
본 발명의 실시예에서는 게이트 유전층의 형성이 실질적으로 2단계로 나누어 진행되므로, 소자 축소화에의 유전층 형성의 제약을 해소할 수 있다. 특히, 소스/드레인 부분, 특히, LDD층 부분에 중첩되는 게이트 유전층의 상대적으로 두꺼운 두께 부분의 폭(즉, 중첩 거리)을 효과적으로 제어할 수 있다. 이에 따라, 소자 축소화에 따른 단채널 효과를 효과적으로 해소할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (25)

  1. 반도체 기판 상에 상대적으로 얇은 두께의 주된 부분 및 상기 주된 부분 양 측에 상대적으로 두꺼운 두께의 측부 부분을 포함하는 게이트 유전층을 형성하는 단계;
    상기 게이트 유전층의 주된 부분 상에 중첩되는 제1게이트를 형성하는 단계;
    상기 제1게이트에 의해 노출된 상기 게이트 유전층의 측부 부분을 덮고 상기 제1게이트를 덮는 제2게이트층을 형성하는 단계;
    상기 제2게이트층을 식각하여 상기 제1게이트 측부에 스페이서 형태로 패터닝된 제2게이트를 형성하는 단계;
    상기 제2게이트를 마스크로 노출된 상기 게이트 유전층의 측부 부분을 선택적으로 식각하여 상기 제2게이트에 정렬되게 상기 게이트 유전층의 패턴을 형성하는 단계; 및
    상기 제2게이트에 의해 노출된 상기 반도체 기판 부분에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 유전층을 형성하는 단계는
    상기 반도체 기판 상에 제1유전층을 형성하는 단계;
    상기 제1유전층 상에 상기 제1유전층을 일부 노출하는 트렌치를 가지는 희생층 패턴을 형성하는 단계;
    상기 트렌치에 의해 노출되는 상기 제1유전층 부분을 선택적으로 제거하는 단계; 및
    상기 제1유전층 부분의 제거에 의해 노출된 반도체 기판 부분에 상기 제1유전층에 비해 두께가 얇은 제2유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제2항에 있어서,
    상기 제2유전층을 형성하기 이전에
    상기 희생층 패턴을 마스크로 노출된 상기 반도체 기판 부분을 선택적으로 식각하여 리세스 채널(recess channel)을 위한 리세스 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 제2항에 있어서,
    상기 제1유전층 및 상기 희생층 패턴은 서로 다른 절연 물질을 포함하여 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 희생층 패턴은 실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 트랜지스터 제조 방법.
  6. 제2항에 있어서,
    상기 제1게이트 형성 단계는
    상기 트렌치를 채우는 제1게이트층을 형성하는 단계;
    상기 제1게이트층을 상기 희생층 패턴의 상측 표면이 노출되게 패터닝하는 단계; 및
    상기 희생층 패턴을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 소스/드레인을 형성하는 단계는
    상기 제2게이트를 마스크로 노출된 상기 반도체 기판 부분에 제1이온 주입하는 단계;
    상기 제2게이트 측부에 스페이서(spacer)를 형성하는 단계; 및
    상기 스페이서를 마스크로 노출된 상기 반도체 기판 부분에 제2이온 주입하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  8. 제7항에 있어서,
    상기 제2게이트를 마스크로 노출된 상기 반도체 기판 부분에 포켓(pocket) 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  9. 제1항에 있어서,
    상기 게이트 및 상기 소스/드레인에 연결될 전극들을 형성하는 자기 정렬 실 리사이드 과정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  10. 반도체 기판 상에 제1유전층을 형성하는 단계;
    상기 제1유전층 상에 상기 제1유전층을 일부 노출하는 트렌치를 가지는 희생층 패턴을 형성하는 단계;
    상기 트렌치에 의해 노출되는 상기 제1유전층 부분을 선택적으로 제거하는 단계;
    상기 제1유전층 부분의 제거에 의해 노출된 반도체 기판 부분에 상기 제1유전층에 비해 두께가 얇은 제2유전층을 형성하는 단계;
    상기 트렌치를 채우는 제1게이트를 형성하는 단계;
    상기 제1게이트에 의해 노출된 상기 희생층 패턴을 선택적으로 제거하여 상기 제1유전층의 잔류 부분을 노출하는 단계;
    상기 노출된 제1유전층 상 및 상기 제1게이트 상을 덮는 제2게이트층을 형성하는 단계;
    상기 제2게이트층을 식각하여 상기 제1게이트 측부에 스페이서 형태로 패터닝된 제2게이트를 형성하는 단계;
    상기 제2게이트를 마스크로 노출된 상기 제1유전층 부분을 선택적으로 식각하여 상기 제2게이트에 정렬되는 패터닝된 상기 제2유전층의 패턴을 형성하는 단계; 및
    상기 제2게이트에 의해 노출된 상기 반도체 기판 부분에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  11. 제10항에 있어서,
    상기 소스/드레인을 형성하는 단계는
    상기 제2게이트를 마스크로 노출된 상기 반도체 기판 부분에 제1이온 주입하는 단계;
    상기 제2게이트 측부에 스페이서(spacer)를 형성하는 단계; 및
    상기 스페이서를 마스크로 노출된 상기 반도체 기판 부분에 제2이온 주입하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 제2게이트를 마스크로 노출된 상기 반도체 기판 부분에 포켓(pocket) 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  13. 제10항에 있어서,
    상기 제2유전층을 형성하기 이전에
    상기 희생층 패턴을 마스크로 노출된 상기 반도체 기판 부분을 선택적으로 식각하여 리세스 채널(recess channel)을 위한 리세스 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  14. 제10항에 있어서,
    상기 제2유전층을 형성하는 단계를 이전에
    상기 노출된 반도체 기판 상에 제3유전층을 형성하는 단계;
    상기 제3유전층 아래의 상기 반도체 기판 부분에 문턱 전압(Vth) 조절을 위한 이온 주입을 수행하는 단계; 및
    상기 반도체 기판 상에 중첩되는 상기 제3유전층 부분을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  15. 제10항에 있어서,
    상기 제2유전층을 형성하는 단계를 이전에
    상기 노출된 반도체 기판 상에 상기 희생층 패턴의 측벽을 덮게 연장되는 제3유전층을 형성하는 단계;
    상기 제3유전층 아래의 상기 반도체 기판 부분에 문턱 전압(Vth) 조절을 위한 이온 주입을 수행하는 단계; 및
    상기 반도체 기판 상에 중첩되는 상기 제3유전층 부분을 선택적으로 제거하여 상기 희생층 패턴 측벽에 잔류하는 상기 제3유전층 부분을 포함하는 내측 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  16. 제15항에 있어서,
    상기 희생층 패턴 제거 이전에
    상기 제1게이트를 상기 내측 스페이서와 함께 보호하는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 제2게이트층 형성 이전에
    상기 제2게이트층이 상기 제1게이트 상에 형성되게 상기 보호층 및 상기 내측 스페이서를 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  18. 제16항에 있어서,
    상기 제2게이트층은 상기 보호층 및 상기 내측 스페이서 상을 덮게 연장되는 것을 특징으로 하는 트랜지스터 제조 방법.
  19. 제18항에 있어서,
    상기 소스/드레인 형성 이후에 상기 게이트의 상측 표면을 노출시키되 상기 내측 스페이서의 상측 부분을 일부 선택적으로 제거하여 상기 제1 및 제2게이트의 측벽을 일부 노출시키는 단계; 및
    상기 제1 및 제2게이트에 연결될 게이트 전극 및 상기 소스/드레인에 연결될 소스/드레인 전극을 형성하는 자기 정렬 실리사이드 과정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  20. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1유전층;
    상기 제1유전층 상에 중첩된 제1게이트;
    상기 제1게이트 측벽에 형성된 내측 스페이서;
    상기 내측 스페이서 상에 상기 제1게이트 측벽에 스페이서 형태로 형성된 제2게이트;
    상기 제2게이트에 정렬되되 상기 제1유전층에 비해 두꺼운 두께의 제2유전층; 및
    상기 제2게이트에 의해 노출된 상기 반도체 기판 부분에 형성된 소스/드레인을 포함하는 것을 특징으로 하는 트랜지스터.
  21. 제20항에 있어서,
    상기 게이트에 연결된 실리사이드층을 포함하는 게이트 전극; 및
    상기 소스/드레인에 연결된 실리사이드층을 포함하는 소스/드레인 전극을 더 포함하는 것을 특징으로 하는 트랜지스터.
  22. 제20항에 있어서,
    상기 게이트 전극은 상기 제1게이트에 선택적으로 연결되고 상기 제1게이트는 상기 내측 스페이서에 의해 상기 제2게이트와 절연된 것을 특징으로 하는 트랜지스터.
  23. 제20항에 있어서,
    상기 제1게이트 양측의 두 상기 제2게이트는 상기 제1게이트에 자기 정렬되어 동일한 폭을 가지게 형성된 것을 특징으로 하는 트랜지스터.
  24. 제23항에 있어서,
    상기 소스/드레인은
    상기 동일한 폭의 두 제2게이트를 마스크로 이온 주입되어 상기 제2게이트에 중첩되는 폭이 상기 제2게이트에 의해 제어된 제1불순물층; 및
    상기 제2게이트에 부착된 스페이서를 마스크로 이온 주입되어 형성되어 상기 스페이서에 의해 정렬된 제2불순물층을 포함하는 것을 특징으로 하는 트랜지스터.
  25. 제20항에 있어서,
    상기 반도체 기판은
    상기 제1게이트에 중첩되는 리세스 채널(recess channel)을 위한 리세스 홈을 포함하고,
    상기 내측 스페이서는 상기 리세스 홈의 측벽을 덮게 연장되고
    상기 제1유전층은 상기 리세스 홈의 바닥에 위치하고
    상기 제1게이트는 상기 리세스 홈을 채우는 것을 특징으로 하는 트랜지스터.
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* Cited by examiner, † Cited by third party
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KR19990045444A (ko) * 1997-11-20 1999-06-25 가네꼬 히사시 불휘발성 반도체 메모리소자와 그 제조방법
KR19990076223A (ko) * 1998-03-30 1999-10-15 김영환 플래쉬 이이피롬 셀, 그 제조 방법 및 이를 이용한 프로그램,소거 및 독출방법
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