JPH06310609A - 金属プラグ製造方法 - Google Patents

金属プラグ製造方法

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Abstract

(57)【要約】 （修正有） 【目的】 高集積半導体装置の下部と上部配線層を接続
する際に、基板表面との接合の消耗反応を防止できる平
坦な表面を有する金属プラグの製造方法を提供する。 【構成】 シリコン基板２０上に形成された第１配線層
の表面に絶縁膜２２を積層し、第１配線層表面が露出す
るように絶縁膜にコンタクトホール（接続孔）を形成す
る。接続孔の底面や側壁と絶縁膜表面とに一定厚さのポ
リＳｉ膜を形成し、さらに接続孔の底面部に感光膜パタ
ーンを形成し、感光膜パターンにより露出したポリＳｉ
膜を除去し、該パターンを除去する。接続孔の側壁及び
底面を含むＳｉ基板の全表面に第１金属膜２８を形成
後、熱処理してポリＳｉ膜と第１金属膜を反応させ接続
孔の底面部に金属シリサイド膜３０を形成する。未反応
の金属膜を除去した接続孔にＷやＡｌなど第２金属を埋
込み金属プラグ３２を形成し、金属プラグ及び絶縁膜２
２の表面にＡｌ合金を蒸着し金属配線層３４を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多層配線構造を有する
高集積半導体装置において、層間絶縁膜の上部及び下部
に形成された金属配線層を電気的に接続させるための金
属プラグ製造方法に関し、特に、均一な表面を有し接合
の消耗反応を防止することができる金属プラグ製造方法
に関するものである。
【０００２】
【従来の技術】通常、金属プラグは、層間絶縁膜にコン
タクトホールを形成し、コンタクトホールの底面にシリ
サイド膜を形成し、さらにシリサイドの上部に金属物質
を埋め込むことにより形成される。しかし、従来の金属
プラグ製造方法はコンタクトホールの隅の部分で下部導
線層が前記金属プラグに露出させる不完全なシリサイド
膜を形成するという問題点を有している。さらに、従来
の金属プラグ製造方法は、不完全なシリサイド膜により
接合の消耗反応及び不均一な表面を有する金属プラグを
生成する。このような従来の金属プラグ製造工程の問題
点を添付した図１（ａ）及び図１（ｂ）を参照して説明
する。
【０００３】図１（ａ）を参照すれば、シリコン基板
（１０）の表面に積層した絶縁膜（１２）と、シリコン
基板（１０）の一部分の表面を露出するように絶縁膜
（１２）に形成されたコンタクトホール（１３）を有す
る半導体装置が示されている。コンタクトホール（１
３）の底面には、コンタクトホール（１３）の隅の部分
でシリコン基板（１０）の表面が露出するように金属シ
リサイド膜（１４）が形成されている。金属シリサイド
膜はPVD(Physical Vapour Deposition) の方法によ
り、金属（例えば、チタニウム）をコンタクトホール
（１３）の底面に蒸着し、そして熱処理することにより
形成される。さらに、コンタクトホール（１３）の隅の
部分で露出するシリコン基板（１０）の表面は蒸着工程
の際、コンタクトホール（１３）の隅の部分に金属物質
が脆弱に形成され、乾式処理による影響のためコンタク
トホール（１３）の隅の部分の脆弱な金属シリサイド膜
が除去され露出する。
【０００４】図１（ｂ）には中央部に凹部（１５）を有
するようにコンタクトホール（１３）に形成された金属
（１６）が示されている。金属プラグ（１６）はタング
ステンのような金属プラグを蒸着することにより形成さ
れる。また、金属プラグ（１６）はコンタクトホール
（１３）の隅の部分で露出したシリコン基板（１０）と
接触して接合消耗反応を発生させることになる。金属プ
ラグ（１６）の凹部（１５）はシリコン基板（１０）
と、金属シリサイド膜（１４）における金属の成長潜伏
期(Incubation Time) の相違により、金属物質がコンタ
クトホール（１３）の中央部分から、より側壁付近で急
速に成長して絶縁膜（１２）の表面上まで蒸着されるこ
とにより形成される。また、金属プラグ（１６）の表面
に形成された凹部（１５）は、絶縁膜（１２）及び金属
プラグ（１６）の表面に形成される配線層（図示せず）
の層被覆を不均一にする。
【０００５】
【発明が解決しようとする課題】本発明の目的は、均一
な表面を有し、接合の消耗反応を防ぐことができる金属
プラグを製造する金属プラグ製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】前述の目的を達成するた
め、本発明の金属プラグ製造方法は、第１配線層と、第
１配線層の表面に積層された絶縁膜と、第１配線層の表
面とが露出するように絶縁膜に形成されたコンタクトホ
ールとを備えた半導体基板を提供する段階と、コンタト
ホールの底面及び側壁と絶縁膜の表面とに一定の厚さの
ポリシリコン膜を形成する段階と、ポリシリコン膜が形
成されたコンタクトホールの底面部に感光膜パターンを
形成する段階と、感光膜パターンにより露出したポリシ
リコン膜を除去し、さらに感光膜パターンを除去する段
階と、コンタクトホールの側壁及び底面を含んだシリコ
ン基板の全表面に第１金属膜を形成する段階と、熱処理
工程（アニーリング）によりポリシリコン膜と第１金属
膜を反応させコンタクトホールの底面部に金属シリサイ
ド膜を形成する段階と、ポリシリコン膜と反応しない残
りの第１金属膜を除去し、金属シリサイド膜が形成され
たコンタクトホールに、金属プラグを形成するために、
コンタクトホールに第２金属物質を埋め込む段階とを含
む。
【０００７】
【作用】前述の構成によれば、本発明は、感光膜パター
ンを用いてコンタクトホールの底面部に形成されたポリ
シリコン膜が損傷されないようにし、シリコン基板の表
面と金属プラグとが直接接続しないようにする。また、
本発明は平坦な表面を有する金属プラグ及び均一な厚さ
の金属配線層を形成することができ、さらに接合の消耗
反応の発生を防ぐことができる。
【０００８】
【実施例】図２（ａ）を参照すれば、シリコン基板（２
０）の表面に形成された絶縁膜（２２）と、シリコン基
板（２０）の表面が部分的に露出するように絶縁膜（２
２）に形成されたコンタクトホール（２３）とを備えた
半導体装置が説明されている。コンタクトホール（２
３）の底面及び側壁と絶縁膜（２２）の表面には所定の
厚さ （例えば、５００〜１６００Å）のポリシリコン
膜（２４）が形成される。ポリシリコン膜（２４）は、
LPCVD(Low Pressure Chemical Vapour Deposition)反応
器の内部でＳｉＨ4 等の反応気体が化学反応することに
より蒸着される。
【０００９】また、図２（ｂ）に示されるように、ポリ
シリコン膜（２４）が蒸着されたコンタクトホール（２
３）を埋め込むように、コンタクトホール（２３）及び
絶縁膜（２２）の上部に感光物質（２６）が塗布され
る。
【００１０】図２（ｃ）にはコンタクトホール（２３）
の底面部にポリシリコンパターン（２４Ａ）及び感光膜
パターン（２６Ａ）が形成される。感光膜パターン（２
６Ａ）はコンタクトホール（２３）の底面部にある感光
物質だけが残るように、感光膜（２６）をRIE(Reactive
Ion Etching)法により、エッチングして形成される。
感光膜（２６）をエッチングすることにより、コンタク
トホール（２３）の底面部を除去した残りの部分のポリ
シリコン膜（２４）が露出される。さらに、ポリシリコ
ンパターン（２４Ａ）は露出されたポリシリコン膜（２
４）を湿式エッチング方法により除去することにより形
成される。ポリシリコンパターン（２４Ａ）が形成され
た後、感光膜パターン（２６Ａ）は湿式エッチング方法
により完全に除去される。
【００１１】また、図３（ｄ）に示されるように、ポリ
シリコンパターン（２４Ａ）の上部、コンタクトホール
（２３）の側壁及び絶縁層（２２）の表面には所定厚さ
の金属層（２８）が蒸着される。金属層（２８）はPVD
のスパッタリング方法を用いてチタニウム、モリブデ
ン、コバルト又はマンガンを被着することにより形成さ
れる。
【００１２】図３（ｅ）を参照すれば、コンタクトホー
ル（２３）の底面部に形成された金属シリサイド膜（３
０）を有する半導体装置が示されている。金属シリサイ
ド膜（３０）は、図３（ｄ）に示されたポリシリコンパ
ターン（２４Ａ）及び金属層（２８）を、９００℃の高
温を維持するチューブで３０分間程アニーリングするこ
とにより形成される。アニーリングの際、ポリシリコン
パターン（２４Ａ）とポリシリコンパターン（２４Ａ）
の上部に蒸着された金属層（２８）とが反応して金属シ
リサイド膜に変化する。また、残りの金属層（２８）は
金属シリサイド膜（３０）が形成された後、除去され
る。
【００１３】図３（ｆ）にはコンタクトホール（２３）
に埋め込められた金属プラグ（３２）と、金属プラグ
（３２）及び絶縁膜（２２）の表面に形成された金属配
線層（３４）とが示されている。金属プラグ（３２）は
コンタクトホール（２３）の底面部に形成された金属シ
リサイド膜（３０）の上部にタングステン、アルミニウ
ム又は銅を蒸着して平坦な表面を有するように形成され
る。金属プラグ （３２）が平坦な表面を有するように
なる理由は、コンタクトホール（２３）の底面部に形成
された金属シリサイド膜（３０）が、シリコン基板（２
０）の表面の露出を防ぐためである。また、金属配線層
（３４）は、金属プラグ（３２）及び絶縁膜（２２）の
表面にアルミニウム合金を蒸着することにより形成され
る。
【００１４】
【発明の効果】上述したように、本発明の金属プラグ製
造方法によれば、感光膜パターンを用いてコンタクトホ
ールの底面部に形成されたポリシリコン膜が損傷されな
いようにし、シリコン基板の表面と金属プラグが直接接
続されないようにする。これらの利点により、本発明の
方法は、平坦な表面を有する金属プラグ及び均一な厚さ
の金属配線層を形成することができ、また接合の消耗反
応の発生を防ぐことができる。
【図面の簡単な説明】
【図１】従来の金属プラグ製造方法を説明するための半
導体装置の断面図である。
【図２】本発明の実施例による金属プラグの製造方法を
説明するための半導体装置の断面図である。
【図３】本発明の実施例による金属プラグの製造方法を
説明するための半導体装置の断面図である。
【符号の説明】
１０，２０…シリコン基板、１２，２２…絶縁膜、１
３，２３…コンタクトホール、１４，３０…金属シリサ
イド膜、１５…凹部、１６，３２…金属プラグ、２４…
ポリシリコン膜、２４Ａ…ポリシリコンパターン、２６
…感光膜、２６Ａ…感光膜パターン、２８…金属層、３
４…金属配線層。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 下部の第１配線層と上部の第２配線層と
    を電気的に接続させるための金属プラグ製造方法におい
    て、 第１配線層と、前記第１配線層の表面に積層された絶縁
    膜と、前記第１配線層の表面とが露出するように前記絶
    縁膜に形成されたコンタクトホールとを備えた半導体基
    板を提供する段階と、 前記コンタクトホールの底面及び側壁と前記絶縁膜の表
    面とに一定厚さのポリシリコン膜を形成する段階と、 前記ポリシリコン膜が形成された前記コンタクトホール
    の底面部に感光膜パターンを形成する段階と、 前記感光膜パターンにより露出した前記ポリシリコン膜
    を除去し、さらに前記感光膜パターンを除去する段階
    と、 前記コンタクトホールの側壁及び底面を含んだ前記シリ
    コン基板の全表面に第１金属膜を形成する段階と、 熱処理工程（アニーリング）により前記ポリシリコン膜
    と前記第１金属膜を反応させ、前記コンタクトホールの
    底面部に金属シリサイド膜を形成する段階と、 前記ポリシリコン膜と反応しない残りの第１金属膜を除
    去し、前記金属シリサイド膜が形成された前記コンタク
    トホールに金属プラグを形成するために、前記コンタク
    トホールに第２金属物質を埋め込む段階とを備えたこと
    を特徴とする金属プラグ製造方法。
  2. 【請求項２】 前記感光膜パターンを形成する段階が、
    前記ポリシリコン膜の表面上まで至るように前記シリコ
    ン基板の全表面に感光物質を塗布する段階と、 前記感光物質がコンタクトホールの底面部だけに残るよ
    うに、前記感光物質をエッチバックする段階とを含むこ
    とを特徴とする請求項１記載の金属プラグ製造方法。
  3. 【請求項３】 前記第１金属膜がチタニウム、モリブデ
    ン、コバルト又はマンガンで形成されたことを特徴とす
    る請求項１記載の金属プラグ製造方法。
  4. 【請求項４】 前記金属プラグがタングステン、アルミ
    ニウム又は銅で形成されたことを特徴とする請求項１記
    載の金属プラグ製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7943517B2 (en) 2004-02-27 2011-05-17 Semiconductor Technology Academic Research Center Semiconductor device with a barrier film

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
US5645887A (en) * 1994-01-14 1997-07-08 Lg Semicon Co., Ltd. Method for forming platinum silicide plugs
US5633189A (en) * 1994-08-01 1997-05-27 Actel Corporation Method of making metal to metal antifuse
US5504038A (en) * 1995-05-25 1996-04-02 United Microelectronics Corporation Method for selective tungsten sidewall and bottom contact formation
US5484747A (en) * 1995-05-25 1996-01-16 United Microelectronics Corporation Selective metal wiring and plug process
JPH08335641A (ja) * 1995-06-06 1996-12-17 Texas Instr Inc <Ti> チタン・ポリサイドｃｍｏｓ回路にオーミック・コンタクトを設ける方法及びそのオーミック・コンタクトを有する集積回路
JPH09139429A (ja) * 1995-11-10 1997-05-27 Nippon Steel Corp 半導体装置の製造方法
US5904561A (en) * 1996-06-28 1999-05-18 Vanguard International Semiconductor Corporation Method for forming a barrier metal film with conformal step coverage in a semiconductor intergrated circuit
US5693562A (en) * 1996-06-28 1997-12-02 Vanguard International Semiconductor Corporation Method for forming a barrier metal film with conformal step coverage in a semiconductor integrated circuit
JP3228181B2 (ja) * 1997-05-12 2001-11-12 ヤマハ株式会社 平坦配線形成法
US5899741A (en) * 1998-03-18 1999-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing low resistance and low junction leakage contact
US6194315B1 (en) * 1999-04-16 2001-02-27 Micron Technology, Inc. Electrochemical cobalt silicide liner for metal contact fills and damascene processes
KR100323719B1 (ko) 1999-12-28 2002-02-19 박종섭 반도체소자의 금속배선 및 그 제조방법
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
CN100346454C (zh) * 2004-04-22 2007-10-31 复旦大学 一种硅基器件的金属化接触层结构的制备方法
KR100603588B1 (ko) * 2004-06-09 2006-07-24 주식회사 하이닉스반도체 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
US7790611B2 (en) * 2007-05-17 2010-09-07 International Business Machines Corporation Method for FEOL and BEOL wiring
WO2017111820A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Reduced height liner for interconnects
US10366918B2 (en) * 2016-10-04 2019-07-30 International Business Machines Corporation Self-aligned trench metal-alloying for III-V nFETs

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818723A (en) * 1985-11-27 1989-04-04 Advanced Micro Devices, Inc. Silicide contact plug formation technique
US5084413A (en) * 1986-04-15 1992-01-28 Matsushita Electric Industrial Co., Ltd. Method for filling contact hole
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7943517B2 (en) 2004-02-27 2011-05-17 Semiconductor Technology Academic Research Center Semiconductor device with a barrier film
US8133813B2 (en) 2004-02-27 2012-03-13 Semiconductor Technology Academic Research Center Semiconductor device with a barrier film

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