JP2001203170A - 半導体素子の接触部形成方法 - Google Patents

半導体素子の接触部形成方法

Info

Publication number
JP2001203170A
JP2001203170A JP2000345324A JP2000345324A JP2001203170A JP 2001203170 A JP2001203170 A JP 2001203170A JP 2000345324 A JP2000345324 A JP 2000345324A JP 2000345324 A JP2000345324 A JP 2000345324A JP 2001203170 A JP2001203170 A JP 2001203170A
Authority
JP
Japan
Prior art keywords
photosensitive film
forming
insulating film
pattern
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000345324A
Other languages
English (en)
Other versions
JP3557166B2 (ja
Inventor
Heichuru Ri
炳▲ちゅる▼ 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
Anam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anam Semiconductor Inc filed Critical Anam Semiconductor Inc
Publication of JP2001203170A publication Critical patent/JP2001203170A/ja
Application granted granted Critical
Publication of JP3557166B2 publication Critical patent/JP3557166B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】半導体素子の多層配線構造において、ゲート、
ソース／ドレーンを金属配線層と連結するコンタクトホ
ールまたは金属配線層間を連結するバイアホールなどの
接触ホールの形成時、低コストで効果的にステップカバ
レージを改善する。 【解決手段】半導体素子の電極または金属配線パターン
が形成された下部薄膜の上部に絶縁膜を蒸着して平坦化
する段階と、前記絶縁膜の上部に内部側壁が緩やかな曲
線形に形成された感光膜パターンを形成する段階と、前
記感光膜パターンをマスクにして前記絶縁膜を乾式エッ
チングして接触ホールを形成する段階と、前記感光膜パ
ターンを除去し、バリアメタルとタングステンを蒸着し
て前記接触ホールを埋め立てる段階と、前記タングステ
ンとバリアメタルを化学機械的に研磨して前記絶縁膜の
上部面が露出されるように平坦化する段階とを含むこと
を特徴とする半導体素子の接触部形成方法である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子を製造す
る工程に係わり、より詳しくは、半導体素子の製造工程
のうち絶縁膜を通じて電気的に隔離された上下部導電膜
を電気的に接続するための接触部を形成する方法に関す
る。
【０００２】
【従来の技術】半導体集積回路が高集積化されるにした
がい、制限された面積内で半導体基板に形成されたゲー
ト、ソース／ドレーンと金属配線層を連結するコンタク
トと金属配線層間を連結するバイア（via）などを効果
的に形成する方法が提示されている。
【０００３】特に、集積回路で配線層を多層化する多層
配線技術が使用されており、この多層配線技術とは集積
回路内の配線を多層化することによって制限された面積
の単一基板内で半導体素子を高集積化する方法であっ
て、半導体素子間の配線が通過する空間を考慮する必要
がないため半導体チップの大きさを小さく形成すること
ができるという長所がある。しかし、多層配線技術は成
膜工程を反復して実施するので表面での配線断線などの
不良が発生することがある。特に、配線間の交差部で段
差によって生じるステップカバレージ（step coverag
e）不良または接触不良などが大きな問題になってい
る。
【０００４】また、コンタクトホール（contact hole）
またはバイアホール（via hole）を形成し、バリアメタ
ル（barrier metal）を蒸着した後、コンタクトホール
またはバイアホールを埋め立てるためにタングステンを
蒸着する時、ホール内部にボイド（void）が発生するな
どの工程欠陥問題がある。
【０００５】従って、最近はコンタクト、バイアなどの
ような半導体素子の接触口形成工程でのステップカバレ
ージ改善及びボイド防止などのためにコンタクトホール
またはバイアホールにバリアメタルを蒸着する場合、ア
ルゴン（Ａｒ）ガスなどを利用したスパッタエッチング
（sputter etching）によってコンタクトホールまたは
バイアホールの上部が傾斜を有するようにした後、ホー
ルを埋め立てるためにタングステンを蒸着する。
【０００６】
【発明が解決しようとする課題】しかし、このような方
法はコンタクトホールまたはバイアホールなどのような
接触ホールの上部のアルゴンスパッタエッチングが接触
ホールの下部まで緩やかな傾斜を有するようにすること
ができないので完全にステップカバレージ問題を解決す
ることができず、半導体基板上での均一度の面でよくな
い。
【０００７】また、アルゴンスパッタエッチング工程の
追加によって生産費用が増加する問題点がある。
【０００８】本発明はこのような問題点を解決するため
のものであって、その目的は、半導体素子の多層配線構
造を要求する技術においてゲート、ソース／ドレーンを
金属配線層と連結するコンタクトホールまたは金属配線
層間を連結するバイアホールなどの接触ホールを形成す
る時、生産費用を増大させずに効果的にステップカバレ
ージを改善することにある。
【０００９】
【課題を解決するための手段】前記のような目的を達成
するために、本発明は、接触部を形成するための絶縁膜
の上部に内部側壁が緩やかな曲線形に形成された感光膜
パターンを形成した後、これをマスクにして絶縁膜を乾
式エッチングして接触ホールを形成することを特徴とす
る。すなわち、請求項１に記載の発明は、半導体素子の
電極または金属配線パターンが形成された下部薄膜の上
部に絶縁膜を蒸着して平坦化する段階と、前記絶縁膜の
上部に内部側壁が緩やかな曲線形に形成された感光膜パ
ターンを形成する段階と、前記感光膜パターンをマスク
にして前記絶縁膜を乾式エッチングして接触ホールを形
成する段階と、前記感光膜パターンを除去し、バリアメ
タルとタングステンを蒸着して前記接触ホールを埋め立
てる段階と、前記タングステンとバリアメタルを化学機
械的に研磨して前記絶縁膜の上部面が露出されるように
平坦化する段階と、を含むことを特徴とする半導体素子
の接触部形成方法である。
【００１０】前記感光膜パターンの内部側壁を緩やかな
曲線形態で形成するために、絶縁膜の上部に感光膜を塗
布し、露光現像して内部側壁が階段形態で形成された感
光膜パターンを形成した後、この感光膜パターンをハー
ドベークして内部側壁の階段形態を緩やかな曲線形態で
形成することを特徴とする。
【００１１】また、前記感光膜パターンの内部側壁を階
段形態で形成するために、感光膜を塗布する時に塗布温
度を順次的または連続的に変化させたり、感光膜を塗布
する時に露光エネルギーに対する感度が異なる感光膜を
積層構造で塗布することを特徴とする。
【００１２】また、前記感光膜パターンの内部側壁を階
段形態で形成するために、感光膜を露光する時に露光エ
ネルギーを順次的または連続的に変化させることを特徴
とする。
【００１３】
【発明の実施の形態】以下、添付した図面に基づいて本
発明による好ましい一実施例を説明する。
【００１４】図１及び図２は本発明の一実施例によって
半導体素子の接触部を形成する方法を概略的に示した工
程図である。
【００１５】まず、ゲート、ソース／ドレーンを含む半
導体素子の半導体素子電極が形成された半導体基板また
は半導体素子の回路連結のための金属薄膜パターンが形
成された金属配線層などである下部薄膜１の上部に上部
金属配線層との電気的隔離のための絶縁膜２を蒸着し、
平坦化する。その後、絶縁膜２の上部に感光膜を塗布
し、コンタクトホールまたはバイアホールのような接触
ホールパターンが形成されたマスクで露光現像すること
によって内部側壁が階段形態で形成された感光膜パター
ン３を形成する（図１（ａ））。この時、階段形態の感
光膜パターン３を形成するための方法は次の通りであ
る。
【００１６】まず、感光膜を塗布する時、塗布温度を順
次的または連続的に増加または減少させる方法がある。
塗布温度を変化させる方法には、ウエハーを支持してい
るサブプレート（sub-plate）それ自体の温度を変化さ
せたり、感光膜塗布用ノズルの外面にヒーター（heate
r）を設置してヒーターの温度を調節することによって
塗布温度を変化させる方法がある。このように塗布時に
塗布温度を変化させると、塗布された感光膜の下部から
上部への露光エネルギーに対する感度が順次的または連
続的に変化するので、露光現像によって内部側面が階段
形態である感光膜パターンが形成される。
【００１７】また、他の方法として、感光膜を露光する
時に露光エネルギーを順次的または連続的に変化させる
方法がある。露光エネルギーは、露光ランプのエネルギ
ーをポジティブ感光膜の場合には最初は強いエネルギー
に調整し次第に弱くなるように調整し、ネガティブ感光
膜の場合にはこれと逆の順序で調節する。このように露
光エネルギーを変化させると、露光される感光膜の感度
が下部から上部に順次的または連続的に変化するので、
露光現像時に内部側面が階段形態である感光膜パターン
が形成される。
【００１８】また、他の方法として、感光膜を塗布する
時に露光エネルギーに対する感度が異なる感光膜を積層
構造で塗布する方法がある。感度が異なる感光膜は感光
膜溶液の主要構成成分であるＰＡＣ（photo active com
pound）の比率を調整することによって選択する。ポジ
ティブ感光膜の場合には感度の低い感光膜を先に積層し
た後、順次に感度の高い感光膜を積層する。また、ネガ
ティブ感光膜の場合には感度の高い感光膜を先に積層し
た後、順次に感度の低い感光膜を積層する。このように
感度の異なる感光膜が積層されると、露光現像によって
内部側面が階段形態である感光膜パターンが形成され
る。
【００１９】その後、図１（ｂ）に示されているよう
に、階段形状で形成された感光膜パターン３をハードベ
ーク（hard bake）することによって階段形状が緩やか
な曲線形態になった感光膜パターン３を形成する。
【００２０】その後、図２（ａ）に示されているよう
に、緩やかな曲線形態に形成された感光膜パターンをマ
スクにして露出された絶縁膜２を乾式エッチングするこ
とでコンタクトホールまたはバイアホールのような接触
ホールを形成する。この時、乾式エッチングによって絶
縁膜２が緩やかな曲線形態を有する感光膜パターンと同
一の形態にエッチングされるので、接触ホールの上部か
ら下部まで緩やかな傾斜を有するようになり、完全にス
テップカバレージ問題を解決することができる。その
後、感光膜パターンを除去し、緩やかな傾斜の接触ホー
ルを有する絶縁膜２の全面にバリアメタル４を蒸着する
（図２（ａ））。
【００２１】その後、図２（ｂ）に示されているよう
に、バリアメタル４が蒸着された絶縁膜２の全面にタン
グステン５を厚く蒸着して接触ホールを埋め立て、化学
機械的研磨（chemical mechanical polishing：ＣＭ
Ｐ）などで絶縁膜２の上部面が露出されるように平坦化
することによってコンタクトホールまたはバイアホール
などのような半導体素子の接触部を完成する。
【００２２】
【発明の効果】このように、本発明は緩やかな曲線形態
を有する感光膜パターンをマスクにして絶縁膜を乾式エ
ッチングすることによって上部から下部まで緩やかな傾
斜を有する接触ホールを形成してコンタクトホールまた
はバイアホールなどのような半導体素子の接触部を形成
することによりステップカバレージ問題を完全に解決す
ることができるだけでなく、半導体基板上で良好な均一
性を得ることができ、従来のアルゴンスパッタエッチン
グなどのような追加工程がないので生産費用を減少させ
ることができ、緩やかな傾斜を有する接触ホールにタン
グステンを蒸着するのでボイドなどの発生を防止するこ
とができて半導体素子製造工程の収率を向上させること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施例によって半導体素子の接触部
を形成する方法を概略的に示した工程図である。
【図２】本発明の一実施例によって半導体素子の接触部
を形成する方法を概略的に示した工程図で、図１の続き
である。
【符号の説明】
１ 下部薄膜 ２ 絶縁膜 ３ 感光膜パターン ４ バリアメタル ５ タングステン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/302 Ｍ 21/90 Ｃ Ａ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】半導体素子の電極または金属配線パターン
    が形成された下部薄膜の上部に絶縁膜を蒸着して平坦化
    する段階と、 前記絶縁膜の上部に内部側壁が緩やかな曲線形に形成さ
    れた感光膜パターンを形成する段階と、 前記感光膜パターンをマスクにして前記絶縁膜を乾式エ
    ッチングして接触ホールを形成する段階と、 前記感光膜パターンを除去し、バリアメタルとタングス
    テンを蒸着して前記接触ホールを埋め立てる段階と、 前記タングステンとバリアメタルを化学機械的に研磨し
    て前記絶縁膜の上部面が露出されるように平坦化する段
    階と、 を含むことを特徴とする半導体素子の接触部形成方法。
  2. 【請求項２】前記絶縁膜の上部に内部側壁が緩やかな曲
    線形に形成された感光膜パターンを形成する段階は、 前記絶縁膜の上部に感光膜を塗布し、露光現像して内部
    側壁が階段形態に形成された感光膜パターンを形成する
    段階と、 前記内部側壁が階段形態に形成された感光膜パターンを
    ハードベークすることによって前記内部側壁の階段形態
    を緩やかな曲線形態に形成する段階とを含むことを特徴
    とする請求項１に記載の半導体素子の接触部形成方法。
  3. 【請求項３】前記感光膜パターンの内部側壁を階段形態
    に形成するために、前記感光膜の塗布時に塗布温度を順
    次的または連続的に変化させることを特徴とする請求項
    ２に記載の半導体素子の接触部形成方法。
  4. 【請求項４】前記感光膜の塗布時に塗布温度を変化させ
    る方法は、ウエハーを支持しているサブプレート（sub-
    plate）自体の温度を変化させることを特徴とする請求
    項３に記載の半導体素子の接触部形成方法。
  5. 【請求項５】前記感光膜の塗布時に塗布温度を変化させ
    る方法は、感光膜塗布用ノズルの外面にヒーター（heat
    er）を設置し、ヒーターの温度を調節して塗布温度を変
    化させることを特徴とする請求項３に記載の半導体素子
    の接触部形成方法。
  6. 【請求項６】前記感光膜パターンの内部側壁を階段形態
    に形成するために、前記感光膜の塗布時に露光エネルギ
    ーに対する感度が異なる感光膜を積層構造に塗布するこ
    とを特徴とする請求項２に記載の半導体素子の接触部形
    成方法。
  7. 【請求項７】前記感光膜パターンの内部側壁を階段形態
    に形成するために、前記感光膜の露光時に露光エネルギ
    ーを順次的または連続的に変化させることを特徴とする
    請求項２に記載の半導体素子の接触部形成方法。
JP2000345324A 1999-11-11 2000-11-13 半導体素子の接触部形成方法 Expired - Fee Related JP3557166B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1999P-50041 1999-11-11
KR1019990050041A KR100363642B1 (ko) 1999-11-11 1999-11-11 반도체 소자의 접촉부 형성 방법

Publications (2)

Publication Number Publication Date
JP2001203170A true JP2001203170A (ja) 2001-07-27
JP3557166B2 JP3557166B2 (ja) 2004-08-25

Family

ID=19619667

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000345324A Expired - Fee Related JP3557166B2 (ja) 1999-11-11 2000-11-13 半導体素子の接触部形成方法

Country Status (3)

Country Link
US (1) US6448183B1 (ja)
JP (1) JP3557166B2 (ja)
KR (1) KR100363642B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009543334A (ja) * 2006-06-30 2009-12-03 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術
US20160126193A1 (en) * 2014-11-03 2016-05-05 Texas Instruments Incorporated Method of fabricating a tungsten plug in a semiconductor device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649517B2 (en) * 2001-05-18 2003-11-18 Chartered Semiconductor Manufacturing Ltd. Copper metal structure for the reduction of intra-metal capacitance
US6576548B1 (en) * 2002-02-22 2003-06-10 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with reliable contacts/vias
WO2009015350A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and templates grown by the methods

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62137831A (ja) * 1985-12-11 1987-06-20 Nec Corp 半導体装置の製造方法
JPH07107901B2 (ja) * 1987-04-20 1995-11-15 日本電気株式会社 縮小投影露光法によるテ−パ−形成方法
CA2019669A1 (en) * 1989-11-21 1991-05-21 John Woods Anionically polymerizable monomers, polymers thereof, and use of such polymers in photoresists
JP2789969B2 (ja) * 1992-11-12 1998-08-27 住友金属工業株式会社 半導体装置のコンタクトホール形成方法
JPH06163482A (ja) * 1992-11-20 1994-06-10 Sumitomo Metal Ind Ltd 半導体装置のコンタクトホール形成方法
JPH07201993A (ja) * 1993-12-28 1995-08-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
EP0697723A3 (en) * 1994-08-15 1997-04-16 Ibm Method of metallizing an insulating layer
KR19980055909A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 콘택홀 형성 방법
JPH1197536A (ja) * 1997-09-19 1999-04-09 Nippon Steel Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009543334A (ja) * 2006-06-30 2009-12-03 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術
US20160126193A1 (en) * 2014-11-03 2016-05-05 Texas Instruments Incorporated Method of fabricating a tungsten plug in a semiconductor device
US11532560B2 (en) * 2014-11-03 2022-12-20 Texas Instruments Incorporated Method of fabricating a tungsten plug in a semiconductor device

Also Published As

Publication number Publication date
JP3557166B2 (ja) 2004-08-25
US6448183B1 (en) 2002-09-10
KR100363642B1 (ko) 2002-12-05
KR20010046324A (ko) 2001-06-15

Similar Documents

Publication Publication Date Title
TWI251296B (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
JPH08204014A (ja) 半導体装置とその製造方法
JPH1187352A (ja) デュアルダマシン・エッチングの実施方法およびビア形成方法
KR20040073775A (ko) 반도체 장치의 절연막 형성방법
JPH06310609A (ja) 金属プラグ製造方法
JPH1064996A (ja) 半導体装置の自己整合的金属配線形成方法
KR20020089715A (ko) 반도체장치의 금속도전막 형성방법
JP2001203170A (ja) 半導体素子の接触部形成方法
JPH0669351A (ja) 多層金属配線構造のコンタクトの製造方法
KR100460064B1 (ko) 반도체 소자의 금속배선 형성방법
JP4023236B2 (ja) 金属配線の形成方法
KR100368979B1 (ko) 반도체소자의다층금속배선형성방법
JPH08288385A (ja) 半導体装置の製造方法
JP2000216239A (ja) 銅内部結線の形成方法
KR100679827B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
JP2969109B1 (ja) 二重波型模様プロセスを使用した半導体装置の製造方法
KR20030049571A (ko) 듀얼-다마신 공정을 이용한 반도체 소자의 금속배선형성방법
GB2294157A (en) Forming metal wiring of semiconductor device
KR100356788B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR100406733B1 (ko) 반도체 소자의 제조 방법
KR100450241B1 (ko) 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자
KR100575359B1 (ko) 반도체 소자 및 그 제조방법
KR20040029868A (ko) 반도체 소자 제조 방법
KR100871370B1 (ko) 반도체소자의 금속배선 형성방법
JPH07221198A (ja) キャパシタの下層電極形成方法

Legal Events

Date Code Title Description
A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20031125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040420

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040514

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090521

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100521

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100521

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110521

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120521

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120521

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120521

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120521

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees