JP2853719B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、半導体装置における微細なコンタクト・配線構造に
関する。
に、半導体装置における微細なコンタクト・配線構造に
関する。
【０００２】
【従来の技術】近年、半導体装置ではその高密度化及び
高集積化に伴ってコンタクト径が小さくなり、同様にコ
ンタクトと電気的に接続される配線層の幅及び間隔も狭
くなっている。このため、半導体装置において微細化を
実現するためには配線コンタクトマージンをいかに少な
くするかが重要なファクタとなっている。
高集積化に伴ってコンタクト径が小さくなり、同様にコ
ンタクトと電気的に接続される配線層の幅及び間隔も狭
くなっている。このため、半導体装置において微細化を
実現するためには配線コンタクトマージンをいかに少な
くするかが重要なファクタとなっている。
【０００３】ここで、図３（ａ）乃至（ｄ）を参照して
従来の半導体装置におけるコンタクト形成方法について
説明する。
従来の半導体装置におけるコンタクト形成方法について
説明する。
【０００４】この半導体装置では、例えば、ｎ型拡散層
領域１１を備えるｐ型シリコン基板１２上に絶縁膜とし
て、例えば、シリコン酸化膜１３を５０００オングスト
ローム積層した後、シリコン酸化膜１３上にフォトレジ
スト１４を形成する。そして、フォトレジスト１４をマ
スクとして用いてエッチングによってシリコン酸化膜１
３を除去しｎ型拡散層領域１１上にコンタクトホール１
５を形成する（図３（ａ））。
領域１１を備えるｐ型シリコン基板１２上に絶縁膜とし
て、例えば、シリコン酸化膜１３を５０００オングスト
ローム積層した後、シリコン酸化膜１３上にフォトレジ
スト１４を形成する。そして、フォトレジスト１４をマ
スクとして用いてエッチングによってシリコン酸化膜１
３を除去しｎ型拡散層領域１１上にコンタクトホール１
５を形成する（図３（ａ））。
【０００５】その後、フォトレジスト１４を除去して、
例えば、ＣＶＤ法によって第１の導電体層として多結晶
シリコン層１６をシリコン酸化膜１３上に１．０μｍの
厚さに積層する。これによって、コンタクトホール１５
は多結晶シリコン層１６で完全に埋め込まれることにな
る（図３（ｂ））。
例えば、ＣＶＤ法によって第１の導電体層として多結晶
シリコン層１６をシリコン酸化膜１３上に１．０μｍの
厚さに積層する。これによって、コンタクトホール１５
は多結晶シリコン層１６で完全に埋め込まれることにな
る（図３（ｂ））。
【０００６】次に、多結晶シリコン層１６をその表面か
らエッチングしていき、コンタクトホール１５内の多結
晶シリコン層１６を除いて他の多結晶シリコン層１６を
除去する。この結果、多結晶シリコン層１６はコンタク
トホール１５内に埋め込まれることになる（図３
（ｃ））。
らエッチングしていき、コンタクトホール１５内の多結
晶シリコン層１６を除いて他の多結晶シリコン層１６を
除去する。この結果、多結晶シリコン層１６はコンタク
トホール１５内に埋め込まれることになる（図３
（ｃ））。
【０００７】そして、シリコン酸化膜１３上に第２の導
電体層としてアルミ１７を積層してフォトレジスト１８
をマスクとして用いてアルミ１７をエッチングによって
部分的に除去し配線層（図示せず）を形成する（図３
（ｄ））。
電体層としてアルミ１７を積層してフォトレジスト１８
をマスクとして用いてアルミ１７をエッチングによって
部分的に除去し配線層（図示せず）を形成する（図３
（ｄ））。
【０００８】
【発明が解決しようとする課題】ところで、従来の半導
体装置においては、そのコンタクト及び配線構造を構成
する際、目合わせ精度以上の配線・コンタクトマージン
を予め確保しておく必要があり、このような配線・コン
タクトマージンを確保しておかないと、例えば、塩素系
ガスを用いて配線層を形成するアルミをエッチングする
際、目ずれした部分において第１の導電体層がエッチン
グ除去されてしまう。その結果、拡散層が掘られてしま
う。つまり、目合わせ等のエッチング精度に関する条件
が厳しく、その結果、高集積化が難しいという問題点が
ある。
体装置においては、そのコンタクト及び配線構造を構成
する際、目合わせ精度以上の配線・コンタクトマージン
を予め確保しておく必要があり、このような配線・コン
タクトマージンを確保しておかないと、例えば、塩素系
ガスを用いて配線層を形成するアルミをエッチングする
際、目ずれした部分において第１の導電体層がエッチン
グ除去されてしまう。その結果、拡散層が掘られてしま
う。つまり、目合わせ等のエッチング精度に関する条件
が厳しく、その結果、高集積化が難しいという問題点が
ある。
【０００９】本発明の目的は高集積化が極めて容易な半
導体装置を提供することにある。
導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、半導体
基板と、該半導体基板上に形成された絶縁層とを備え、
該絶縁層にはコンタクトホールが設けられており、さら
に、前記コンタクトホールに埋め込まれて前記絶縁層下
の導電層に接続されるとともに前記導電層から突出した
突出部を有する第１の導電体層と、前記突出部の上面に
形成された絶縁膜と、該絶縁膜を覆って前記絶縁層上に
延在して形成され前記第１の導電体層と前記突出部の側
面で接続された第２の導電体層を備えることを特徴とす
る半導体装置が得られる。
基板と、該半導体基板上に形成された絶縁層とを備え、
該絶縁層にはコンタクトホールが設けられており、さら
に、前記コンタクトホールに埋め込まれて前記絶縁層下
の導電層に接続されるとともに前記導電層から突出した
突出部を有する第１の導電体層と、前記突出部の上面に
形成された絶縁膜と、該絶縁膜を覆って前記絶縁層上に
延在して形成され前記第１の導電体層と前記突出部の側
面で接続された第２の導電体層を備えることを特徴とす
る半導体装置が得られる。
【００１１】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１２】まず、図１（ａ）乃至（ｆ）を参照して、
第１の実施例にかかる半導体装置では、まず、例えば、
ｎ型拡散層領域１１を備えるｐ型シリコン基板１２上に
第１の絶縁膜として、例えば、シリコン酸化膜１３を５
０００オングストローム積層した後、さらに、第２の絶
縁膜として、例えば、シリコン窒化膜１９を２０００オ
ングストローム積層する。その後、フォトレジスト１４
をマスクとしてエッチングによってシリコン酸化膜１３
及びシリコン窒化膜１９を除去してｎ型拡散層領域１１
上にコンタクトホール１５を形成する（図１（ａ））。
第１の実施例にかかる半導体装置では、まず、例えば、
ｎ型拡散層領域１１を備えるｐ型シリコン基板１２上に
第１の絶縁膜として、例えば、シリコン酸化膜１３を５
０００オングストローム積層した後、さらに、第２の絶
縁膜として、例えば、シリコン窒化膜１９を２０００オ
ングストローム積層する。その後、フォトレジスト１４
をマスクとしてエッチングによってシリコン酸化膜１３
及びシリコン窒化膜１９を除去してｎ型拡散層領域１１
上にコンタクトホール１５を形成する（図１（ａ））。
【００１３】その後、フォトレジスト１４を除去して、
例えば、ＣＶＤ法によって第１の導電体層として多結晶
シリコン層１６をシリコン窒化膜１９上に１．０μｍの
厚さに積層する。これによって、コンタクトホール１５
は多結晶シリコン層１６で完全に埋め込まれることにな
る（図１（ｂ））。
例えば、ＣＶＤ法によって第１の導電体層として多結晶
シリコン層１６をシリコン窒化膜１９上に１．０μｍの
厚さに積層する。これによって、コンタクトホール１５
は多結晶シリコン層１６で完全に埋め込まれることにな
る（図１（ｂ））。
【００１４】次に、多結晶シリコン層１６をその表面か
らエッチングしていき、コンタクトホール１５内の多結
晶シリコン層１６を除いて他の多結晶シリコン層１６を
除去する。この結果、多結晶シリコン層１６はコンタク
トホール１５内のみに埋め込まれることになる（図１
（ｃ））。
らエッチングしていき、コンタクトホール１５内の多結
晶シリコン層１６を除いて他の多結晶シリコン層１６を
除去する。この結果、多結晶シリコン層１６はコンタク
トホール１５内のみに埋め込まれることになる（図１
（ｃ））。
【００１５】その後、多結晶シリコン層１６の表面を厚
さ５００オングストロームに亘って酸化してシリコン酸
化膜２０を形成する（図１（ｄ））。
さ５００オングストロームに亘って酸化してシリコン酸
化膜２０を形成する（図１（ｄ））。
【００１６】そして、例えば、リン酸液を用いてシリコ
ン窒化膜１９をエッチングによって除去する（図１
（ｅ））。
ン窒化膜１９をエッチングによって除去する（図１
（ｅ））。
【００１７】次に、第２の導電体層として、例えば、ア
ルミ１７をシリコン酸化膜１３上に厚さ約５０００オン
グストロームに積層してフォトレジスト１８をマスクと
して用いてアルミ１７をエッチングによって部分的に除
去し配線層（図示せず）を形成する（図１（ｆ））。
ルミ１７をシリコン酸化膜１３上に厚さ約５０００オン
グストロームに積層してフォトレジスト１８をマスクと
して用いてアルミ１７をエッチングによって部分的に除
去し配線層（図示せず）を形成する（図１（ｆ））。
【００１８】次に、図２（ａ）乃至（ｅ）を参照して本
発明による第２の実施例について説明する。
発明による第２の実施例について説明する。
【００１９】第２の実施例にかかる半導体装置では、ま
ず、例えば、ｎ型拡散層領域１１を備えるｐ型シリコン
基板１２上に第１の絶縁膜として、例えば、シリコン酸
化膜１３を２０００オングストローム積層した後、さら
に、第２の絶縁膜として、例えば、シリコン窒化膜１９
を２０００オングストローム積層する。その後、フォト
レジスト１４をマスクとしてエッチングによってシリコ
ン酸化膜１３及びシリコン窒化膜１９を除去してｎ型拡
散層領域１１上にシリコン酸化膜１３及びシリコン窒化
膜１９を除去してコンタクトホール１５を形成する（図
２（ａ））。
ず、例えば、ｎ型拡散層領域１１を備えるｐ型シリコン
基板１２上に第１の絶縁膜として、例えば、シリコン酸
化膜１３を２０００オングストローム積層した後、さら
に、第２の絶縁膜として、例えば、シリコン窒化膜１９
を２０００オングストローム積層する。その後、フォト
レジスト１４をマスクとしてエッチングによってシリコ
ン酸化膜１３及びシリコン窒化膜１９を除去してｎ型拡
散層領域１１上にシリコン酸化膜１３及びシリコン窒化
膜１９を除去してコンタクトホール１５を形成する（図
２（ａ））。
【００２０】その後、フォトレジスト１４を除去して、
例えば、第１の導電体層として選択Ｗ（選択タングステ
ン）２１をコンタクトホール１５内に厚さ約６０００オ
ングストロームの厚さに成長形成する（図２（ｂ））。
例えば、第１の導電体層として選択Ｗ（選択タングステ
ン）２１をコンタクトホール１５内に厚さ約６０００オ
ングストロームの厚さに成長形成する（図２（ｂ））。
【００２１】次に、シリコン窒化膜１９上にＣＶＤシリ
コン酸化膜２２を厚さ約４０００オングストロームに積
層した後、シリコン酸化膜２２をその表面から選択的に
エッチングして選択Ｗ２１上のシリコン酸化膜２２を残
して他のシリコン酸化膜２２を除去する（図２
（ｃ））。
コン酸化膜２２を厚さ約４０００オングストロームに積
層した後、シリコン酸化膜２２をその表面から選択的に
エッチングして選択Ｗ２１上のシリコン酸化膜２２を残
して他のシリコン酸化膜２２を除去する（図２
（ｃ））。
【００２２】そして、例えば、リン酸液を用いてシリコ
ン窒化膜１９をエッチングによって除去する（図２
（ｄ））。
ン窒化膜１９をエッチングによって除去する（図２
（ｄ））。
【００２３】次に、第２の導電体層として、例えば、ア
ルミ１７をシリコン酸化膜１３上に厚さ約５０００オン
グストロームに積層してフォトレジスト１８をマスクと
して用いてアルミ１７をエッチングによって部分的に除
去し配線層（図示せず）を形成する（図２（ｅ））。
ルミ１７をシリコン酸化膜１３上に厚さ約５０００オン
グストロームに積層してフォトレジスト１８をマスクと
して用いてアルミ１７をエッチングによって部分的に除
去し配線層（図示せず）を形成する（図２（ｅ））。
【００２４】第１及び第２の実施例における半導体装置
では第１の導電体層上に絶縁膜が形成され、しかも第２
の導電体層は第１の導電体層の側面で第１の導電体層に
接続されている構成であるから、第２の導電体層をパタ
ーンニングする際、上記の絶縁層に保護されてエッチン
グガスによって第１の導電体層が削られることがない。
では第１の導電体層上に絶縁膜が形成され、しかも第２
の導電体層は第１の導電体層の側面で第１の導電体層に
接続されている構成であるから、第２の導電体層をパタ
ーンニングする際、上記の絶縁層に保護されてエッチン
グガスによって第１の導電体層が削られることがない。
【００２５】
【発明の効果】以上説明したように本発明では、コンタ
クト部に埋め込まれた第１の導電体層上に第２の導電体
層とエッチングレートの異なる絶縁層を自己整合的に形
成して、第２の導電体層を第１の導電体層の側面と接合
する構成であるから、第２の導電体層をエッチングガス
によってパターンニングする際において絶縁層に第１の
導電体層が保護され、その結果、エッチングガスによっ
て第１の導電体層が削り取られることがない。従って、
コンタクト・配線マージンを小さくすることができ、高
集積化が可能となる。
クト部に埋め込まれた第１の導電体層上に第２の導電体
層とエッチングレートの異なる絶縁層を自己整合的に形
成して、第２の導電体層を第１の導電体層の側面と接合
する構成であるから、第２の導電体層をエッチングガス
によってパターンニングする際において絶縁層に第１の
導電体層が保護され、その結果、エッチングガスによっ
て第１の導電体層が削り取られることがない。従って、
コンタクト・配線マージンを小さくすることができ、高
集積化が可能となる。
【図１】本発明による半導体装置の第１の実施例を説明
するための図である。
するための図である。
【図２】本発明による半導体装置の第２の実施例を説明
するための図である。
するための図である。
【図３】従来の半導体装置の一例を説明するための図で
ある。
ある。
１１ ｎ型拡散層領域 １２ ｐ型シリコン基板 １３ シリコン酸化膜 １４ フォトレジスト １５ コンタクトホール １６ 多結晶シリコン層 １７ アルミ １８ フォトレジスト １９ シリコン窒化膜 ２０ シリコン酸化膜 ２１ 選択Ｗ（選択タングステン） ２２ ＣＶＤシリコン酸化膜
Claims (1)
- 【請求項１】 半導体基板と、該半導体基板上に形成さ
れた絶縁層とを備え、該絶縁層にはコンタクトホールが
設けられており、さらに、前記コンタクトホールに埋め
込まれて前記絶縁層下の導電層に接続されるとともに前
記導電層から突出した突出部を有する第１の導電体層
と、前記突出部の上面に形成された絶縁膜と、該絶縁膜
を覆って前記絶縁層上に延在して形成され前記第１の導
電体層と前記突出部の側面で接続された第２の導電体層
を備えることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147187A JP2853719B2 (ja) | 1992-06-08 | 1992-06-08 | 半導体装置 |
| US08/071,387 US5451819A (en) | 1992-06-08 | 1993-06-02 | Semiconductor device having conductive plug projecting from contact hole and connected at side surface thereof to wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147187A JP2853719B2 (ja) | 1992-06-08 | 1992-06-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343351A JPH05343351A (ja) | 1993-12-24 |
| JP2853719B2 true JP2853719B2 (ja) | 1999-02-03 |
Family
ID=15424537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4147187A Expired - Fee Related JP2853719B2 (ja) | 1992-06-08 | 1992-06-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5451819A (ja) |
| JP (1) | JP2853719B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684978B2 (ja) * | 1993-11-25 | 1997-12-03 | 日本電気株式会社 | 半導体装置 |
| JP2639355B2 (ja) * | 1994-09-01 | 1997-08-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH08130246A (ja) * | 1994-10-28 | 1996-05-21 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| US5976985A (en) * | 1997-08-14 | 1999-11-02 | Micron Technology, Inc. | Processing methods of forming contact openings and integrated circuitry |
| JP2018129481A (ja) * | 2017-02-10 | 2018-08-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737829A (en) * | 1980-08-20 | 1982-03-02 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5834916A (ja) * | 1981-08-25 | 1983-03-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59161049A (ja) * | 1983-03-04 | 1984-09-11 | Hitachi Micro Comput Eng Ltd | 多層配線部材とその製造方法 |
| JPS61258453A (ja) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | 半導体装置の製造方法 |
-
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1993
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| JPH05343351A (ja) | 1993-12-24 |
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