JPH06342790A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06342790A JPH06342790A JP15304293A JP15304293A JPH06342790A JP H06342790 A JPH06342790 A JP H06342790A JP 15304293 A JP15304293 A JP 15304293A JP 15304293 A JP15304293 A JP 15304293A JP H06342790 A JPH06342790 A JP H06342790A
- Authority
- JP
- Japan
- Prior art keywords
- film
- aluminum
- cvd
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 微細多層配線形成方法において、高アスペク
ト比の微細なビアホール埋込と電気抵抗が低く、且つマ
イグレーション耐性に優れたビアホール及び配線形成を
実現すること。 【構成】 ビアホール5を開孔した層間絶縁膜(BPSG膜3)
まで形成した集積回路基板に窒化チタン膜6を成膜した
後(工程Ｂ)、ブランケットCVD法によりCVDアルミ膜7を
成膜し、ビアホール5内を埋込み(工程Ｃ)、次にスパッ
タ法によりAl-1％Cu膜8を成膜し(工程Ｄ)、続いてリソ
グラフィ法によりAl-1％Cu膜8上にレジスト9の配線パタ
ーンを形成し、パターン内に露出するAl-1％Cu膜8及び
下層のCVDアルミ膜7、窒化チタン膜6をエッチングする
(工程Ｅ)。次に、レジスト9除去後に熱処理を行い、Al-
1％Cu膜8をCVDアルミ膜7中に拡散させ、Al-1％Cu膜8とC
VDアルミ膜7を合金化させる(工程Ｆ)。 【効果】 上記構成により、ビアホール埋込性及びマイ
グレーション耐性に優れた配線が形成できる。
ト比の微細なビアホール埋込と電気抵抗が低く、且つマ
イグレーション耐性に優れたビアホール及び配線形成を
実現すること。 【構成】 ビアホール5を開孔した層間絶縁膜(BPSG膜3)
まで形成した集積回路基板に窒化チタン膜6を成膜した
後(工程Ｂ)、ブランケットCVD法によりCVDアルミ膜7を
成膜し、ビアホール5内を埋込み(工程Ｃ)、次にスパッ
タ法によりAl-1％Cu膜8を成膜し(工程Ｄ)、続いてリソ
グラフィ法によりAl-1％Cu膜8上にレジスト9の配線パタ
ーンを形成し、パターン内に露出するAl-1％Cu膜8及び
下層のCVDアルミ膜7、窒化チタン膜6をエッチングする
(工程Ｅ)。次に、レジスト9除去後に熱処理を行い、Al-
1％Cu膜8をCVDアルミ膜7中に拡散させ、Al-1％Cu膜8とC
VDアルミ膜7を合金化させる(工程Ｆ)。 【効果】 上記構成により、ビアホール埋込性及びマイ
グレーション耐性に優れた配線が形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にアルミＣＶＤ法による微細多層配線形成方
法に係る半導体装置の製造方法に関する。
に関し、特にアルミＣＶＤ法による微細多層配線形成方
法に係る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来技術による多層配線形成法に係る半
導体装置の製造方法としては、例えば特開昭59−198734
号公報に記載されているように、層間絶縁膜にスル−ホ
−ル（ビアホ−ル）を開孔し、そこにチタン、窒化チタ
ンなどの中間層を形成し、その上にアルミ層をＣＶＤ法
等で形成し、フォトレジストでパタ−ニングする一連の
プロセスが知られている。
導体装置の製造方法としては、例えば特開昭59−198734
号公報に記載されているように、層間絶縁膜にスル−ホ
−ル（ビアホ−ル）を開孔し、そこにチタン、窒化チタ
ンなどの中間層を形成し、その上にアルミ層をＣＶＤ法
等で形成し、フォトレジストでパタ−ニングする一連の
プロセスが知られている。
【０００３】この従来技術を図３に基づいて詳細に説明
する。図３は、従来技術による製造方法(多層配線形成
法)の一例を示す工程Ａ〜Ｅよりなる製造工程順断面図
であって、従来法は、まず、図３工程Ａに示すように、
シリコン基板１上に酸化膜２を形成し、その上にゲ−ト
配線４及び層間絶縁膜であるＢＰＳＧ膜３を形成し、続
いて、ＢＰＳＧ膜３にビアホ−ル５を開孔した集積回路
基板を得る。
する。図３は、従来技術による製造方法(多層配線形成
法)の一例を示す工程Ａ〜Ｅよりなる製造工程順断面図
であって、従来法は、まず、図３工程Ａに示すように、
シリコン基板１上に酸化膜２を形成し、その上にゲ−ト
配線４及び層間絶縁膜であるＢＰＳＧ膜３を形成し、続
いて、ＢＰＳＧ膜３にビアホ−ル５を開孔した集積回路
基板を得る。
【０００４】次に、この集積回路基板にバリアメタル層
又は密着改善層として窒化チタン膜６を成膜し(図３工
程Ｂ)、その上にＣＶＤ法によりＣＶＤアルミ膜７を成
膜する(図３工程Ｃ)。その後、配線パタ−ンを形成した
フォトレジスト９をマスクにしてＣＶＤアルミ膜７及び
窒化チタン膜６をエッチングし(図３工程Ｄ)、続いて、
このフォトレジスト９を除去し(図３工程Ｅ)、このよう
にして、多層配線を形成している。
又は密着改善層として窒化チタン膜６を成膜し(図３工
程Ｂ)、その上にＣＶＤ法によりＣＶＤアルミ膜７を成
膜する(図３工程Ｃ)。その後、配線パタ−ンを形成した
フォトレジスト９をマスクにしてＣＶＤアルミ膜７及び
窒化チタン膜６をエッチングし(図３工程Ｄ)、続いて、
このフォトレジスト９を除去し(図３工程Ｅ)、このよう
にして、多層配線を形成している。
【０００５】
【発明が解決しようとする課題】上記した従来法では、
ＣＶＤアルミ膜７を窒化チタン膜６上に単層で使用して
いる。ＣＶＤ法によるアルミ膜は、現状では純アルミの
み成膜が可能であり、銅やシリコン或いはゲルマニウム
等の不純物を添加した合金膜は成膜不可能である。
ＣＶＤアルミ膜７を窒化チタン膜６上に単層で使用して
いる。ＣＶＤ法によるアルミ膜は、現状では純アルミの
み成膜が可能であり、銅やシリコン或いはゲルマニウム
等の不純物を添加した合金膜は成膜不可能である。
【０００６】従って、ＣＶＤアルミ膜７を窒化チタン膜
６上に単層で使用する従来の多層配線構造では、配線と
しての信頼性が低く、これを微細化すると、ストレスマ
イグレ−ション不良やエレクトロマイグレ−ション不良
が多発するという問題があった。また、上記問題点によ
り微細化が困難なため、ビアホ−ル埋込みによる平坦化
が技術的に不可能である欠点を有している。
６上に単層で使用する従来の多層配線構造では、配線と
しての信頼性が低く、これを微細化すると、ストレスマ
イグレ−ション不良やエレクトロマイグレ−ション不良
が多発するという問題があった。また、上記問題点によ
り微細化が困難なため、ビアホ−ル埋込みによる平坦化
が技術的に不可能である欠点を有している。
【０００７】本発明は、従来の上記問題点、欠点に鑑み
成されたものであって、その目的は、ストレスマイグレ
−ション不良及びエレクトロマイグレ−ション不良が生
ぜず、高平坦性、低抵抗及びマイグレ−ション耐性に優
れた配線形成を可能とする微細多層配線形成方法に係る
半導体装置の製造方法を提供することにある。
成されたものであって、その目的は、ストレスマイグレ
−ション不良及びエレクトロマイグレ−ション不良が生
ぜず、高平坦性、低抵抗及びマイグレ−ション耐性に優
れた配線形成を可能とする微細多層配線形成方法に係る
半導体装置の製造方法を提供することにある。
【０００８】また、本発明の目的は、工程数を増加させ
ることなく、高アスペクト比の微細なビアホ−ルを埋込
み、かつ電気抵抗の低いビアホ−ル及び配線を形成し得
る微細多層配線形成方法に係る半導体装置の製造方法を
提供することにある。
ることなく、高アスペクト比の微細なビアホ−ルを埋込
み、かつ電気抵抗の低いビアホ−ル及び配線を形成し得
る微細多層配線形成方法に係る半導体装置の製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明は、層間絶縁膜に
ビアホ−ルまで形成した集積回路基板に、(1) 窒化チタ
ン膜を成長する工程、(2) 前記窒化チタン膜の上層にブ
ランケットアルミＣＶＤ法によりアルミ膜層を形成し、
且つビアホ−ル埋込みを行う工程、(3) 前記ＣＶＤアル
ミ層の上層にスパッタ蒸着法によりアルミ合金膜、例え
ばAl−Cu、Al−Si−Cu、Al−Ge等を成膜する工程、(4)
前記アルミ合金膜の表面にフォトレジストを回転塗布
し、露光現像して所定の配線パタ−ンを該フォトレジス
トに形成する工程、(5) 異方性ドライエッチング法によ
り前記フォトレジストをマスクに前記アルミ合金層と下
層ＣＶＤアルミ層を同時にエッチングする工程、(6) 前
記フォトレジストを除去する工程、(7) 前記集積回路基
板を熱処理する工程、とを有している。
ビアホ−ルまで形成した集積回路基板に、(1) 窒化チタ
ン膜を成長する工程、(2) 前記窒化チタン膜の上層にブ
ランケットアルミＣＶＤ法によりアルミ膜層を形成し、
且つビアホ−ル埋込みを行う工程、(3) 前記ＣＶＤアル
ミ層の上層にスパッタ蒸着法によりアルミ合金膜、例え
ばAl−Cu、Al−Si−Cu、Al−Ge等を成膜する工程、(4)
前記アルミ合金膜の表面にフォトレジストを回転塗布
し、露光現像して所定の配線パタ−ンを該フォトレジス
トに形成する工程、(5) 異方性ドライエッチング法によ
り前記フォトレジストをマスクに前記アルミ合金層と下
層ＣＶＤアルミ層を同時にエッチングする工程、(6) 前
記フォトレジストを除去する工程、(7) 前記集積回路基
板を熱処理する工程、とを有している。
【００１０】
【実施例】以下、本発明を図１及び図２に基づいて詳細
に説明する。なお、図１は、本発明の第１実施例を示す
図であり、図２は、同じく本発明の第２実施例を示す図
である。
に説明する。なお、図１は、本発明の第１実施例を示す
図であり、図２は、同じく本発明の第２実施例を示す図
である。
【００１１】（第１実施例）図１は、本発明の第１実施
例を示す工程Ａ〜Ｆよりなる製造工程順断面図である。
第１実施例では、まず、従来法と同様、シリコン基板１
上に酸化膜２を形成し、その上にゲ−ト配線４及び層間
絶縁膜であるＢＰＳＧ膜３を形成し、続いて、このＢＰ
ＳＧ膜３に口径0.6μｍのビアホ−ル５を開孔した集積
回路基板を得る(図１工程Ａ)。
例を示す工程Ａ〜Ｆよりなる製造工程順断面図である。
第１実施例では、まず、従来法と同様、シリコン基板１
上に酸化膜２を形成し、その上にゲ−ト配線４及び層間
絶縁膜であるＢＰＳＧ膜３を形成し、続いて、このＢＰ
ＳＧ膜３に口径0.6μｍのビアホ−ル５を開孔した集積
回路基板を得る(図１工程Ａ)。
【００１２】次に、この集積回路基板に密着改善層とし
て反応性コリメ−トスパッタ法により窒化チタン膜６を
0.1μｍ成膜し(図１工程Ｂ)、その上にブランケットア
ルミＣＶＤ法によりＣＶＤアルミ膜７を0.3μｍ成膜
し、ビアホ−ルの埋込を行う(図１工程Ｃ)。
て反応性コリメ−トスパッタ法により窒化チタン膜６を
0.1μｍ成膜し(図１工程Ｂ)、その上にブランケットア
ルミＣＶＤ法によりＣＶＤアルミ膜７を0.3μｍ成膜
し、ビアホ−ルの埋込を行う(図１工程Ｃ)。
【００１３】このＣＶＤ条件は、次のとおりである。 ・ソ−スガス：(CH3)2AlH ・キャリアガス：H2 ・圧力：1.0 Toor ・基板温度：150℃
【００１４】その後、図１工程Ｄに示すように、スパッ
タ蒸着法によりスパッタAl-1％Cu膜８を0.4μｍ成膜す
る。次に、このAl-1％Cu膜８の表面にフォトレジストを
回転塗布した後、露光現像工程を経て所定の配線パタ−
ンをフォトレジストで９形成し、異方性ドライエッチン
グ法により、上記フォトレジスト９の配線パタ−ン内に
露出するスパッタAl-1％Cu膜８をエッチングし、続いて
下層のＣＶＤアルミ膜７及び窒化チタン膜６をエッチン
グする(図１工程Ｅ)。
タ蒸着法によりスパッタAl-1％Cu膜８を0.4μｍ成膜す
る。次に、このAl-1％Cu膜８の表面にフォトレジストを
回転塗布した後、露光現像工程を経て所定の配線パタ−
ンをフォトレジストで９形成し、異方性ドライエッチン
グ法により、上記フォトレジスト９の配線パタ−ン内に
露出するスパッタAl-1％Cu膜８をエッチングし、続いて
下層のＣＶＤアルミ膜７及び窒化チタン膜６をエッチン
グする(図１工程Ｅ)。
【００１５】その後、フォトレジスト９を除去し、400
℃で30分間N2による熱処理を行い、スパッタAl-1％Cu膜
８中の銅をＣＶＤアルミ膜７中に拡散させ、このスパッ
タAl-1％Cu膜８とＣＶＤアルミ膜７とを合金化させるこ
とにより、エレクトロマイグレ−ション及びストレスマ
イグレ−ション耐性の強い配線を形成する(図２工程
Ｆ)。
℃で30分間N2による熱処理を行い、スパッタAl-1％Cu膜
８中の銅をＣＶＤアルミ膜７中に拡散させ、このスパッ
タAl-1％Cu膜８とＣＶＤアルミ膜７とを合金化させるこ
とにより、エレクトロマイグレ−ション及びストレスマ
イグレ−ション耐性の強い配線を形成する(図２工程
Ｆ)。
【００１６】（第２実施例）図２は、本発明の第２実施
例を説明するための集積回路基板の断面図であり、図２
において、前記図１と同一もしくは類似の箇所は同じ符
号で示してある。
例を説明するための集積回路基板の断面図であり、図２
において、前記図１と同一もしくは類似の箇所は同じ符
号で示してある。
【００１７】この第２実施例は、アルミ−アルミ間のス
ル−ホ−ル埋込みに本発明を実施した場合であり、その
工程手順は、前記第１実施例とほぼ同一であるが、相違
点としては、アルミＣＶＤ成長の前処理として、第１実
施例では窒化チタン膜６を成膜したのに対し(図１工程
Ｂ参照)、この第２実施例では、図２に示すように、四
塩化チタン１１の気相処理を行う点である。
ル−ホ−ル埋込みに本発明を実施した場合であり、その
工程手順は、前記第１実施例とほぼ同一であるが、相違
点としては、アルミＣＶＤ成長の前処理として、第１実
施例では窒化チタン膜６を成膜したのに対し(図１工程
Ｂ参照)、この第２実施例では、図２に示すように、四
塩化チタン１１の気相処理を行う点である。
【００１８】四塩化チタン１１の層は、数十オングスト
ロ−ムと極薄であるため、熱処理を行うことにより大部
分がアルミ中に拡散され、第１アルミ−第２アルミ間及
び第２アルミ−第３アルミ間のスル−ホ−ル部には殆ど
残らない。このため、この第２実施例では、スル−ホ−
ルの導通性が窒化チタンを使用した場合より良好となる
利点がある。
ロ−ムと極薄であるため、熱処理を行うことにより大部
分がアルミ中に拡散され、第１アルミ−第２アルミ間及
び第２アルミ−第３アルミ間のスル−ホ−ル部には殆ど
残らない。このため、この第２実施例では、スル−ホ−
ルの導通性が窒化チタンを使用した場合より良好となる
利点がある。
【００１９】以上本発明によれば、微細なビアホ−ルへ
のAlの埋込が可能であり、リフロ−アルミ法ではアスペ
クト比２でも困難であるが、例えばアスペクト比４で0.
3μｍのビアホ−ルへの埋込もできる利点を有する。ま
た配線抵抗は、半分以下におさえることができ、低抵
抗、低応力であるためエッチバック工程が削減できる利
点を有する。
のAlの埋込が可能であり、リフロ−アルミ法ではアスペ
クト比２でも困難であるが、例えばアスペクト比４で0.
3μｍのビアホ−ルへの埋込もできる利点を有する。ま
た配線抵抗は、半分以下におさえることができ、低抵
抗、低応力であるためエッチバック工程が削減できる利
点を有する。
【００２０】
【発明の効果】本発明は、以上詳記したとおり、アルミ
のＣＶＤ法により微細ビアホ−ルの埋込み及び配線層の
成膜を行った後、上層にAl−Cu等のアルミ合金層をスパ
ッタ法で成膜し熱処理することで、ＣＶＤアルミ層とス
パッタアルミ合金層を合金化し、このアルミ合金を配線
として使用することにより、従来ＣＶＤ法で形成したア
ルミの欠点であったストレスマイグレ−ション及びエレ
クトロマイグレ−ション耐性が低い点を補うことが可能
となる効果が生じる。
のＣＶＤ法により微細ビアホ−ルの埋込み及び配線層の
成膜を行った後、上層にAl−Cu等のアルミ合金層をスパ
ッタ法で成膜し熱処理することで、ＣＶＤアルミ層とス
パッタアルミ合金層を合金化し、このアルミ合金を配線
として使用することにより、従来ＣＶＤ法で形成したア
ルミの欠点であったストレスマイグレ−ション及びエレ
クトロマイグレ−ション耐性が低い点を補うことが可能
となる効果が生じる。
【００２１】更に、本発明によれば、アルミＣＶＤ法の
利点である高アスペクト比のビアホ−ル埋込性に優れて
いる点を生かすことができるから、高平坦性、低抵抗及
びマイグレ−ション耐性に優れた配線形成が可能となる
効果が生じる。
利点である高アスペクト比のビアホ−ル埋込性に優れて
いる点を生かすことができるから、高平坦性、低抵抗及
びマイグレ−ション耐性に優れた配線形成が可能となる
効果が生じる。
【図１】本発明の第１実施例を示す工程Ａ〜Ｆよりなる
製造工程順断面図。
製造工程順断面図。
【図２】本発明の第２実施例を説明するための集積回路
基板の断面図。
基板の断面図。
【図３】従来技術の製造方法の一例を示す工程Ａ〜Ｅよ
りなる製造工程順断面図。
りなる製造工程順断面図。
１ シリコン基板 ２ 酸化膜 ３ ＢＰＳＧ膜 ４ ゲ−ト配線 ５ ビアホ−ル ６ 窒化チタン膜 ７ ＣＶＤアルミ膜 ８ スパッタＡｌ−１％Ｃｕ膜 ９ フォトレジスト １０ ＣＶＤ酸化膜 １１ 四塩化チタン
Claims (5)
- 【請求項１】 (1) 層間絶縁膜にビアホ−ルまで形成し
た集積回路基板上にブランケットアルミＣＶＤ法により
アルミ膜層を形成し、且つビアホ−ル埋込みを行う工
程、(2) 前記ＣＶＤアルミ層の上層にスパッタ蒸着法に
よりアルミ合金膜を成膜する工程、(3) 前記アルミ合金
膜層の表面にフォトレジストを塗布し、露光現像して所
定の配線パタ−ンを該フォトレジストに形成する工程、
(4) 異方性ドライエッチング法により前記フォトレジス
トの配線パタ−ン内に露出する前記アルミ合金層をエッ
チングし、また、下層の前記ＣＶＤアルミ層をエッチン
グする工程、(5) 前記フォトレジストを除去する工程、
(6) 前記集積回路基板を熱処理する工程、とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記アルミＣＶＤ法は、成長前処理とし
て、チタン又は窒化チタン膜成長を行うこと、又は、四
塩化チタン処理を行うことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記ビアホ−ルは、アルミ下層間絶縁膜
又はアルミ−アルミ間層間絶縁膜に開孔するものである
ことを特徴とする請求項１又は請求項２記載の半導体装
置の製造方法。 - 【請求項４】 前記アルミ合金膜は、Al−Cu、Al−Si−
Cu、Al−Ge、Al−Si又はAl−Pdから選ばれたものからな
ることを特徴とする請求項１、請求項２又は請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記熱処理は、前記アルミ合金膜成膜時
又は成膜直後に実施することを特徴とする請求項１、請
求項２、請求項３又は請求項４記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15304293A JPH06342790A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15304293A JPH06342790A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342790A true JPH06342790A (ja) | 1994-12-13 |
Family
ID=15553705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15304293A Pending JPH06342790A (ja) | 1993-05-31 | 1993-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0776037A3 (en) * | 1995-11-21 | 1998-05-13 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| KR100331269B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | 반도체 장치의 배선 형성방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133646A (ja) * | 1984-12-03 | 1986-06-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61245523A (ja) * | 1985-04-23 | 1986-10-31 | Fujitsu Ltd | アルミニウム膜の成長方法 |
| JPS62264644A (ja) * | 1986-05-13 | 1987-11-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH03257928A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0529258A (ja) * | 1991-07-22 | 1993-02-05 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-05-31 JP JP15304293A patent/JPH06342790A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133646A (ja) * | 1984-12-03 | 1986-06-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61245523A (ja) * | 1985-04-23 | 1986-10-31 | Fujitsu Ltd | アルミニウム膜の成長方法 |
| JPS62264644A (ja) * | 1986-05-13 | 1987-11-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH03257928A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0529258A (ja) * | 1991-07-22 | 1993-02-05 | Nec Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0776037A3 (en) * | 1995-11-21 | 1998-05-13 | Applied Materials, Inc. | Low temperature integrated metallization process and apparatus |
| JP2009010434A (ja) * | 1995-11-21 | 2009-01-15 | Applied Materials Inc | 低温で基板のステップカバレージを改良する方法及び装置 |
| KR100331269B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | 반도체 장치의 배선 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3353727B2 (ja) | 半導体装置の配線構造の形成方法 | |
| KR100319588B1 (ko) | 배선구조의 형성방법 | |
| JPH0917785A (ja) | 半導体装置のアルミニウム系金属配線 | |
| JP2763023B2 (ja) | 半導体装置の製造方法 | |
| JPH06342790A (ja) | 半導体装置の製造方法 | |
| JPH11111842A (ja) | 多層配線構造およびその製造方法 | |
| JP2734881B2 (ja) | 半導体装置の製造方法 | |
| JPH0621236A (ja) | 半導体装置およびその製造方法 | |
| JPH0536839A (ja) | 半導体装置の製造方法 | |
| JP3166912B2 (ja) | 半導体装置の製造方法 | |
| JP2010040772A (ja) | 半導体装置の製造方法 | |
| JP2770653B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2753098B2 (ja) | 半導体装置の製造方法 | |
| KR100450238B1 (ko) | 반도체 소자 제조 방법 | |
| JPS63147346A (ja) | 半導体集積回路装置 | |
| JPH05251567A (ja) | 半導体装置 | |
| JPH07193130A (ja) | 半導体装置の製造方法 | |
| JPH07153841A (ja) | 半導体装置およびその製造方法 | |
| KR0135844B1 (ko) | 반도체 장치의 다층 배선방법 | |
| KR0185299B1 (ko) | 반도체 소자의 비아홀 매립 금속배선 형성방법 | |
| JP3329148B2 (ja) | 配線形成方法 | |
| JPH06151429A (ja) | 半導体装置およびその製造方法 | |
| JPH0661356A (ja) | 半導体素子の製造方法 | |
| JPH08107145A (ja) | 半導体装置の製造方法 | |
| JPH09115906A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |