KR100421914B1 - 액정표시장치 제조 방법 - Google Patents

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Abstract

본 발명은 균일한 두께의 게이트 절연막을 갖는 액정표시장치를 제공하기 위한 것으로서, 기판 상에 도전성 금속을 이용하여 게이트 배선 및 게이트 전극을 형성하는 공정과, 상기 게이트 배선 및 게이트 전극을 포함하는 전 기판 상에 모노실란가스(SiH4)의 유량이 높은 플라즈마 CVD법을 통하여 성막 증착된 실리콘 질화막을 이용한 게이트 절연막을 형성하는 공정을 이용하여 제조된 박막트랜지스터는 균일한 두께의 게이트 절연막을 형성할 수 있기 때문에 방전 시간(discharging time)을 개선할 수 있고, 깜박거림(flicker)현상을 줄일 수 있다.

Description

액정표시장치 제조 방법{Method of Manufacturing Liquid Crystal Display devices}
본 발명은 액정표시장치의 제조방법에 관한 것으로 특히, 실리콘 질화막을이용한 게이트 절연막의 증착 시에 모노실란 가스의 유량을 높혀 균일한 게이트 절연막을 형성하는 것에 관한 것이다.
일반적으로 액정표시장치는 소형화, 경량화, 박형화가 가능한 표시장치로서 널리 사용되고 있다. 이와 같은 액정표시소자는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 작다는 장점 때문에, CRT(cathode ray tube)의 단점을 극복할 수 있는 대체수단으로써 점차 그 사용 영역이 확대되고 있다.
이러한 액정표시소자의 액정패널은 게이트 배선 및 데이터 배선에 의해 정의된 화소 영역에 박막트랜지스터와 화소전극을 구비한 박막트랜지스터 기판과, 컬러필터층과 공통전극을 구비한 컬러필터 기판과, 상기 두 기판 사이에 개재된 액정층으로 구성된다.
일반적으로 액정표시장치는 전계생성전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 안가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
액정표시장치는 다양한 형태로 이루어질 수 있는데, 현재 박막 트랜지스터와 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목받고 있다.
이러한 액정표시장치는 하부 기판에 화소전극이 형성되어 있고, 상부 기판에 공통전극이 형성되어 있는 구조로, 두 전극 사이에 걸리는 기판에 수직한 방향의 전기장에 의해 액정 분자를 구동하는 방식이다.
이러한 일반적인 액정표시장치에 대하여, 첨부한 도면을 참조하여 상세히 설명한다.
이러한 액정표시장치에 대하여, 첨부한 도면을 참조하여 상세히 설명한다.
먼저, 도 1에 도시한 바와 같이, 액정표시장치는 하부의 어레이 기판(10)에 가로 방향으로 다수 개의 게이트 라인(11)이 형성되어 있고, 게이트 라인(11)에서 이어진 게이트 전극(12)이 형성되어 있다. 이어, 상기 게이트 라인(11)에 수직하도록 다수 개의 데이터 라인(14)이 형성되어 게이트 라인(11)과 교차함으로써 각각의 화소 영역을 정의하며, 데이터 라인(14)에서 연장된 소오스 전극(15)과 소오스 전극(15) 맞은 편의 드레인 전극(16)이 게이트 전극(12)과 중첩하고 있다. 또한, 상기 소오스 및 드레인 전극(15)(16)은 게이트 전극(12)과 함께 박막트랜지스터(T)를 이루는데, 이 박막트랜지스터(T)는 비정질 실리콘으로 이루어진 액티브층(13)을 포함한다.
다음, 화소 영역에는 투명 도전 물질로 이루어진 화소전극(18)이 형성되어 있는데, 화소전극(18)은 드레인 전극(16)과 일부 중첩하며, 화소전극(18)과 드레인 전극(16)이 중첩하는 부분에는 콘택홀(17)이 형성되어 있다.
한편, 셀 전압을 유지하기 위한 목적으로 스토리지 전극(Cst)을 형성하는데, 데이터 라인(14) 형성시 전 단의 게이트 라인(11) 상에 일부 중첩되도록 데이터 라인(14)을 구성하는 불투명 금속막(14a)을 각각 형성하고, 화소전극(18)과 게이트 라인(11)이 일부 중첩되도록 한다. 그리고, 상기 콘택홀(17) 형성시 불투명 금속막(14a) 일정부분을 노출시키는 콘택홀(17a)을 형성하여, 상기 화소전극(18)의 전압인가를 통해 게이트 라인(11) 및 불투명 금속막(14a)과 그 사이에 개재되는 절연막(도시되지 않음)을 통하여 스토리지 전극(Cst)을 형성한다. 즉, 본 도면에서는 스토리지 온 게이트(storage on gate) 방식을 나타낸 것으로서, 스토리지 전극이 전단 게이트 버스 라인과 일체로 되어 있는 구조이다.
이러한 어레이 기판의 단면도를 도 2에 도시하였는데, 도 2는 도 1의 V-V'선을 따라 자른 단면으로, 스토리지 전극부(A)와 박막 트랜지스터부(B)로 나누어 설명한다. 이때, 동일 구성은 동일 부호로 나타낸다.
도시된 바와 같이, 하부의 어레이 기판(10)상의 스토리지 전극부(A)에는 게이트 라인(11)이 형성되어 있으며, 게이트 라인(11)에서 연장된 게이트 전극(12)이 박막 트랜지스터부(B)에 형성되어 있다. 그리고, 스토리지 전극부(A) 및 박막 트랜지스터부(B) 전면에 게이트 절연막(22)이 형성되어 있다.
다음, 박막 트랜지스터부(B)의 게이트 절연막(22)상에 박막 트랜지스터(T)의 형성 예정 영역에 액티브층(13)을 형성한다. 액티브층(13)은 비정질 실리콘층(13a)과 오믹 콘택 및 식각 방지의 역할을 수행하는 도핑된 반도체층(13b)으로 이루어진다.
이어, 도핑된 반도체층(13b)의 양단부와 중첩되도록 소오스 전극(15)과 드레인 전극(16)이 배치된다. 여기서, 소오스 전극(15)은 데이터 라인(14)으로부터 연장된 전극이고, 소오스 전극(15) 맞은 편의 드레인 전극(16)이 게이트 전극(12)과 중첩하고 있다.
이때, 스토리지 전극부(A)에는 소오스 전극(15) 및 드레인 전극(16) 형성시 게이트 라인과 일부 중첩되는 불투명 금속막(14a)이 동시에 형성되어 있다.
다음, 불투명 금속막(14a) 및 소오스, 드레인 전극(15)(16)이 형성된 기판 전면에 보호막(24)을 형성하고, 상기 보호막(24)에 드레인 전극(16) 및 불투명 금속막(14a)의 소정부분을 노출시키는 콘택홀(17)을 형성하여 드레인 전극(16) 및 불투명 금속막(14a)과 콘택하는 투명 물질로 된 화소 전극(18)을 형성한다.
여기에서, 상술한 바와 같이 액정표시장치는 게이트 절연막(22), 보호막(24)과 같은 절연막이 있고, 이러한 두 절연막(22)(24)은 게이트 라인(11)과 상기 화소전극(18) 사이의 상기 스토리지 전기용량(Cst)에 큰 영향을 미친다. 이 스토리지 전기 용량(Cst) 값은 상기 화소 전극(18)에 인가된 전압을 일정하게 유지시키는 역할을 한다. 또한, 상기 게이트 절연막(6)은 한계치전압등, 박막트랜지스터의 전기적인 특성에 영향을 부여하는 가장 중요한 요소이다.
또한, 상기 게이트 절연막(22)은 상기 게이트 전극(12)과 액티브층(13)간의 높은 절연성을 요구하므로, 상기 게이트 절연막(22)의 재료에는 막두께가 얇은 절연막을 사용하더라도 특성이 안정되고 절연내압이 양호한 것을 요구된다.
한편, 이와 같은 상기 게이트 절연막(22)의 재료로서 잘 사용되는 것은 실리콘 산화막(SiO2)과 실리콘 질화막(SiNx)등이 있다. 하지만, 상기 실리콘 산화막은TFT의 제조 시에 성막의 증착속도가 늦고, 절연내압(breakdown voltage)이 낮은 단점 때문에, 상기 절연막의 재료로 상기 실리콘 질화막이 주로 사용된다.
이와 같은 종래 기술에 따른 실리콘 질화막의 제조는 다음과 같다.
먼저, 상기 실리콘 질화막은 모노실란가스(SiH4)와 암모니아(NH3)의 혼합가스를 사용한 플라즈마 CVD법으로부터 획득되어진다. 예컨대, 종래 기술에 따른 상기 실리콘 질화막은 모노실란(SiH4)가스와 암모니아는 각각320sccm(standard cubic cm3/min)과 1200sccm의 안정된 혼합가스를 이용하여 즉, 0.27:1의 정도의 혼합비율을 갖는 혼합가스로부터 생성된다.
따라서, 동일하게 혼합된 원료가스를 사용한 플라즈마 CVD법에 의한 실리콘 질화막이라도, 게이트절연막, 보호막 등의 용도에 불구하고 동일 조건에 사용될 수 있지만, 제조 공정의 합리화를 도모할 수 있는 실리콘 질화막의 제공이 요망된다.
이와 같이 구성된 종래 기술에 따른 실리콘 질화막의 증착에 대하여 보다 상세히 설명하면 다음과 같다.
도 3은 종래 기술에 따른 실리콘 질화막이 증착된 두께를 도시한 도면이다.
도 3에 도시된 바와 같이, 가로방향은 기판의 가로 길이이고, 세로방향은 기판의 세로 길이이고, 높이방향은 실리콘 질화막의 두께를 나타내기 위해 등고선을 사용하여 도시하였다.
여기에서, 종래 기술에 따른 실리콘 질화막은 기판의 중앙에서 두껍게 증착되고 가장자리로 갈수록 얇게 증착됨을 알 수 있다. 즉, 도4에 도시된 바와 같이,여러 개의 액정 셀(A, B, C, D, E, F)로 이루어진 하나의 기판에서 상기 기판의 양측면에 해당하는 액정 셀(C, D, E, F)의 외곽에 상기 실리콘 질화막이 얇게 증착됨을 알 수 있다.
도 5는 도 3의 Ⅰ∼Ⅰ' 단면을 도시한 그래프이다..
도 5에 도시된 바와 같이, 가로축은 기판의 가로 길이이고, 세로축은 실리콘 질화막 두께의 측정치(25)를 나타낸다. 또한 실리콘 질화막의 두께는 "Å" 단위를 사용한다. 상술한 바와 같이, 기판의 중심 부분에서 가장 많은 실리콘 질화막이 증착되고 가장자리로 갈수록 작게 증착되어 기판의 중심에 해당하는 부분과 가장자리 부분의 실리콘 질화막의 두께차이는 약 500Å정도의 차이가 난다.
이상에서 설명한 바와 같은 종래 기술에 따른 실리콘 질화막의 증착은 다음과 같은 문제점이 있다.
첫째, 기판의 중심부분과 가장자리 부분에 증착되는 실리콘 질화막의 두께가 일정치 않을 경우, 상기 게이트 배선과 상기 화소전극 사이의 개재되는 상기 게이트 절연막으로 인한 스토리지 전기용량의 차이를 때문에 각 영역별로 전압을 유지하는 능력이 차이가 생겨, 전원이 오프되어도 동시에 화면이 사라지지 않고 상기 실리콘 질화막이 작게 증착된 기판의 가장자리에서 화면이 흐리어 늦게 꺼지는 문제점이 있다.
둘째, 게이트 절연막 두께 차이에 의해 발생하는 박막 트랜지스터의 전기 용량의 차이를 발생시킨다. 이러한 전기 용량의 차이는 게이트 절연막 내의 불순물에 의해 지배적인 영향을 받지만, 상기 반도체층에 형성되는 체널(channel)을 형성할때 문턱전압(threshold)의 값을 결정하는 중요한 변수이다. 따라서, 상기 실리콘 질화막의 두께에 따른 편차는 문턱전압의 값에 영향을 줄 수 있다.
또한, 이러한 게이트 절연막의 두께 차에 의해 발생하는 상기 전기 용량의 차이는 게이트 절연막의 두께에 기인하는 기생용량(parasitic capacitance)에 차이 때문에 화소전극에 인가되는 데이터 전압의 차이를 유발하여 화면의 깜박거림(flicker)현상이 일으키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 상기 실리콘 질화막의 증착 시에 모노실란(SiH4)가스와 암모니아(NH3)의 혼합가스 비를 각각 0.3(내지0.5):1로 조절하여 균일한 게이트 절연막을 제공하는 데 그 목적이 있다.
도 1은 액정표시장치의 평면도이다.
도 2는 도 1 V-V'의 단면도이다.
도 3은 종래 기술에 따른 실리콘 질화막이 증착된 두께를 도시한 도면이다.
도 4는 액정 셀을 개략적으로 도시한 평면도이다.
도 5는 도 3의 Ⅰ∼Ⅰ 단면을 도시한 그래프이다.
도 6은 본 발명에 따른 실리콘 질화막이 증착된 두께를 도시한 도면이다.
도 7은 도 6의 Ⅱ∼Ⅱ 단면을 도시한 그래프이다.
도 8은 도 5와 도 7을 도시한 그래프이다.
도면의 주요부분에 대한 부호의 설명
11 : 종래 기술에 따른 실리콘 질화막의 두께 측정치
22 : 본 발명에 따른 실리콘 질화막의 두께 측정치
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 게이트 전극과, 게이트 절연막과, 상기 게이트 전극의 상측 면을 덮도록 하여 상기 게이트 절연막 상에 형성된 반도체층을 포함하는 박막트랜지스터에 있어서, 기판 상에 도전성 금속을 이용하여 게이트 배선 및 게이트 전극을 형성하는 공정과, 상기 게이트 배선 및 게이트 전극을 포함하는 전 기판 상에 모노실란가스의 유량이 높은 플라즈마 CVD법을 통하여 성막 증착된 실리콘 질화막을 이용한 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 액정표시장치 제조방법은 실리콘 질화막의 증착조건을 변경하여 기판 전면에 균일하게 증착된 게이트 절연막을 획득하는 것이다.
이하, 본 발명에 따른 액정표시장치의 제조방법에 대하여 설명하면 다음과 같다.
먼저, 기판 상에 도전성 금속을 이용하여 게이트 배선, 게이트 전극 및 스토리지 배선이 형성되고, 상기 게이트 전극 및 스토리지 배선을 포함한 전 기판 상에 모노실란가스(SiH4)의 유량이 높은 플라즈마 CVD 성막 증착공정을 이용하여 게이트 절연막이 형성되고, 상기 게이트 전극에 상응하는 상기 게이트 절연막 상에 반도체층이 섬모양으로 형성되고, 상기 반도체층 상에 소스/드레인 전극이 형성되고, 상기 소스/드레인 전극을 포함한 기판 전면에 보호막이 형성되고, 상기 보호막 상에 상기 드레인 전극과 연결되도록 화소전극이 형성되고, 상기 화소전극이 형성된 기판 전면에 제 1 배향막이 형성된다.
여기서, 상기 게이터 절연막의 형성공정에 있어서, 상기 플라즈마 CVD 성막 증착공정 중의 모노실란(SiH4)가스와 암모니아의 혼합가스 비는 0.3(내지0.5):1 정도가 사용된다. 예컨데, 모노실란(SiH4)가스와 암모니아 각각 400(내지 600)sccm과 1200sccm의 안정된 혼합가스를 이용하여 실리콘 질화막이 증착된다. 여기에서, 모노 실란(SiH4)가스의 유량은 바람직하게는 450sccm이다.
이와 같이, 증착된 본 발명에 따른 실리콘 질화막에 대하여 도면을 참조하여 설명하면 다음과 같다.
도 6는 본 발명에 따른 실리콘 질화막의 증착 두께를 도시한 도면이다.
도 6에 도시된 바와 같이, 본 발명의 실리콘 질화막 증착 조건에 의해 증착된 실리콘 질화막은 기판의 전면에서 고른 두께를 가지며, 세로 방향의 두께 편차와 가로 방향의 두께 편차가 매우 작기 때문에 균일하게 증착되었음을 알 수 있다.
즉, 도 7은 6의 Ⅱ∼Ⅱ 단면의 두께를 측정한 값으로서 나타낸 그래프에서 알 수 있듯이 약간의 차이는 있지만, 본 발명에 따른 실리콘 질화막 두께의 측정치(22)는 전체적으로 균일한 분포를 가지고 있다.
이와 같은 본 발명에 따른 실리콘 질화막의 개선된 두께 편차를 종래 기술과 비교하면 다음과 같다.
도 8은 종래 기술과 본 발명의 실리콘 질화막의 증착 두께를 비교한 단면 그래프이다.
도 8에 도시된 바와 같이, 종래 기술에 따른 실리콘 질화막 두께의 측정치(11)보다 본 발명에 따른 실리콘 질화막 두께의 측정치(22)편차가 작고 균일한 두께를 갖는다. 또한, 무엇보다 본 발명의 실리콘 질화막의 증착 조건의 변화에 따른 효과는 기판 가장자리에서 낮은 두께 편차를 갖는다는 것이다. 더욱이, 상기 두께 편차가 줄어듦에 따라 스토리지 전기용량의 편차가 줄어들어 방전 시간(discharging time)의 차가 줄어든다.
따라서, 이러한 두께에 따른 편차를 이용하여 방전 시간을 비교하면 다음과 같다.
표 1은 종래 기술과 본 발명의 비교이다.
구분 종래 기술 본 발명
Unit ≤12 ％ ≤8 ％
Discharging Time ≤15 sec ≤5 sec
여기에서, 단위(Unit)의 기준은 기판의 양쪽 가장자리의 10mm를 제외한 최대 두께와 최소두께의 차를 평균 두께로 나누고 다시 상기 값에 50을 곱하여 백분율로 나타낸 값이다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터의 제조방법을 이용하여 증착된 실리콘 질화막은 두께의 편차를 줄임으로서 스토리지 전기용량의 편차를 작게 하여 방전 시간(discharging time)의 차이를 줄일 수 있다.
또한, 본 발명의 박막트랜지스터 제조방법은 게이트 절연막 두께의 차이를 줄여 균일한 문턱전압의 값과, 상기 게이트 절연막의 두께에 기인하는 기생용량(parasitic capacitance)의 편차를 작게 하여 화면의 깜박거림(flicker)현상을 줄일 수 있다.
이상 상술한 바와 같이, 본 발명의 액정표시장치는 다음과 같은 효과가 있다.
첫째, 본 발명의 박막트랜지스터의 제조방법은 실리콘 질화막 두께의 편차를 작게함으로서 스토리지 전기용량의 편차를 작게하여 방전 시간(discharging time)의 차이를 줄일 수 있다.
둘째, 본 발명의 박막트랜지스터 제조방법은 게이트 절연막 두께의 차이를 줄여 균일한 문턱전압의 값과, 상기 게이트 절연막의 두께에 기인하는기생용량(parasitic capacitance)의 차이를 줄일 수 있기 때문에 깜박거림(flicker)현상을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (6)

  1. 기판 상에 도전성 금속을 이용하여 게이트 배선, 게이트 전극 및 스토리지 배선을 형성하는 공정과,
    상기 게이트 배선 및 게이트 전극을 포함하는 전 기판 상에 모노실란가스(SiH4)의 유량이 높은 플라즈마 CVD법을 통하여 성막 증착된 실리콘 질화막을 이용한 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
  2. 제 1 항에 있어서, 상기 실리콘 질화막은 모노실란(SiH4)가스와 암모니아(NH3)가 각각400(내지 600)sccm과 1200sccm의 혼합가스 즉, 0.3(내지 0.5):1의 정도의 혼합비율을 갖는 혼합가스를 이용하는 것을 특징으로 하는 액정표시장치 제조방법.
  3. 제 1 항에 있어서, 상기 게이트 절연막 상에 반도체층 및 소스/드레인 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
  4. 제 3항에 있어서, 상기 소스/드레인 전극 상에 보호막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
  5. 제 4항에 있어서, 상기 보호막 상에 상기 드레인 전극과 연결되도록 화소전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
  6. 제 5항에 있어서, 상기 화소전극 상에 배향막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
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