KR100430682B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 고집적 반도체소자의 금속 배선 형성 방법에 관한 것으로, 서브 쿼트 마이크론(Sub-quarter micron)세대 이후 고속의 반도체 소자에서 금속 배선으로 CVD-텅스텐막 과 알루미늄막의 이중 구조를 이용한 금속 배선 공정에서 알루미늄막과 CVD-텅스텐막의 계면 반응을 억제하기 위하여 CVD-텅스텐막 상부에 동일한 반응기에서 진공 파괴없이 PECVD-텅스텐 나이트라이드막을 증착하고, 그 상부에 알루미늄박을 형성하는 금속 배선 형성 방법이다.

Description

반도체 소자의 금속 배선 형성 방법
본 발명은 고집적 반도체소자의 금속 배선 형성 방법에 관한것으로, 특히 서브 쿼트 마이크론(Sub-quarter micron) 세대 이후 고속의 반도체 소자에서 금속 배선으로 CVD-텅스텐막과 알루미늄막의 이중 구조를 이용한 금속 배선 형성 방법에 관한 것이다.
이러한 이중 구조를 사용할 때 알루미늄막과 CVD-텅스텐막 계면에서 반응이일어나면 배선저항이 상승하는 문제가 발생하므로 계면 반응 억제를 위한 베리어가 필요하게 된다. 본 발명에서는 CVD-텅스텐막 증착후 베리어(barrier)로서 얇은 PECVD 텅스텐 나이트라이드막을 형성하여 알루미늄막/W 계면 반응으로 인한 저항상승을 억제하고자 한다. 또한 인-시투(in-situ)로 PECVD 텅스텐 나이트라이드층을 형성하여줌으로써 대기 노출에 따른 진공 파괴(vacuum break)에 의한 WO3형성을 억제하는 효과도 기대된다.
최근 실리콘 소자의 초고집적화에 따라 금속 배선 기술의 중요성이 더욱 강조되고 있다. 서브-쿼트 마이크론 세대의 미세 소자에서는 Cu를 이용한 금속 배선을 적용하기 전까지의 중간 단계로서 CVD-텅스텐막과 알루미늄막의 이중 구조를 사용하는 것이 유력시된다. CVD-텅스텐막과 알루미늄막의 이중 구조는 기존의 W-플러그(plug) 공정의 단점인 에치 백(etch back) 공정으로 인한 홀 리세스(hole recess) 문제를 보완한 방법이다. 이러한 CVD-텅스텐막과 알루미늄막의 이중 구조에서는 약 450℃에서 알루미늄막과 W의 계면 반응에 의하여 WAl12, WA15등이 형성되어 배선 저항이 증가하는 문제가 있다. 이러한 CVD-텅스텐막과 알루미늄막의 계면 반응을 억제시키기 위하여 CVD-텅스텐막, TiN, 알루미늄막의 적층 구조 또는 CVD-텅스텐막의 SiH4처리 등이 제안되었다.
그러나 CVD-텅스텐막, TiN, 알루미늄막의 적층 구조 에서는 TiN으로부터 Ti의 확산에 의한 저항 상승이 문제가 되며 SiH4처리를 한 경우에는 저항 상승을 억제하는 메카니즘에 대한 이해가 부족한 상황이므로 연구개발에 한계가 있다. 또한텅스텐 증착후 대기 노출에 의한 WO3형성은 저항 상승을 유발하는 문제점을 안고 있다.
본 발명은 CVD-텅스텐막과 알루미늄막의 이중 구조를 이용한 금속 배선 공정에서 알루미늄막과 CVD-텅스텐막의 계면 반응을 억제하기 위하여 CVD-텅스텐막 층을 형성한 후 CVD-텅스텐막을 증착한 반응기에서 진공 파괴(vacuum break) 없이 PECVD 방법으로 텅스텐 나이트라이드막을 증착하고, 그 상부에 알루미늄막을 형성하는 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도1 내지 도3은 본 발명의 실시예에 의해 하부 도전층에 콘택되는 금속 배선을 형성하는 단계를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호 설명
1 : 실리콘 기판 또는 도전층 2 : 절연층
3 : 콘택홀 4 : 접합층
5 : CVD-텅스텐막
6 : PECVD-텅스텐실리사이드막
7 : 알루미늄막
상기한 목적을 달성하기 위한 본 발명은 금속 배선 형성 방법에 있어서, 실리콘 기판 또는 도전층에 절연막을 형성하고, 상기 절연막의 일정 부분을 식각하여 콘택홀을 형성하는 단계와,
상기 절연막과 콘택홀의 표면에 접합층을 형성하는 단계와,
상기 접합층의 상부면에 CVD-텅스텐막을 증착하고, 그 상부에 같은 반응 용기내에서 PECVD-텅스텐 나이트라이드막을 증착하는 단계와,
상기 텅스텐 나이트라이드막의 상부에 알루미늄막을 증착하는 단계로 이루어지는 것을 특징으로 한다.
CVD-텅스텐막 증착 후 진공 파괴가 있을 경우 WO3가 형성되고 이는 배선 저항 상승의 원인이 되므로 CVD-텅스텐막 증착 후 같은 챔버내에서 인-시투로 텅스텐나이트라이드층을 형성하는 것이다.
본 발명에서는 CVD-텅스텐막과 알루미늄막의 이중 구조를 이용한 금속 배선 공정에서 알루미늄막과 CVD-텅스텐막의 계면 반응을 억제하기 위하여 베리어로서 PECVD 텅스텐 나이트라이드층을 사용한다.
또한 CVD-텅스텐막 증착 후 같은 반응 용기 내에서 인-시투로 텅스텐 나이트라이드층을 증착함으로써 텅스텐 산화에 대한 보호막 역할을 하여 WO3의 형성을 방지하였다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도1 내지 도3은 본 발명의 실시예에 의해 하부 도전층에 콘택되는 금속 배선을 형성하는 단계를 도시한 단면도이다.
도1은 실리콘 기판 또는 도전층(1)에 절연막(2)을 형성하고, 상기 절연막(2)의 일정 부분을 식각하여 콘택홀(3)을 형성한다음, 상기 콘택홀(3)을 포함하는 절연막(2)의 상부면에 접합층(4)으로 예를들어 TiN/Ti 층을 증착한 단면도이다.
도2는 상기 접합층(4)의 상부면에 CVD법으로 텅스텐막(5)을 1000∼2000Å의 두께로 증착하여 콘택홀(3)을 채우고 평탄화시킨 단면도이다.
도3은 상기 텅스텐막(5)을 증착한다음, 같은 반응 용기내에서 PECVD 방법을 이용하여 약 100∼200Å 두께의 PECVD-텅스텐 나이트라이드(텅스텐 나이트라이드)층(6)을 증착한다음, 그 상부에 스퍼터링 방법을 사용하여 알루미늄막(7)을 증착한 단면도이다. 상기 알루미늄막(7)의 두께는 2000∼4000Å의 범위를 가진다.
본 발명에 의하면 CVD-텅스텐막 증착 후 같은 반응 용기내에서 PECVD 방법으로 얇은 텅스텐 나이트라이드층을 형성함으로써 CVD-텅스텐막과 알루미늄막의 이중 구조에서는 약450℃에서 알루미늄막과 텅스텐의 계면 반응에 의하여 WAl12, WAl5등이 형성되어 배선저항이 증가하는 문제를 해결 할 수 있다.
또한, 반응을 억제하고 대기 노출에 의한 WO3의 형성을 방지할 수 있으며, 종래 기술에 의해 금속 배선을 형성하는 것보다 공정이 간단하여 수율을 증가 시킬수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 실리콘 기판 또는 도전층에 절연막을 형성하고, 상기 절연막의 일정부분을 식각하여 콘택홀을 형성하는 단계와,
    상기 절연막과 콘택홀의 표면에 접합층을 형성하는 단계와,
    상기 접합층의 상부면에 CVD-텅스텐막을 증착하는 단계와,
    상기 CVD-텅스텐막 상에 같은 반응 용기내에서 PECVD-텅스텐 나이트라이드막을 증착하는 단계과,
    상기 PECVD- 텅스텐 나이트라이드막의 상부에 알루미늄막을 증착하는 단계로 이루어지는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 접합층은 티타늄과 티타늄 나이트라이드막의 적층 구조인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 CVD-텅스텐 박막의 두께는 1000~2000Å인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 PECVD-텅스텐막의 두께는 100∼200Å인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
KR950009926A (ko) * 1993-09-15 1995-04-26 김주용 반도체 소자의 금속배선 형성방법
KR950030264A (ko) * 1994-04-12 1995-11-24 김광호 반도체소자 금속배선 형성방법
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