KR100221760B1 - 에칭으로부터 비아 홀을 보호하기 위한 보호층을 포함하는 반도 체 장치 - Google Patents

Abstract

본 발명의 반도체 장치는 도전 영역(10)을 가진 반도체 기판(1), 상기 반도체기판(1) 상에 형성된 제1 두께를 가진 절연층(2), 상기 반도체 기판(1)의 도전 영역(10)을 노출시키기 위해 절연층(2)에 형성된 비아 홀(2a), 상기 비아 홀(2a) 내에 형성된 제1 도전층(4), 상기 제1 도전층(4)위에 형성되어 상기 비아 홀(2a)의 전면을 커버하기 위한 제1 에칭 속도를 가진 제2 도전층(5), 및 상기 제2 도전층(5)위에 형성되어 상기 제1 에칭 속도보다 높은 제2 에칭 속도를 갖는 제3 도전층(7)을 갖는다.

Description

에칭으로부터 비아 홀을 보호하기 위한 보호층을 포함하는 반도체 장치

본 발명은 반도체 장치 및 이 장치를 제조하는 방법에 관한 것으로, 특히 도전성 플러그(conductive plug)내에 매설된 콘택 홀(contact hole)과 비아 홀(via hole)과 같은 홀을 가진 반도체 장치에 관한 것이다.

최근, 정교한 디자인 루울(design rule), 다층 배선(multiayering of wiring)등에 의하여 반도체 장치의 고집적화가 진전되어 왔다. 디자인 루울에 정교해짐에 따라 소자 또는 배선들을 접속하기 위한 다수의 비아 홀의 지름도 그에 따라 감소되고 있다. 그러나, 이것과 비교해서, 층 절연막의 두께는 거의 변하지 않아 개구(opening)의 깊이 대 지름 비율로 정의된 애스팩트비(aspect radio)가 단조롭게 증가해 왔으며, 이제 막 값 5를 초과하려고 하고 있다.

이런 이유로 해서, 종래 널리 이용되었던 스퍼터링 방법으로 그와 같은 높은 애스팩트비의 비아 홀 각각에 티타늄 질화막을 원하는 두께로 형성한다는 것은 쉽지 않다. 티타늄 질화막은 배선 재료로서 제공된 알루미늄 합금과 실리콘 기판 사이의 반응과 화학 기상 증착(CVD)에 의해 텅스텐 증착시에 소오스 기체(source gas)로서 제공되는 텅스텐 헥사플루오르화물(WF₆)과 실리콘 기판 사이의 반응과 같은 반응들을 방지하는 배리어 금속(barrier metal)의 역활을 한다. 이와 같은 역활을 하기 위해서는 비아 홀의 바닥에 증착된 티타늄 질화막은 10nm 이상의 두께를 가져야 한다.

그러나, 애스팩트비가 5가 넘는 비아 홀에 티타늄 질화막을 10nm이상의 두께로 스퍼터링하여 증착시킨다는 것은 쉽지 않아, 많은 경우에 커버리지 특성(coverge property)이 우수한 CVD가 이용되고 있다. 비아 홀이 0.3㎛이하의 지름을 갖도록 미세하게 되는 경우에는 티타늄 질화물 상에 텅스텐을 증착시켜 개구를 충전(filling)시키는 종래의 방법으로는 제조 공정수와 비용이 증가하므로 ECR 플라즈마 CVD로 비아 홀에 티타늄 질화물을 충전시키는 방법을 이용하여 비용을 절감하는 방법이 제안되어 있다(예컨대, 1993년 가을 일본 응용 물리학회의 제54차 회의의 다이제스트 논문 28p-ZE-2, P-707 참조). 비아 홀을 티타늄 질화막으로 충전시키는 방법으로는 막에 일반적으로 큰 스트레스가 생기고 또 성장 속도가 작아서 두꺼운 티타늄 질화막을 성장시키는데 어려움이 있다. 그러므로, 비아 홀에 티타늄 질화막을 충전시키는 방법은 아직까지 실제로 응용되지 못하고 있다. 그러나, 비아 홀이 0.3㎛ 이하의 지름을 갖도록 미세해지면 0.15㎛의 작은 두께에 대해서도 충전이 가능해져 실제 응용이 가능해진다.

지금까지는, 티타늄 질화물 형성 후에 비아 홀이 텅스텐을 충전시키는 방법으로는 전체 표면위에 티타늄 질화물을 성장시켜 그 위에 텅스텐을 증착시키고, 그 다음에 비아 홀에만 텅스텐이 남도록 전체 표면으로부터 텅스텐을 에칭백(etching back)하는 방법을 채택하는 것이 일반적이다. 그러나, 텅스텐 성장시 불충분한 배리어 특성으로 인한 접합 누설(junction leakage)의 발생은 물론 제조 공정수 및 비용의 증가와 티타늄 질화물의 나쁜 커버리지 특성 때문에 대안적인 방법이 일본 특허 공개 헤이(Hei)4-7825에 제시되어 있다. 다음에는 도면을 참조하여 이 방법에 대해서 설명한다.

도 4a에 도시된 바와 같이, 먼저, 실리콘 기판(21)상에 실리콘 산화막(22)으로 된 층 절연막이 형성되고, 이 막(22)에는 실리콘 기판(21)에 도달하는 비아 홀이 형성된 다음, 그 상단에 비아 홀의 어깨부에서 성장 속도와 에칭 속도가 동일한 조건 하에 CVD로 티타늄 질화물(23)이 형성된다.

그 다음, 도 4b에 도시된 바와 같이, 전체 표면 상에 티타늄 질화막(23)을 에칭백한 후에, 도 4c에 도시된 바와 같이, 비아 홀 주위에서만 포토레지스트막(24)이 형성되고 , 도 4d에 도시된 바와 같이, 층 절연막 상에 티타늄 질화막(23)을 에칭하여 비아 홀에만 티타늄 질화막(23)이 남게된다.

그 후에, 도 4e에 도시된 바와 같이, 실란(SiH₄)으로 텅스텐 헥사플루오르화물(WF₆)을 환원시켜서 티타늄 질화막 상에 텅스텐(25)을 선택적으로 증착하여 개구에 텅스텐(25)을 충전시킨다. 마지막으로, 도 4f에 도시된 바와 같이, 알루미늄 합금(26)을 이용하여 알루미늄 배선이 형성된다.

도 4a ∼4f에 도시된 바와 같은 반도체 장치를 제조하는 종래의 방법에서는 개구 바닥에만 티타늄 질화물을 남겨놓는 처리가 복잡하고 비용이 많이 든다는 문제가 있다. 그 외에도 개구 충전이 주로 텅스텐으로 행해지기 때문에 텅스텐은 그 두께가 크게 증착되어야만 하고, 이로 인해 층 절연막 상에도 과립상(granular)텅스텐이 증착되는데, 이것은 층 절연막 상에는 텅스텐을 전혀 성장시키지 않고 티타늄 질화물 상에만 배타적으로 두꺼운 텅스텐막을 형성시키기가 극히 어렵기 때문이다.

텅스텐이 예컨대 1.0㎛ 두께로 형성되는 경우에는 층 절연막 상에는 약 0.5㎛의 지름을 갖는 텅스텐 입자가 형성될 것이다. 그 막(22) 상에 알루미늄 합금막을 증착시켜 배선을 형성할 때에는 알루미늄 합금막 에칭 공정시에 텅스텐이 에칭되지 않은 채로 남아있게 되어, 도 4f에 도시된 바와 같이, 텅스텐 입자가 배선 단락의 원인이 되는 문제가 생기기도 한다.

그 외에도, 0.3㎛ 이하의 지름을 갖는 미세 개구에 티타늄 질화물이 충전되는 경우에는, 알루미늄 합금 등을 이용하여 개구의 상단에 배선을 형성할 시에 그 개구와 배선 사이에 정렬 마진(alignment margin)이 거의 남아있지 않는다. 개구가 배선으로부터 돌출하면, 배선이 알루미늄 또는 알루미늄 합금, 또는 크로뮴 또는 크로뮴 합금으로 된 경우에는, 배선으로부터 돌출하여 리세스(recess)를 형성하는 개구부 내의 티타늄 질화물을 에칭하는 염소계 기체(chlorine-based gas)를 이용하여 에칭이 행해진다(도 5a).

일단 리세스가 형성되고 나면, 그 위에 형성된 실리콘 산화막(32)과 같은 층 절연막의 커버링 특성이 나빠져 배선의 신뢰성이 저하되고 층 절연막의 평탄화를 달성하기가 어렵게 되는 문제가 생기게 된다.

따라서, 본 발명의 목적은 비아 홀에 형성된 층을 에칭으로부터 보호하기 위한 보호층을 포함하는 반도체 장치를 제공하는데 있다.

상기 목적을 달성하기 위하여, 반도체 장치는, 도전 영역을 갖는 반도체 기판, 상기 반도체 기판 상에 형성된 제1 두께를 갖는 절연층, 상기 반도체 기판의 상기 도전 영역을 노출시키기 위해 상기 절연층에 형성된 비아 홀, 상기 비아 홀에 형성된 제1 전도층, 상기 비아 홀의 상단 전체를 커버하기 위해 상기 제1 도전층 상에 제1 에칭 속도로 형성된 제2 도전층 , 및 상기 제2 도전층 상에 상기 제1 에칭 속도이상의 제2 에칭 속도로 형성된 제3 도전층을 구비한다.

상술한 바와 같이, 본 발명에 따라서, 비아 홀 상에 형성된 제2 도전층은 제3 도전층을 에칭할 때에 비아 홀 내에 형성된 제1 도전층이 에칭되는 것을 방지한다.

따라서, 본 발명은 비아 홀을 포함하는 반도체 장치의 신뢰성을 강화시킨다.

본 발명의 상술한 목적, 특징, 및 잇점들과 기타의 목적, 특징, 및 잇점들은 첨부 도면과 관련한 본 발명의 다음의 상세한 설명에 의해서 더욱 명확해질 것이다.

제1a 내지 1f는 본 발명의 제1 실시예의 제조 공정 순서에 따라 배열된 단면도.

제2도는 본 발명의 제1 실시예에서 중간 단계의 대안적인 예를 도시한 도면.

제3a 내지 3f는 본 발명의 제2 실시예의 제조 공정 순서에 따라 배열된 단면도.

제4a 내지 4f는 종래의 제조 공정 순서에 따라 배열된 단면도.

제5a 내지 5b는 본 발명의 반도체 장치의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 실리콘 산화막

2a : 관통 홀(비아 홀) 3 : 티타늄막

4 : 티타늄 질화막 5 : 티타늄-텅스텐막

6 : 제2 티타늄-텅스텐 질화막 7 : 알루미늄 합금막

8 : 포토레지스트막 9 : 텅스텐막

10 : 불순물 영역

이하, 첨부 도면을 참조로 본 발며을 상세히 설명한다.

도 1a 내지 1f는 본 발명의 제1 실시예의 제조 공저 순서에 따라 배열된 단면도이다. 도 1a에 도시된 바와 같이, 먼저, 실리콘 산화막(2)이 위에 소자들이 형성된 실리콘 기판(1)상에 1.5㎛ 두께로 증착된다. 실리콘 산화막(2)은 붕소 또는 인을 포함할 수 있다. 실리콘 기판(1)에 도달하는 지름 0.3㎛의 관통 홀(비아 홀)(2a)은 통상의 리소그래피 기법과 건식 에칭 기법으로 불순물 영역(10), 예컨대 실리콘 산화막(2)의 트랜지스터 소자의 소오스 영역이나 드레인 영역 상에 형성된다. 관통 홀(2a)은 깊이가 1.5㎛이고 지름이 0.3㎛이므로 그 애스팩트비는 5이다.

그 후에, 100nm두께의 티타늄막(3)과 삽입(embedding)에 필요한 두께(여기서는 150 내지 300nm 두께)를 가진 티타늄 질화막(4)이 콜리메이트(collimated)스퍼터링에 의해 실리콘 산화막(2)의 전체 표면 상에 순차적으로 형성된다. 티타늄 막(3)은 티타늄 질화막(4)과 실리콘 기판(1)사이의 접촉 저항(contact resistance)을 감소시키는데 사용된다. 티타늄 질화막(4)에는 큰 스트레스가 발생하므로, 만일 그막(4)이 300nm이상의 두께로 형성되면 그 막은 박리되거나 크랙(crack)이 일어날 소지가 있다. 그러나 300nm 이상의 두께를 갖는 막을 수용할 수 있는 접촉부에 티나늄 질화막을 갖다대는 것이 바람직하다.

콜리메이트 스퍼터링은 다수의 홀을 가진 콜리메이터판(collimator plate)이라 불리는 판을 타겟(target)과 기판 사이에 두고, 기판에 수직한 방향에 가까운 방향에서 입사된 스퍼터링된 입자들만 기판에 도달할 수 있도록 하여 개구 바닥에서의 커버리지를 향상시키는 방법이다. 여기서는 콜리메이터판의 두께 대 콜리메이터판내의 개구의 지름의 비가 2 : 1인 콜리메이트판이 사용되며, 관통 홀(2a)의 바닥에는 두께 약 10nm 의 티타늄 질화막(3)이 형성된다.

티타늄 질화막(4)은 테트라키스디메틸아미노티타늄(tetrakisdimethylaminotitanium ; TDMAT)의 열 분해에 의해 형성된다. 암모니아(NH3)를 첨가하여 질화(nitriding)시키는 방법도 쓸 수가 있겠으나, 계단 커버리지가 나쁘게 되어 미세 개구를 충전시키는 데는 적당치가 못하다. 증착 중에는 압력은 0.3 내지 1.0 토르(Torr) 범위로 설정되고, 기판 온도는 350 내지 450℃로 설정된다.

증착은 표면 속도 결정 반응(surface rate-determining reaction)에서 진행되므로, 이 정도의 온도 범위에서는 계단 커버리지가 우수하며 미세 관통 홀의 충전에도 적당하다.

다음, 도1b에 도시된 바와 같이, 티타늄 질화막(4)과 티타늄막(3)은 붕소 트리클로라이드(boron trichloride ; BCl₃)를 이용한 반응성 이온 에칭으로 표면 전체에 대해 에칭되어 실리콘 산화막(2)으로부터 제거되고 관통 홀(2a)에 있는 것만 남게 된다. 이것을 행하는 데는 관통 홀(2a)의 상부 개구 에지로부터 10 내지 20nm의 깊이를 가진 리세스의 바닥에 티타늄 질화막(4)과 티타늄막(3)을 노출시키기 위해서 의도적인 과도 에칭(overetching)이 실시된다.

다음, 도 1c에 도시된 바와 같이, 텅스텐 내의 티타늄의 중량으로 약 10％를 포함하는 티타늄-텅스텐(TiW)막(5)이 200 내지 500nm 두께로 전체 표면 상에 스퍼터링에 의해 형성된다. 일반적으로 스퍼터링에 의해서는 계단 커버리지가 좋지 못하지만, 관통 홀(2a)에서 티타늄 질화막(4)과 티타늄막(3)위의 리세스의 함몰 정도가 극히 작기 때문에 이 방법에 의해서도 관통 홀(2a)내의 리세스에 티타늄-텅스텐막(5)을 완전히 충전시키는 것이 가능하다.

다음, 도 1d에 도시된 바와 같이, 티타늄-텅스텐막(5)는 탄소 테트라플루오르화(CF4)기체를 이용한 반응성 이온 에칭으로 실리콘 산화막(2)의 전체 표면으로부터 제거되어 막(5)을 관통 홀(2a)의 리세스 부분에서만 남기고 상단 표면을 거의 평탄하게 만든다.

여기서, 전체 표면 상에 티타늄 텅스텐막이 증착된 다음에 에치백(etch-back)에 의해 관통 홀(2a)의 리세스 부분이 충전되는 상술한 방법 대신에, 도 2에 도시된 저압 CVD로 티타늄막(3)과 티타늄 질화막(4) 상에만 10 내지 20nm 두께의 텅스텐막(9)이 선택적으로 증착되어도 된다. 이 경우에, 텅스텐막(9)는 SiH₄로 WF₆가스를 환원시켜서 증착된다. 증착 온도는 200 내지 270℃로 설정되며, SiH₄의 유속(flow rate)은 WF₆의 유속의 50 내지 100％로 설정되고, 전체 압력은 10 내지 100미리토르(mTorr)로 설정된다.

리세스 부분의 텅스텐막(9)의 두께가 10 내지 20nm 범위의 작은 값이기 때문에 실리콘 산화막(2)에는 텅스텐막(9)이 거의 증착되지 않는다. 티타늄 질화막(4)상에의 텅스텐막(9)의 선택적 증착에서는 기체의 통과 개시부터 텅스텐막(9)의 증착 개시까지의 시간이 티타늄 질화막(4)의 저항에 따라서 변한다. 즉, 저항이 크면, 텅스텐막(9)은 그 성장이 느려지는 경향이 있고, 실리콘 산화막(2)의 상단 표면에 선택성이 유지하기가 어렵기 때문에 티타늄 질화막(4)의 저항을 300μΩ㎝ 이하로 억제하는 것이 바람직하다. 티타늄 질화막(4)의 저항이 300μΩ㎝ 이하로 설정되면, 텅스텐막(9)이 두께 10 내지 20nm로 증착되더라도 텅스텐막(9)은 실리콘 산화막(2)상에 전혀 증착되지 않을 것이다.

다음, 도 1e에 도시된 바와 같이, 제2 티타늄 질화막(6)과 알루미늄 합금막(7)이 스퍼터링에 의해서 각각 두께 50-100 nm와 0.3-1.0㎛로 순차적으로 형성된다.

제2 티타늄 질화막(6)은 알루미늄 합금막(7)이 스트레스 이동(stress migration) 및 전자 이동(electro migration)되는 것을 방지하기 위하여 형성된다. 그 다음, 포토레지스트막(8)이 코팅되고, 노출 및 현상(exposure and develpment)에 의해 알루미늄 배선에 대해 원하는 패턴이 형성된다. 그 경우에, 관통 홀(2a)가 알루미늄 배선 사이의 정렬 마진이 작다면, 포토레지스트막(8)으로부터 관통 홀(2a)이 돌출될 것이다.

다음, 도 1f에 도시된 바와 같이, Cl₂, BCl₃, CCl₄, SiCl₄등과 같은 염소 함유 기체를 이용하는 반응성 이온 에칭에 의해 알루미늄 합금막(7)과 티타늄 질화막(6)이 에칭된 다음에 포토레지스트막(8)이 제거된다. 이러한 처리에서, 상술한 정렬마진이 작을 경우에 관통 홀(2a)의 표면이 노출될 것이나, 이 표면은 염소 기재 기체(chlorine-based gas)에 의해 거의 에칭되지 않은 티타늄 텅스텐막(9)으로 덮여있기 때문에 관통 홀(2a)의 표면에 요곡부가 생기기 않고서 알루미늄 배선을 형성하는 것이 가능하다.

도 3a 내지 3f는 제2 실시예의 제2 공정 순서에 따라서 배열된 단면도이다.

도 3a에 도시된 바와 같이, 먼저, 실리콘 산화막(12)으로 덮여진 실리콘 기판(11)상에 제1 배선이 다결정(polycrystalline)실리콘(13)으로 형성된다. 다음, 제2 실리콘 산화막(14)을 형성한 후에, 실리콘 기판(11)과 다결정 실리콘(13) 각각에 도달하는 관통 홀(14a, 14b)이 통상의 리소그래피 기법과 건식 에칭 기법에 의해 형성되고, 그 다음에 티타늄막(15)과 티타늄 질화막(16)이 CVD로 순차적으로 형성된다.

티타늄막(15)은 플라즈마 CVD로 티타늄 테트라클로라이드(TiCl₄)에 수소를 첨가하여 형성된다. 티타늄 질화막(16)은 TiCl₄를 NH₄로 질화시켜 플라즈마를 이용하지 않는 통상의 저압 CVD를 이용하여 형성된다.

티타늄막(15)은 우수한 계단 커버리지를 갖고 있으므로 5 내지 20nm의 두께로도 충분하다. 그 외에도, 티타늄 질화막(16)은, 제1 실시예에서와 마찬가지로, 관통 홀(14a, 14b)을 충전시키는데 필요한 것 이상의 두께가 주어진다. 그러나 두께가 너무 크면 박리 또는 크랙이 생기므로 두께가 300nm를 넘지 않도록 하는 것이 바람직하다. 더우기, 티타늄 질화막(16)은 탄소를 함유하고 있지 않기 때문에 본 방법에서는 막 저항을 제1 실시예와 비교해 100 내지 150μΩ㎝ 정도로 낮출 수가 있다. 이것은 막(16)상에 텅스텐막을 선택적으로 증착시키는데 유리하다.

다음, 도 3b에 도시된 바와 같이, 티타늄 질화막(16)과 티타늄막(15)이 화학-기계 연마법에 의해 연마되어 이들이 실리콘 산화막(14)위로부터 제거된다. 이러한 처리 결과, 표면은 거의 평탄하게 된다.

다음, 도 3c에 도시된 바와 같이, 저압 CVD에 의해 티타늄막(15)과 티타늄 질화막(16)의 표면에 텅스텐막(17)이 두께 20 내지 200nm로 선택적으로 형성된다.

텅스텐막(17)은 제1 실시예처럼 WF₆을 SiH₄로 환원시켜 형성할 수 있으나, WF₆을 수소로 환원시켜 형성할 수도 있다. 수소 환원 방법의 증착 속도는 SiH4 환원 방법의 증착 속도에 비해 작지만, 증착된 막의 두께가 작기 때문에 문제가 생기지 않을 것이다.

텅스텐막(17)은 그 표면이 평탄하기 때문에 막 두께와 거의 동일한 거리로 옆쪽으로 성장하므로 막이 너무 두껍게 되면 인접 배선 등과의 단락이 생길 가능성이 있다. 그 결과, 막이 너무 두껍게 형성되어서는 안되며, 바람직하게는 200nm를, 더욱 바람직하게는 100㎛를 넘지 않는 것이 좋다. 한편, 텅스텐막(7) 두께가 20nm 이하이면, 알루미늄 합금막의 후 에칭(later etching)중에 에칭될 수가 있는 데, 이렇게 되면, 텅스텐막(17)아래에 있는 티타늄막(15)과 티타늄 질화막(16)도 에칭되어 버릴 수가 있다. 그렇기 때문에 텅스텐막(17)의 두께는 20nm이상이 되도록 설정된다.

다음, 도 3d에 도시된 바와 같이, 텅스텐막(17) 형성 후에, 알루미늄 합금막(18)이 스퍼터링에 의해 형성되고, 그 상단에 포토레지스트막(19)이 도포된 다음, 알루미늄 배선을 만들기 위해 원하는 패턴이 노출과 현상에 의해 형성된다. 이 처리에서, 관통 홀(14a, 14b)과 알루미늄 배선의 정렬 마진이 작다면 포토레지스트막(19)으로부터 관통 홀(14a, 14b)이 돌출될 것이다.

이어서, 도 3e에 도시한 바와 같이, 알루미늄 합금막(18)을 염소 함유 기체를 사용한 반응성 이온 에칭에 의해 에칭한 후 포토레지스트막(19)을 제거하여 알루미늄 배선을 완료한다. 이러한 처리에서는 관통 홀(14a, 14b)의 표면이 노출되어 있다 하더라도, 텅스텐막(17)이 염소 기재 기체에 의해 거의 에칭되지 않기 때문에 하부 티타늄 질화막(16) 및 티타늄막(15)은 에칭되지 않을 것이다.

도 3f는 도 1a ∼1f의 공정을 본 실시예에 적용했을 때의 본 실시예의 변형예를 나타낸다. 도 3f에서는 티타늄-텅스텐(5) 대신에 텅스텐(20)이 사용된다.

제2 실시예에서 기술된 바와 같이, 텅스텐막은 서로 다른 깊이를 가진 관통홀들에 대하여 동시에 형성될 수 있다.

상술한 실시예들에서는 관통 홀이 실리콘 기판 혹은 다결정 실리콘막과 접속되도록 제공되지만, 본 발명의 적용 한도는 단지 이러한 경우에만 한정되지 않으며 관통 홀이 하부층 상의 알루미늄 배선 등과 접속되는 경우에까지 확대 될 수 있다.

하부 배선이 고용융점 금속 혹은 그 실리사이드로 이루어지거나, 혹은 알루미늄 합금막이 고용융점 금속으로 덮여있을 때는 특별히 티타늄 질화막 아래에 티타늄막을 가질 필요가 없기 때문에 관통 홀의 형성 후에 티타늄 질화막을 성장시켜 직접 관통 홀을 충전할 수 있다.

또한, 상술한 실시예들에서는, 상부 배선용으로 알루미늄 합금이 사용되었지만, 재료는 알루미늄 합금에만 한정되는 것은 아니고, 자외선으로 배선을 조사하면서 염소 기체를 사용하는 플라즈마 에칭이 실시되는 경우에는 구리 또는 구리 합금이 사용될 수 있다.

상술한 바와 같이, 본 발명에 따르면, 층 절연막 내에 구비된 관통 홀은 거의 티타늄 질화막으로 충전되고, 티타늄 질화막의 상부에는 얇은 텅스텐막이나 텅스텐 복합막이 덮여지고, 이 상부에는 배선 금속으로 작용하는 알루미늄 합금 또는 구리가 형성된다. 따라서, 배선이 염소 함유 기체로 에칭될 때는, 정렬 마진이 거의 없고 또 배선으로부터 관통 홀이 노출되더라도, 티타늄 절연막이 조금도 에칭되지 않고 타타늄 질화막 상에 만족스러운 커버리지 특성을 갖고서 층 절연막을 형성하는 것이 가능하다. 따라서, 배선의 신뢰성을 저하시키지 않고 미세한 관통 홀을 가진 미세한 다층 배선을 용이하게 형성하는 것이 가능하다.

티타늄 질화막 상에 선택적인 CVD에 의해 텅스텐막을 형성할 때도 역시 텅스텐막을 두께를 작게 만들 수 있으므로, 선택성의 악화로 인한 텅스텐막이 개재된 배선들 간의 회로 단락은 절대로 발생하지 않는다.

이제까지 본 발명의 특정한 실시예에 대하여 기술했으나, 이러한 설명은 제한적인 의미로 해석되어서는 안된다. 본 기술 분야에 숙련된 자는 본 발명의 설명을 참고할 때 기술된 실시예의 여러가지 변형예 뿐만 아니라, 본 발명의 다른 실시예도 명확히 알 수 있을 것이다. 따라서, 첨부한 청구 범위는 본 발명의 진정한 영역 내에 속하는 어떤 변형 또는 실시예를 커버하는 것으로 예견될 수 있다.

Claims (18)

1. 도전성 영역을 가진 반도체 기판; 제1 두께를 갖고 상기 반도체 기판 위에 형성된 절연층; 상기 도전성 영역의 일부를 노출시키기 위해 상기 절연층 위에 선택적으로 형성된 비아 홀(via hole); 상기 비아 홀을 충전(filling)하는 제1 도전층; 제1 에칭 속도(etching rate)를 가지며, 상기 제1 도전층의 상부면을 커버하도록 상기 제1 도전층 위에 형성된 제2 도전층; 및 상기 제1 에칭 속도보다 높은 제2 에칭 속도를 갖고 상기 제2 도전층 위에 형성된 제3 도전층을 포함하는 반도체 장치.
2. 제1항에 있어서, 상기 제2 도전층의 상기 제1 에칭 속도는 상기 제1 도전층의 제3 에칭 속도보다 작은 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 제1 도전층은 상기 제1 두께보다 작은 제2 두께를 갖고 상기 비아 홀 내에 형성되는 것을 특징으로 하는 반도체 장치.
4. 제3항에 있어서, 상기 제2 도전층은 제3 두께로 상기 제1 도전층 위에 형성되며, 상기 제2 및 제3두께의 합은 상기 제1 두께와 거의 동일한 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 제2 도전층은 티타늄-텅스텐으로 이루어진 것을 특징으로 하는 반도체 장치.
6. 제5항에 있어서, 상기 제1 도전층은 티타늄 질화 플러그(plug)를 포함하는 것을 특징으로 하는 반도체 장치.
7. 제5항에 있어서, 상기 제2 도전층은 텅스텐으로 이루어진 것을 특징으로 하는 반도체 장치.
8. 제5항에 있어서, 상기 제3 도전층은 알루미늄을 포함하는 금속으로 이루어진 것을 특징으로 하는 반도체 장치.
9. 제1항에 있어서, 상기 비아 홀을 상기 비아 홀의 직경에 대한 깊이의 비가 5보다 크도록 형성되는 것을 특징으로 하는 반도체 장치.
10. 제1항에 있어서, 상기 제1 도전층은 상기 도전 영역의 표면 및 상기 비아 홀의 측벽을 커버하도록 형성된 제4 도전층 및, 상기 비아 홀을 충전하도록 상기 제4 도전층 상에 형성된 제5 도전층을 포함하며, 상기 제4 도전층은 상기 반도체 기판의 도전 영역과 상기 제5 도전층 간의 접촉 저항을 감소시키기 위해 형성된 것을 특징으로 하는 반도체 장치.
11. 제1항에 있어서, 상기 제3 도전층은 상기 제2 도전층 상에 형성된 제6 도전층 및 상기 제6 도전층 상에 형성된 제7 도전층을 포함하고, 상기 제6 도전층은 전자 이동 및 스트레스 이동 중 적어도 하나에 대하여 상기 제7 도전층을 보호하도록 형성된 것을 특징으로 하는 반도체 장치.
12. 제1 절연층 상에 형성된 제1 도전층, 제1 두께를 갖고 상기 제1 도전층 상에 형성된 제2 절연층, 상기 제1 도전층을 노출시키도록 상기 제2 절연층 내에 형성된 비아 홀, 상기 비아 홀의 내에 형성된 제2 도전층, 제1의 에칭 속도를 갖고 제2 도전층의 상부면을 커버하도록 상기 제2 도전층 상에 형성된 제3 도전층, 및 상기 제1 에칭 속도보다 높은 제2 에칭 속도를 갖고 상기 제3 도전층 상에 형성된 제4 도전층을 포함하는 반도체 장치.
13. 제12항에 있어서, 상기 비아 홀은 상기 비아 홀의 직경에 대한 깊이의 비가 5보다 크게 형성되는 것을 특징으로 하는 반도체 장치.
14. 제12항에 있어서, 상기 제2 도전층은 상기 제1 도전층의 표면 및 상기 비아 홀의 측벽을 커버하도록 형성된 제5 도전층 및, 상기 비아 홀을 충전하도록 상기 제5 도전층 상에 형성된 제6 도전층을 포함하며, 상기 제5 도전층은 상기 제1 도전층과 상기 제6 도전층 간의 접촉 저항을 감소시키도록 형성되는 것을 특징으로 하는 반도체 장치.
15. 제12항에 있어서, 상기 제4 도전층은 상기 제3 도전층 상에 형성된 제7 도전층 및 상기 제7 도전층 상에 형성된 제8 도전층을 포함하며, 상기 제7 도전층은 전자 이동 및 스트레스 이동 중 적어도 하나에 대하여 상기 제8 도전층을 보호하도록 형성된 것을 특징으로 하는 반도체 장치.
16. 제12항에 있어서, 상기 제3 도전층의 상기 제1 에칭 속도는 상기 제2 도전층의 제3 에칭 속도보다 작은 것을 특징으로 하는 반도체 장치.
17. 반도체 기판을 커버하며 내부에 홀을 구비한 절연층, 상기 홀을 부분적으로 충전하는 도전성 플러그, 상기 홀을 완전하게 충전하도록 상기 도전성 플러그와 협동하는 제1 도전층, 및 상기 제1 도전층의 적어도 한 부분과 접촉하도록 형성된 제2 도전층을 포함하며, 상기 제1 도전층은 상기 제2 도전층의 에칭 속도보다 느린 에칭 속도를 갖는 것을 특징으로 하는 반도체 장치.
18. 제17항에 있어서, 상기 제1 도전층은 티타늄-텅스텐층 및 텅스텐층으로부터 선택된 금속층을 포함하고, 상기 제2 도전층은 알루미늄층 및 알루미늄 합금층으로부터 선택된 금속층을 포함하는 것을 특징으로 하는 반도체 장치.