JPH0766202A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0766202A
JPH0766202A JP21266393A JP21266393A JPH0766202A JP H0766202 A JPH0766202 A JP H0766202A JP 21266393 A JP21266393 A JP 21266393A JP 21266393 A JP21266393 A JP 21266393A JP H0766202 A JPH0766202 A JP H0766202A
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JP
Japan
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film
tungsten
aluminum film
aluminum
connection hole
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Pending
Application number
JP21266393A
Other languages
English (en)
Inventor
Hiroshi Nishimura
宏 西村
Michinari Yamanaka
通成 山中
Shohei Shinohara
昭平 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 接続孔における配線抵抗の増大や配線の信頼
性の低下を招くことなく高密度の配線構造を形成するこ
とができる、半導体装置の製造方法を提供する。 【構成】 シリコン基板1上に設けられた絶縁膜2に接
続孔3を設ける工程と、接続孔3に第1のアルミニウム
膜5を埋め込む工程と、絶縁膜2および第1のアルミニ
ウム膜5上にタングステンを主成分とする導電膜6を形
成する工程と、タングステンを主成分とする導電膜6上
に第2のアルミニウム膜7を形成する工程と、第2のア
ルミニウム膜7上にレジストパターン8形成する工程
と、塩素系ガスを用いたドライエッチングにより第2の
アルミニウム膜7を選択的に除去する工程と、弗素系ガ
スを用いたドライエッチングによりタングステンを主成
分とする導電膜6を選択的に除去する工程とを備えたも
のである。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、配線構造の半導体装置
の製造方法に係わり、特に接続孔を含む半導体装置の製
造方法に関する。
【0002】
【従来の技術】半導体集積回路の微細化につれて、高密
度・高信頼性の配線プロセスを開発することが要求され
ている。接続孔を含む従来の配線構造の半導体装置の製
造方法を図2(a)〜(d)に示す。
【0003】まず、図2(a)に示すように、シリコン
基板9上に接続孔11を有する層間絶縁膜10を形成し
た後、スパッタ法によりTi膜とTiN膜とからなる第
1のバリアメタル膜12を形成し、次にCVD法により
全面にタングステン膜13を堆積し、接続孔11にタン
グステン膜13を埋め込む。
【0004】次に、図2(b)に示すように、エッチバ
ック法によりタングステン膜13および第1のバリアメ
タル膜12を除去し、接続孔11にのみタングステン膜
13を残す。
【0005】さらに、図2(c)に示すように、Ti膜
とTiN膜とからなる第2のバリアメタル膜14および
第2のアルミニウム膜15を堆積した後、レジストパタ
ーン16を形成する。
【0006】次に、図2(d)に示すように、レジスト
パターン16をマスクとして、塩素系ガスを用いたドラ
イエッチング法によりアルミニウム膜15と第2のバリ
アメタル膜14を選択的に除去した後、レジストパター
ン16を除去し、配線パターンを形成する。
【0007】このようにタングステン膜を接続孔に埋め
込むことにより高信頼性の配線構造を形成することがで
きる。一方、配線密度を高くするためには接続孔と配線
パターンの重なりマージンをなくすことが望ましいが、
その場合、マスク合わせの誤差やプロセスの変動により
接続孔に対する配線パターンの位置がずれると、配線パ
ターンのエッチングの際に下地の接続孔内のタングステ
ン膜も除去されるということが懸念される。しかし、塩
素系ガスを用いた場合、アルミニウム膜とタングステン
膜とのエッチレートの選択比は10以上であるので、ア
ルミニウム膜のオーバーエッチによりタングステン膜は
ほとんど除去されない。したがって、この技術を用いれ
ば、高密度・高信頼性の配線構造を形成することが可能
となる。
【0008】しかしながら、埋め込み材料であるタング
ステン膜は、一般的に配線材料として使用されているア
ルミニウム膜よりも比抵抗が3倍程度高いので、配線抵
抗による信号の遅延が問題となってくる。上記のような
問題を解決する方法を図3(a)〜(c)を用いて説明
する。
【0009】まず、図3(a)に示すように、シリコン
基板17上に層間絶縁膜18を全面に堆積した後、接続
孔19を形成する。
【0010】次に、図3(b)に示すように、バリアメ
タル膜20を堆積した後、高温スパッタ法によりアルミ
ニウム膜21を全面に形成して、接続孔19に埋め込
み、レジストパターン22を形成する。
【0011】次に、図3(c)に示すように、塩素系ガ
スを用いたドライエッチングによりアルミニウム膜21
を除去し、配線パターンを形成する(例えば、アイ・イ
ー・イー・イー・ヴィー・エル・エス・アイ・マルチレ
ベル・インターコネクション・コンファレンス (1991)
第170頁から第176頁(IEEE VLSI Multilevel Interco
nnection Conference (1991) pp.170-176))。
【0012】このような方法を用いれば、タングステン
膜よりも比抵抗が低いアルミニウム膜を埋め込み材料と
して用いるので、配線抵抗による信号遅延を低減するこ
とができる。
【0013】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図4に示すように、マスク合わせの誤差
やプロセスの変動により接続孔19に対するアルミニウ
ム膜21からなる配線パターンの位置がずれた場合、ア
ルミニウム膜21をドライエッチングする際、接続孔内
に埋め込まれたアルミニウム膜も除去されてしまう。そ
のため、接続孔における配線抵抗が増大したり、配線の
信頼性が低下してしまうという問題があった。
【0014】本発明は上記の問題点に鑑み、接続孔にお
ける配線抵抗の増大や配線の信頼性の低下を招くことな
く高密度の配線構造を形成することができる、半導体装
置の製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明は上記問題点を解
決するため、接続孔に第1のアルミニウム膜を埋め込ん
だ後、タングステンを主成分とする導電膜を下地に有す
る、第2のアルミニウム膜を堆積する工程と、塩素系ガ
スを用いたドライエッチングにより第2のアルミニウム
膜を選択的に除去する工程と、弗素系のガスを用いたド
ライエッチングによりタングステンを主成分とする導電
膜を選択的に除去する工程とを備えた構成とする。
【0016】
【作用】本発明は上記した構成によって、タングステン
を主成分とする導電膜を選択的に除去する場合、タング
ステンを主成分とする導電膜と第1のアルミニウム膜と
のエッチングレート比が10以上であるので、弗素系ガ
スによりタングステンを主成分とする導電膜をドライエ
ッチングしても接続孔内の第1のアルミニウム膜はほと
んど除去されない。したがって、接続孔における配線抵
抗の増大や配線の信頼性の低下を防止することが可能と
なる。
【0017】
【実施例】本発明の実施例を図面を参照しながら説明す
る。図1は、本発明の実施例における半導体装置の製造
方法の工程断面図を示すものである。
【0018】まず、図1(a)に示すように、半導体素
子を形成したシリコン基板1上に層間絶縁膜2を形成し
た後、接続孔3を開口する。次に、バリアメタル膜4を
全面に形成した後、高温スパッタ法により第1のアルミ
ニウム膜5を全面に堆積し、接続孔3にも埋め込むよう
にする。なお、第1のアルミニウム膜5はCVD法によ
り形成してもよい。さらに化学的・機械的研磨技術によ
り第1のアルミニウム膜5およびバリアメタル膜4を除
去し、接続孔内にのみ残した後、タングステン膜6およ
び第2のアルミニウム膜7を全面に形成する。次に第2
のアルミニウム膜7上にレジストパターン8を形成す
る。この場合、バリアメタル膜4はTi膜とTiN膜と
からなる。また、配線を高密度にするために、配線パタ
ーン形成のためのレジストパターン8と接続孔3との重
なりマージンを0にしてあるので、図1(a)に示すよ
うに、マスク合わせの誤差やプロセスの変動により接続
孔3に対するレジストパターン8の位置がずれることが
ある。
【0019】次に、図1(b)に示すように、レジスト
パターン8をマスクとして、塩素系ガスを用いたドライ
エッチングにより第2のアルミニウム膜7を除去する。
塩素系ガスを用いた場合、アルミニウム膜とタングステ
ン膜とのエッチレートの比は10以上であるので、タン
グステン膜6はストッパーとして働き、ほとんどエッチ
ングされることなく残る。
【0020】次に、図1(c)に示すように、レジスト
パターン8をマスクとして、弗素系ガスを用いたドライ
エッチにより、タングステン膜6を除去する。弗素系ガ
スを用いた場合、タングステン膜とアルミニウム膜との
エッチレートの比は10以上、タングステン膜とバリア
メタル膜とのエッチレートの比は40以上であるので、
第1のアルミニウム膜5およびバリアメタル膜4はほと
んどエッチングされることなく接続孔内に残る。したが
って、接続孔における配線抵抗の増大や配線の信頼性の
低下を防止でき、かつ高密度な配線を形成することが可
能となる。
【0021】なお、タングステン膜のかわりにTiW等
のタングステンを主成分とする導電膜を用いても同様の
効果が得られる。また、第2のアルミニウム膜とタング
ステン膜との間に、TiN膜、Ti膜等のバリアメタル
膜を形成してもよい。また、本実施例においては、シリ
コン基板と金属膜との接続孔を用いて説明したが、金属
膜と金属膜との接続孔についても同様の効果がある。ま
た、アルミニウム膜は、Cu、Si、Sc等、他の元素
を含んだアルミニウム膜を用いても同様の効果が得られ
る。
【0022】
【発明の効果】以上のように本発明は、タングステンを
主成分とする導電膜と第1のアルミニウム膜とのエッチ
レート比が大きいので、弗素系ガスによりタングステン
を主成分とする導電膜をドライエッチングする際、接続
孔内の第1のアルミニウム膜はほとんど除去されない。
したがって、接続孔における配線抵抗の増大や信頼性の
低下を防止でき、かつ高密度な配線を形成することが可
能となる。
【図面の簡単な説明】
【図1】本発明の実施例における半導体装置の製造方法
の工程断面図
【図2】従来技術における半導体装置の製造方法の工程
断面図
【図3】従来技術における半導体装置の製造方法の工程
断面図
【図4】従来技術の問題点を示す半導体装置の断面図
【符号の説明】
1 シリコン基板 2 層間絶縁膜 3 接続孔 4 バリアメタル膜 5 第1のアルミニウム膜 6 タングステン膜 7 第2のアルミニウム膜 8 レジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 D

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に設けられた絶縁膜に接続孔
    を設ける工程と、前記接続孔に第1のアルミニウム膜を
    埋め込む工程と、前記絶縁膜および前記第1のアルミニ
    ウム膜上にタングステンを主成分とする導電膜を形成す
    る工程と、前記タングステンを主成分とする導電膜上に
    第2のアルミニウム膜を形成する工程と、前記第2のア
    ルミニウム膜上にレジストパターン形成する工程と、塩
    素系ガスを用いたドライエッチングにより前記第2のア
    ルミニウム膜を選択的に除去する工程と、弗素系ガスを
    用いたドライエッチングにより前記タングステンを主成
    分とする導電膜を選択的に除去する工程とを備えた半導
    体装置の製造方法。
JP21266393A 1993-08-27 1993-08-27 半導体装置の製造方法 Pending JPH0766202A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945770A (ja) * 1995-07-31 1997-02-14 Nec Corp 半導体装置及びその製造方法
WO2000003431A1 (en) * 1998-07-08 2000-01-20 Applied Materials, Inc. Method of forming metal interconnects
US6255226B1 (en) * 1998-12-01 2001-07-03 Philips Semiconductor, Inc. Optimized metal etch process to enable the use of aluminum plugs

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