CN102629550A - 具有节省空间的电容的集成电路及制作该集成电路的方法 - Google Patents
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Abstract
本发明提供一种有关具有节省空间的电容的集成电路及制作该集成电路的方法。在半导体衬底上上覆导电特征形成介电层。该介电层内形成通孔开口以暴露部份该导电特征。在该介电层内蚀入局部开口和位于该导电特征上。上覆该介电层及该局部开口内沉积抗蚀颗粒。使用该抗蚀颗粒作为蚀刻掩膜进一步蚀刻该介电层，以扩大该局部开口。上覆该扩大的局部开口和电接触该导电特征，以形成第一导电层覆盖该扩展部分开口。上覆该第一导电层形成电容绝缘层。上覆该绝缘层形成第二导电层。
Description
技术领域
本发明有关于一种集成电路及制作该集成电路的方法。更特别的是，本发明是有关于一种具有节省空间的电容的集成电路及制作该集成电路的方法。
背景技术
在前段工艺期间，多个半导体装置(如晶体管，电阻等)形成于半导体晶圆(wafer)上。在后段工艺(BEOL)期间，多个半导体装置彼此互连，以在该晶圆上形成多个集成电路，该等集成电路随后在晶圆切割期间被分为独立的晶粒(die)。通过多个BEOL层的形成实现半导体装置的互连，其中部分包括数个金属化层和数个层间介电层(ILD层)。
电容是用于许多电性和电子装置来实现各种功能。电容可制作为后段工艺(BEOL)的一部分。第一金属化层沉积于半导体晶圆上时开始BEOL。后端电容通常需要大量的芯片面积和经常为其内可形成晶体管的可用芯片面积竞争。
在半导体装置(如集成电路的电容等)的整合密度有不断的兴趣。高电容值对电容(包括DRAM储存电容)是理想的。“电容值”是指储存电荷的装置的容量。一种增加电容值的方法是增加电容电极的面积。电容值与电极的表面面积成正比。但是，这种做法致集成电路上电容占用的实际面积的增加或芯片(集成电路)的尺寸增加。这些选项都不理想，因为增加由电容占用的实际面积排除其它半导体装置和芯片尺寸的增加损害利益导向整合密度。
因此，欲提供每单位面积具有增加的电容值的电容的集成电路(即“节省空间的电容”)和其制作方法。也要增加电容的电容值而不占用更多的芯片空间或增加集成电路尺寸，以便增加在集成电路的已定面积上整合的半导体装置的数量。以下叙述将部份提出本发明的其它特征及附加优点，而对本领域技术人员在审视下列叙述后或可从本发明的实行学习而使得本发明部分变为明显。通过附加的权利要求中特别提出之处，能实现及获得本发明的该优点及特征。
发明内容
对本领域技术人员而言，透过以下详述可立即明白本发明的其它优点及特征。所述及图标的该实施例是提供实行本发明的最佳说明。本发明能在不背离本发明的情况下，于各种明显态样中作修改。因此，随附图式是作例示用，而非限制本发明。
本发明为有鉴于前述的问题点所开发者，是为提供用于制作具有节省空间的电容的集成电路的方法。依据一示范性的实施例，方法包括在半导体衬底上上覆导电特征形成介电层。在该介电层内形成通孔开口以暴露部份该导电特征。在介电层内蚀入局部开口和位于该导电特征上。上覆该介电层及该局部开口内沉积抗蚀颗粒。使用该抗蚀颗粒作为蚀刻掩膜进一步蚀刻该介电层以扩大局部开口。上覆该扩大的局部开口和电接触该导电特征形成第一导电层覆盖扩展该部分开口。上覆该第一导电层形成电容绝缘层。上覆该绝缘层形成第二导电层。
依据本发明另一示范性的实施例，提供用于制作具有节省空间的电容的集成电路的方法。该方法包括在半导体衬底上上覆导电特征形成介电层。在该介电层内形成通孔开口以暴露部份该导电特征。以有机平坦化层(OPL)材料填充该通孔开口。蚀刻该介电层以形成位于该导电特征上的局部开口。在该局部开口内的该介电层上沉积抗蚀颗粒。在该抗蚀颗粒周围进一步蚀刻该介电层以扩大该局部开口形成扩大的局部开口。移除该通孔开口内的该抗蚀颗粒和该OPL材料。在该通孔开口和该扩大的局部开口内，例如从金属衬垫，形成下电容电极。上覆该金属衬垫形成电容绝缘层。包括以金属填充材料填充该通孔开口和该扩大的局部开口的形成上电容电极。
依据本发明又一示范性的实施例，提供具有节省空间的电容的集成电路。该集成电路包括具有表面面积的下电容电极，该表面面积包含扩大的局部开口的内表面面积和半导体衬底上的图案化介电层中所形成的通孔开口。电容绝缘层上覆该下电容电极。上电容电极金属填充材料填充该扩大的局部开口和该通孔开口，并具有包含该扩大的局部开口的内表面面积和和通孔开口的表面面积。
以下叙述将部份提出本发明的其它特征及附加优点，而对本领域技术人员在审视下列叙述后或可从本发明的实行学习而使得本发明部分变为明显。通过附加的权利要求中特别提出之处，能实现及获得本发明的该优点及特征。
附图说明
图1为依据本发明的示意实施例的集成电路制作方法的流程图；
图2为部分示意初始集成电路的剖面示意图；
图3至14为在集成电路工艺的后段工艺阶段的形成节省空间的电容的各级初始集成电路的剖面示意图。
具体实施方式
以下参照图面说明本发明的实施形态。实施例是各种具有节省空间的电容的集成电路及制作该集成电路的方法。此处使用和前面提到的“节省空间的电容”是每单位面积具有增加的电容值的电容。抗蚀颗粒被用作图案化剂以引入孔隙到集成电路的介电层以增加电容电极之间的有效面积，从而增加电容值，而于集成电路上电容不占据更大面积或增加集成电路的尺寸。节省空间的电容释放集成电路上用于其它半导体装置的可用空间，从而提高集成电路制造的经济。
以下参照图1，开始用于制作具有节省空间的电容的集成电路的方法10，提供集成电路12(步骤20)。使用众所周知的标准的半导体工艺制成初始集成电路。图2说明示范初始集成电路，包括半导体衬底14，半导体衬底上的介电层16(介电层16是层间介电质(ILD))，形成于该介电层中的至少一导电特征18，介电层上覆导电特征而形成，和第一光阻层22上覆该介电层的上表面，用于下文所述的用途。众所周知电介质材料形成介电层。为了便于说明，介电层和第一光阻层显示为单层，但要了解，可有额外的电介质和/或光阻层和其它层(未显示)，例如，防反光涂层(ARC)，有机平坦化层(OPL)，或类似者。半导体衬底是由半导体材料(如单晶硅，多晶硅，硅锗或类似者)制成，并可包括绝缘层，扩散阻挡层，导电层之类，以及包括一个或更多半导体装置，如晶体管，电容，电阻等类似者(未显示)的电路和其它结构。为简单起见，半导体衬底将不显示在随后的图式。该导电特征由金属，如铜，钨，铝，银，金，或其它导电金属，等等形成。该导电特征可以连接到其它在下面的特征(未显示)，如其它金属线，通孔，接触栓，或MOS装置的硅化区域。
参照图3和4，使用已知的光刻工艺，对于介电层的互连结构(例如通孔)的第一开口24形成和图案化第一光阻层22。通孔开口26形成于介电层，其中形成节省空间电容48(图14)和暴露导电特征。通过使用蚀刻工艺，例如，反应离子蚀刻(RIE)蚀刻介电层形成通孔开口。蚀刻停止层可以用来方便通孔开口的蚀刻。再参照图4，移除第一光阻层和再清洁衬底。
参照图5到7，上覆介电层包括填充通孔开口26形成有机平坦化层(OPL)28。OPL层平坦化集成电路的上表面，有机平坦化层的上表面上形成第二光阻层32。使用已知的光刻工艺，在第二光阻和OPL层(图6)形成和图案化第二开口34，从而通孔开口的上部分中移除OPL材料。OPL层可由已知OPL材料形成。
具体参照图7，蚀刻局部开口(如沟)36到介电层和位于导电特征上(图1的步骤25)。介电层16局部蚀刻略低于介电层上表面停止形成局部开口36。局部开口形成在通孔开口的顶部和横向通孔开口。如以下所述的随后形成的第一导电层作为底电容电极之处形成局部开口。使用例如C4F6/Ar/O2蚀刻化学物各向异性蚀刻局部开口。
参照图8，上覆第二光阻层32和于局部开口的介电层沉积抗蚀颗粒38(图1的步骤30)继续方法10。该抗蚀颗粒作为非连续抗蚀掩膜(即孔隙掩膜)局部开口的介电层的暴露上表面上留下空间对应以下描述将被蚀刻的下面的电介质材料的位置。在所有其它区域，抗蚀颗粒物理阻挡蚀刻液。本文中所使用的术语“抗蚀颗粒”是指抗蚀多孔层或分布的颗粒。抗蚀多孔层可以是多孔聚合物层(如OPL类材料，众所周知的方法引致的孔隙开口)。分布颗粒可以是有机或无机颗粒，例如，白金(铂)，金(Au)，碳(C)，或其组合。有机和无机颗粒可自集结。有机和无机颗粒的尺寸的范围介于约2纳米到约150纳米，最好在约5至约70纳米。面积约20％至60％上实质相等分布沉积有机和无机颗粒。本文所用“分布”是指分散或散出。同样分布多孔层的孔隙。
参照图9和10，使用抗蚀颗粒和第二光阻层作为蚀刻掩膜以扩大局部开口深入介电层16，形成扩大的局部开口52进一步的蚀刻介电层(图1的步骤40)继续方法10。通过使用抗蚀颗粒作为蚀刻掩膜蚀刻介电层，建立增加表面面积的不规则表面。扩大的局部开口52，如下，至少包括第一和第二部分54和56，通孔开口26分隔。当然，取决于沉积的抗蚀颗粒的密度，可以建立类似部分54和56的其它部分形成蚀刻图案。该抗蚀颗粒可以小于正常光刻的分辨率限制，因此建立具有比传统光刻可得到的更高分辨率的蚀刻图案。利用湿蚀刻液执行在抗蚀颗粒周围的蚀刻以扩大局部开口，和增加其面积形成扩大的局部开口，从而下文所述的金属化增加有效面积。选择通孔开口中OPL层的材料以对蚀刻介电层选择的蚀刻液实质抗蚀。完成进一步的蚀刻步骤之后，出现集成电路如图9所示。抗蚀颗粒下的区域(即在其阴影)或是没有蚀刻，或蚀刻不强。在抗蚀颗粒周围蚀刻介电层引入孔隙到介电层的表面增加有效电容面积而不占用集成电路上更多空间。蚀刻图案可以是理想的，如图9所示，或混乱的。
在进一步蚀刻步骤完成后，移除抗蚀颗粒，残留的第二光阻层和包括在通孔开口内的OPL层以留下图案化的介电层42，其是具有增加表面面积的粗糙，如图10所示。如前所述，图案化的介电层具有增加的孔隙和粗糙，从而扩大的局部开口52和通孔开口相对于前蚀刻的介电层增加有效面积。
参照图11，上覆介电层包括在扩大局部开口52和通孔开口26内和接触导电特征18形成第一导电层44(图1的步骤50)继续方法10。第一导电层可以是扩散阻挡层。第一导电层同时作为局部开口(如沟)和通孔开口金属衬垫，构成下电容电极58(参见图14)。金属衬垫的厚度约5nm到20nm，由导电材料形成，例如，钛，钛氮化物，或类似者。下电容电极的表面面积包括扩大局部开口的不规则表面面积和通孔开口的内表面面积。
参照图12，上覆第一导电层44包括扩大局部开口和通孔开口之内形成电容绝缘层46(图1的步骤60)继续方法10。该电容绝缘层可由绝缘体形成。节省空间电容48(图14)包括下电容电极和上电容电极由电容绝缘层分离，如以下所述。
参照图13和14，上覆电容绝缘层46包括填充扩大局部开口和通孔开口形成第二导电层49(图1的步骤70)继续方法10。该第二导电层是由金属填充材料，例如，铜，钨，铝，银，金，等等形成的金属化层。为了便于说明，第二导电层49显示单层，但可以理解，可有额外的金属层，可以多个步骤形成。于扩大局部开口和通孔开口的金属填充材料形成电容的上板(即，上电容电极62)。移除多余的金属，例如，通过化学机械平坦化(CMP)工艺，以移除金属溢出形成节省空间电容48的上电容电极62(图14)。使用抗蚀颗粒已增加局部开口的表面面积，扩大局部开口内的金属化区域增加，从而增加下和上电容电极的表面面积和增加电容电容值。上电容电极的表面面积包括扩大局部开口和通孔开口的内表面面积。具有节省空间的电容的集成电路可整合到多层次金属化封装。此后，可用标准工艺以完成集成电路的制造和封装。
由上可知，依据示范实施例制作的具有节省空间电容的集成电路达到于集成电路上每单位面积的显著较高的电容。电容电极之间的有效面积增加，使更有效地利用芯片面积，特别适用于高密度DRAM数组。通过增加电容电极之间的介电层的表面面积，有效电容面积增加而不占用更多的芯片空间。更多的半导体装置可于集成电路的特定区域整合或可以实现单一半导体装置更高的电容值。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如后述的权利要求所列。
Claims (20)
1.一种用于制作具有节省空间的电容的集成电路的方法，包括：
在半导体衬底上上覆导电特征形成介电层；
在该介电层内形成通孔开口以暴露部份该导电特征；
在该介电层内蚀入局部开口和位于该导电特征上；
上覆该介电层及该局部开口内沉积抗蚀颗粒；
使用该抗蚀颗粒作为蚀刻掩膜进一步该蚀刻该介电层，以扩大局部开口；
上覆该扩大的局部开口和电接触该导电特征形成第一导电层；
上覆该第一导电层形成电容绝缘层；以及
上覆该绝缘层形成第二导电层。
2.根据权利要求1所述的方法，其中，在该介电层内形成通孔开口包括：
在第一光阻层中形成和图案化开口；以及
蚀刻该通孔开口。
3.根据权利要求1所述的方法，在该形成通孔开口后和蚀刻局部开口前进一步包括：
上覆该介电层形成有机平坦化层(OPL)包括填充该通孔开口；
在该有机平坦化层(OPL)上形成第二光阻层；以及
在该第二光阻层和OPL层中形成和图案化第二开口。
4.根据权利要求1所述的方法，其中，沉积抗蚀颗粒包括沉积选自由多孔聚合物，有机或无机颗粒及其组合所组成的群组中的抗蚀颗粒。
5.根据权利要求1所述的方法，其中，沉积抗蚀颗粒包括沉积抗蚀颗粒以分布该抗蚀颗粒上覆该介电层和该局部开口中。
6.根据权利要求1所述的方法，其中进一步蚀刻包括进一步蚀刻理想的或混乱的蚀刻图案于该介电层中。
7.根据权利要求1所述的方法，其中，形成第一导电层包括形成金属衬垫。
8.根据权利要求7所述的方法，其中形成第一导电层包括形成具有该扩大局部开口和通孔开口的不规则表面面积的下电容电极。
9.根据权利要求1所述的方法，其中上覆该绝缘层形成第二导电层包括形成金属层上覆该绝缘层，其包括以金属填充材料填充该扩大局部开口。
10.一种用于制作具有节省空间的电容的集成电路的方法包括：
在半导体衬底上上覆导电特征形成介电层；
在该介电层内形成通孔开口，以暴露部份该导电特征；
以有机平坦化层(OPL)材料填充该通孔开口；
蚀刻该介电层以形成位于该导电特征上的局部开口；
在该局部开口内的该介电层上沉积抗蚀颗粒；
在该抗蚀颗粒周围进一步蚀刻该介电层以扩大该局部开口形成扩大的局部开口；
移除该通孔开口内的该抗蚀颗粒和该OPL材料；
在该通孔开口和该扩大的局部开口内形成包括金属衬垫的下电容电极；
上覆该金属衬垫形成电容绝缘层；以及
形成上电容电极，包括以金属填充材料填充该通孔开口和该扩大的局部开口。
11.根据权利要求10所述的方法，其中，在该介电层内形成通孔开口包括：
在第一光阻层中形成和图案化开口；以及
蚀刻该通孔开口。
12.根据权利要求10所述的方法，在填充该通孔开口后和蚀刻该介电层前进一步包括：
在该有机平坦化层(OPL)材料上形成第二光阻层；以及
在该第二光阻层和OPL层中形成和图案化第二开口，该局部开口扩大该第二开口。
13.根据权利要求10所述的方法，其中，蚀刻该介电层以形成局部开口包括蚀刻以形成局部开口横向该通孔开口。
14.根据权利要求10所述的方法，其中，沉积抗蚀颗粒包括从选自多孔聚合物，有机或无机颗粒及其组合的群组中沉积抗蚀颗粒。
15.根据权利要求14所述的方法，其中，沉积抗蚀颗粒包括选自铂金，黄金，碳及其组合组成的群组中沉积抗蚀无机颗粒。
16.根据权利要求14所述的方法，其中，沉积抗蚀颗粒包括沉积具有约20％至60％的区域覆盖的抗蚀颗粒。
17.根据权利要求10所述的方法，其中进一步蚀刻包括进一步蚀刻理想的或混乱的蚀刻图案于该介电层中。
18.根据权利要求10所述的方法，其中形成下电容电极包括形成具有该扩大局部开口和通孔开口的不规则表面面积的该下电容电极。
19.根据权利要求10所述的方法，其中形成上电容电极包括形成金属层上覆该电容绝缘层，其包括以该金属层的该金属填充材料填充该通孔开口和该扩大局部开口。
20.一种具有节省空间的电容的集成电路包括：
具有表面面积的下电容电极，该表面面积包含扩大的局部开口的内表面面积和半导体衬底上的图案化介电层中所形成的通孔开口；
上覆该下电容电极的电容绝缘层；以及
包括金属填充材料的上电容电极，该金属填充材料填充该扩大的局部开口和该通孔开口并具有包含该扩大的局部开口的该内表面和该通孔开口的表面面积。
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| C14 | Grant of patent or utility model | ||
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