CN103311221A - 整合被动元件的半导体装置 - Google Patents
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Abstract
本发明提供一种整合被动元件的半导体装置，应用于模拟电路中，是利用穿孔技术，制作出电容、电阻及电感的被动元件。至少一被动元件设于基板中，被动元件包含依序层叠的第一导电层、第一介电层及第二导电层，且第一导电层与第二导电层之间是通过第一介电层以产生一等效元件，至少一半导体集成电路设于基板上，是通过第一导电层及第二导电层电性连接，据以形成双向信号导通路径。被动元件可设于基板的背面，以解决被动元件占据了有限的基板面积的问题。
Description
技术领域
本发明是有关一种半导体装置，特别是指一种以穿孔方式整合被动元件的半导体装置。
背景技术
在现今深次微米技术的迅速演进之下，常常需要在一颗芯片(chip)的中整合大量而且不同的电路，举例来说，深次微米互补金属氧化半导体(CMOS)电路中，主动CMOS元件与被动元件连线之间的交互作用，是高效能超大型集成电路系统设计上最重要的议题之一。
为了解决于CMOS电路中外接被动元件所造成的体积增加问题，目前已有通过内埋被动元件于CMOS元件的整合技术，来缩短电路布局、减少信号传输距离来提升整体半导体元件的工作性能，如图1A、1B及1C所示，分别为先前技术的半导体元件示意图、被动元件的电路图及被动元件的俯视图。是于一硅基板10上制作一CMOS元件12及一深沟渠（deep trench）14，其作为高容值的设计，于深沟渠14内壁形成一环形的绝缘层16，并于绝缘层16中形成一金属层18，金属层18与绝缘层16之间产生一等效电容（C），且等效电容的一端连接至金属层18，其可利用导线与CMOS元件12电性连接，等效电容的另一端连接硅基板10至地。此半导体元件制作出被动元件的主要目的是增加容值，例如作为滤波噪声，或是解决地跳动（ground bounce）问题。虽然能够整合被动元件（等效电容）与CMOS元件12，由于仅能提供单方向的电压信号通过，故此半导体元件局限应用于数位电路中。再者，若要制作大量或是较大电阻、电容或电感等被动元件，于电路上必须占用较大面积，对于整合CMOS元件12的设计上相对增加困难度以及整体体积无法微小化等缺点，且容易产生信号干扰问题。
有鉴于此，本发明遂针对上述先前技术的缺失，提出一种整合被动元件的半导体装置，以有效克服上述的该等问题。
发明内容
本发明的主要目的在提供一种整合被动元件的半导体装置，其利用穿孔制程方式制作大容值、大感值或大阻值的被动元件，并整合于半导体集成电路中，被动元件可作为半导体集成电路中双向信号导通，能够实际应用于模拟电路中，使其整体体积微缩化，以符合产品轻薄短小的需求。
本发明的另一目的在提供一种整合被动元件的半导体装置，其利用穿孔方式将被动元件制作于基板的正面或背面中，能够大量制作被动元件且可减少所占用的电路布局面积及减少信号互相干扰，进而又可减少MEMS后制程与半导体集成电路之间的耦合效应。
为达上述的目的，本发明提供一种整合被动元件的半导体装置，应用于模拟电路中，半导体装置包括一基板、至少一被动元件及一半导体集成电路。被动元件设于基板中，被动元件包含一第一导电层、一第一介电层及一第二导电层，其中第一导电层设于基板中，第一介电层设于第一导电层上，第二导电层设于第一介电层上，形成层叠结构设计，第一导电层与第二导电层之间是通过第一介电层以形成一等效元件。半导体集成电路设于基板上，是通过第一导电层及第二导电层电性连接，据以形成双向信号导通路径。
其中，所述被动元件为板状被动元件或柱状被动元件。
其中，所述柱状被动元件包含由内向外环设的所述第一导电层、所述第一介电层及所述第二导电层，所述第一导电层及所述第二导电层为环形导电层，所述第一介电层是形成对应所述环形导电层的形状。
其中，所述基板的正面设有至少一第一环形孔洞，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第一环形孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性连接至所述半导体集成电路。
其中，所述第一环形孔洞，其内环设一第二介电层，位于所述基板与所述第一导电层之间，据以产生一第一寄生电容，所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
其中，所述基板的背面设有至少一第二环形孔洞以及至少一第一穿孔，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第二环形孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性穿过所述第一穿孔以电性连接至所述半导体集成电路。
其中，所述第二环形孔洞，其内环设一第二介电层，位于所述基板与所述第一导电层之间，据以产生一第一寄生电容，所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
其中，所述柱状被动元件包含由内向外环设的所述第一导电层、所述第一介电层及所述第二导电层，所述第一导电层为实心圆导电层，所述第二导电层为环形导电层，所述第一介电层是形成对应所述环形导电层的形状。
其中，所述基板的正面设有至少一第一孔洞，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第一孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性连接至所述半导体集成电路。
其中，所述柱状被动元件设于所述第一孔洞内，则所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
其中，所述基板的背面设有至少一第二孔洞以及至少一第二穿孔，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第二孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性穿过所述第二穿孔以电性连接至所述半导体集成电路。
其中，所述柱状被动元件设于所述第二孔洞内，则所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
其中，所述板状被动元件包含依序由下至上层叠的所述第一导电层、所述第一介电层及所述第二导电层。
其中，所述基板的背面具有至少一沟渠、至少一第三穿孔及至少一第四穿孔，所述半导体集成电路是设于所述基板的正面，所述第一导电层、所述第一介电层及所述第二导电层是依序由下至上设于所述沟渠内，且所述第一导电层与所述第二导电层分别利用一第一导线及一第二导线分别穿过所述第三穿孔及所述第四穿孔以电性连接至所述半导体集成电路。
其中，所述沟渠内设有一第二介电层，其位于所述基板与所述第一导电层之间，据以产生一第一寄生电容，所述基板与所述第二导电层之间设有一第三介电层，据以产生一第二寄生电容。
其中，所述被动元件为电阻、电容或电感。
其中，所述第一介电层的材料为五氧化二钽（Ta2O5）、二氧化钛（TiO2）、二氧化铪（HfO2）、二氧化锆（ZrO2）、三氧化二铝（Al2O3）、三氧化二镧（La2O3）或三氧化二镨（Pr2O3）。
其中，所述半导体集成电路为互补式金氧半晶体管。
本发明利用穿孔方式（TSV）制作两层的导电层，使得通过两导电层之间所产生的等效元件具有双向信号导通路径的特性，不仅可缩短电路布局、增加密集度，且可降低信号互相干扰的问题，进而提升整体电路系统效能以及整体体积微缩化，以符合产品轻薄短小的需求。再者，无须特殊的制程要求，不仅能有效将电阻、电容或电感等被动元件与CMOS的半导体集成电路整合，又能解决被动元件占据了有限的基板面积空间的问题，以及减少MEMS后制程与CMOS电路之间的耦合效应。
底下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A为先前技术的半导体元件示意图。
图1B为图1A中的被动元件示意图。
图1C为图1A中的被动元件的俯视图。
图2A为本发明的第一实施例的结构示意图。
图2B为图2A中的被动元件示意图。
图2C为图2A中的被动元件的俯视图。
图3A为本发明的第二实施例的结构示意图。
图3B为图3A中的被动元件的电路图。
图4A为本发明的第三实施例的结构示意图。
图4B为图4A中的被动元件的电路图。
图4C为图4A中的被动元件的俯视图。
图5A为本发明的第四实施例的结构示意图。
图5B为图5A中的被动元件的电路图。
图6A为本发明的第五实施例的结构示意图。
图6B为图6A中的被动元件的电路图。
图7为本发明应用于数位电路中的示意图。
附图标记说明：10硅基板；12CMOS元件；14深沟渠；16绝缘层；18金属层；20基板；22被动元件；222第一导电层；224第一介电层；226第二导电层；24半导体集成电路；26等效元件；28第一环形孔洞；30第二介电层；32第一寄生电容；34第三介电层；36第二寄生电容；38第一导线；40第二导线；42第二环形孔洞；44第一穿孔；46第一孔洞；48第二孔洞；50第二穿孔；52沟渠；54第三穿孔；56第四穿孔；58导线。
具体实施方式
本发明主要是设计一种可应用于模拟电路中的半导体装置，一般在模拟电路设计中，尤其是生医相关信号，有时需要高容值的电容、高阻值的电阻及高感值的电感等被动元件设计，然而此些被动元件必须占用大量的电路面积，使制造成本大幅上升、整体体积庞大。因此，本发明是利用硅穿孔（TSV）技术来实现制作出具有双方向电压信号导通路径的被动元件，并整合于半导体集成电路中，以制作出微型化的半导体装置。
请同时参阅图2A、2B及2C，分别为本发明的第一实施例的结构示意图、被动元件的电路图及被动元件的俯视图，半导体装置包括一基板20、至少一被动元件22及一半导体集成电路24。被动元件22设于基板20中，被动元件22包含一第一导电层222、一第一介电层224及一第二导电层226，其中第一导电层222设于基板20中，第一介电层224设于第一导电层222上，第二导电层226设于第一介电层224上，形成层叠结构设计。其中，第一导电层222与第二导电层226之间是通过第一介电层224以产生一等效元件26，此等效元件26取决于介电层不同的介电材料及电阻的基板材料来产生电容、电阻或电感的等效元件，本发明所使用的基板20最佳为硅基板。
在此，以被动元件22与半导体集成电路24制作于基板20的正面为例说明，利用穿孔方式（through silicon via,TSV）于基板20的正面设计有至少一第一环形孔洞28，半导体集成电路24是设于基板20的正面。其中，被动元件22为柱状被动元件时，柱状被动元件包含由内向外环设的第一导电层222、第一介电层224及第二导电层226，第一导电层222及第二导电层226为环形导电层，第一介电层224是形成对应环形导电层的形状。
其中，柱状被动元件设于第一环形孔洞28内之前，先于第一环形孔洞28内环设一第二介电层30，柱状被动元件设于第一环形孔洞28内之后，第二介电层30位于基板20与第一导电层222之间，据以产生一第一寄生电容32。再于基板20与第二导电层226之间环设一第三介电层34，据以产生一第二寄生电容36。详言之，等效元件26的两端分别连接于第一导电层222与第二导电层226；第一寄生电容32的两端分别连接第一导电层222及通过基板20接至地端；第二寄生电容36的两端分别连接第二导电层226及通过基板20接至地端，使得等效元件26通过第一导电层222与第二导电层226而形成两个电压信号端点。最后，第一导电层222及第二导电层226分别利用一第一导线38及一第二导线40电性连接至半导体集成电路24，据以形成双向信号导通路径。
除了上述柱状被动元件22及半导体集成电路24同时制作于基板的正面以外，为了能解决被动元件占用半导体集成电路24的制作面积，故如图3A及3B所示，分别为本发明的第二实施例的结构示意图及被动元件的电路图。基板20的背面以穿孔方式设计有至少一第二环形孔洞42以及至少一第一穿孔（via）44，半导体集成电路24是设于基板20的正面，柱状被动元件设于第二环形孔洞42内。
其中，第二环形孔洞42内环设一第二介电层30，位于基板20与第一导电层222之间，据以产生一第一寄生电容32；基板20与第二导电层226之间环设一第三介电层34，据以产生一第二寄生电容36。等效元件26、第一寄生电容32及第二寄生电容36的连接关系与第一实施例相同，在此不再赘述。值得注意的是，由于柱状被动元件设置于基板20的背面中，因此以穿孔方式制作出第一穿孔44，其垂直贯穿基板20的正面及背面，第一导电层222及第二导电层226分别利用第一导线38及第二导线40穿过第一穿孔44以电性连接至半导体集成电路24。如此一来，即能有效解决被动元件占用制作面积的问题。
请同时参阅图4A、4B及4C，分别为本发明的第三实施例的结构示意图、被动元件的电路图及被动元件的俯视图。基板20的正面利用穿孔方式设计有至少一第一孔洞46，半导体集成电路24是设于基板20的正面，其中柱状被动元件设于第一孔洞46内，柱状被动元件包含由内向外环设的第一导电层222、第一介电层224及第二导电层226，第一导电层222为实心圆导电层，第二导电层224为环形导电层，第一介电层224是形成对应环形导电层的形状。基板20与第二导电层226之间环设一第三介电层34，据以产生一第二寄生电容36；其中，第一导电层222与第二导电层226之间是通过第一介电层224以产生一等效元件26，且等效元件26的两端分别连接第一导电层222及通过基板20接至地端，以形成两个电压信号端点；第二寄生电容36的两端分别连接第二导电层226及通过基板20接至地端。第一导电层222及第二导电层226分别利用第一导线38及一第二导线40电性连接至半导体集成电路24。
接续，请同时参阅图5A及5B，分别为本发明的第四实施例的结构示意图及被动元件的电路图。其与第三实施例差异在于：柱状被动元件及半导体集成电路24分别设于基板20的背面及正面，基板20的背面以穿孔方式设计有至少一第二孔洞48以及至少一第二穿孔（via）50，半导体集成电路24是设于基板20的正面，柱状被动元件设于第二孔洞48内，值得注意的是，由于柱状被动元件设置于基板20的背面中，因此以穿孔方式制作出第二穿孔50，其垂直贯穿基板20的正面及背面，第一导电层222及第二导电层226分别利用第一导线38及第二导线40穿过第二穿孔50以电性连接至半导体集成电路24。其中，第一导电层222与第二导电层226之间是通过第一介电层224以产生一等效元件26，且等效元件26的两端分别连接第一导电层222及通过基板20接至地端，以形成两个电压信号端点；第二寄生电容36的两端分别连接第二导电层226及通过基板20接至地端。
请同时参阅图6A、6B及6C所示，分别为本发明的第五实施例的结构示意图、被动元件的电路图及被动元件的俯视图。在此是将被动元件与半导体集成电路分别设置于基板20的背面及正面；其中，被动元件设计为板状被动元件时，其包含依序由下至上层叠的第一导电层222、第一介电层224及第二导电层226。基板20的背面具有至少一沟渠52、至少一第三穿孔54及至少一第四穿孔56。本发明利用MEMS后制程方式制作出板状被动元件，并依序由下至上将第一导电层222、第一介电层224及第二导电层226设于沟渠52内；其中，沟渠52内设有一第二介电层30，其位于基板20与第一导电层222之间，据以产生一第一寄生电容32；基板20与第二导电层226之间设有一第三介电层34，据以产生一第二寄生电容36。其中，第一介电层224为High K的介电材料，使得第一导电层222与第二导电层226之间能通过第一介电层224以产生高容值的电容、高阻值的电阻或高感值的电感的等效元件26。第一导电层222与第二导电层226分别利用第一导线38及第二导线40分别穿过第三穿孔54及第四穿孔56以电性连接至半导体集成电路24。当然，利用MEMS后制程方式制作出的板状被动元件，除了为I字型之外，亦可制作为曲折的M字型、O字型或口字型等。
上述此等实施例中，半导体集成电路24为互补式金氧半晶体管（CMOS），被动元件为电阻、电容或电感。
第一介电层224的材料为五氧化二钽（Ta2O5）、二氧化钛（TiO2）、二氧化铪（HfO2）、二氧化锆（ZrO2）、三氧化二铝（Al2O3）、三氧化二镧（La2O3）或三氧化二镨（Pr2O3）等绝缘材料，举例来说，被动元件是要制作出高阻值的电阻，则在第一导电层222及第二导电层226之间的介电材料可选择高阻值、低介电性，即可产生高阻抗电阻元件，同理，制作电容或电感皆可依据电路需求与特性而选择能够产生高容值或高感值的被动元件。当然，第一寄生电容32及第二寄生电容36的容值也取决于所选择的介电材料。
请参阅图7，为本发明应用于模拟电路中示意图。于基板上可制作多个被动元件22及半导体集成电路24，举例来说，半导体集成电路24设于基板的正面，而此些被动元件22可同时设于基板的正面或背面，或是被动元件22同时设于基板的正面及背面，只要利用至少二导线58分别连接被动元件22的两端（也就是被动元件22中的第一导电及第二导层电层），即可利用导线58将此些被动元件22串联连接或并联连接，以及将被动元件22电性连接至对应的半导体集成电路24，由于被动元件22的结构设计具有双向信号导通路径的特性，因此能够实现应用于模拟电路中，使得本发明的半导体装置能够突破先前技术在整合被动元件制程上的困难度及局限应用于数位电路的窘境。当然不局限应用于放大器的模拟电路设计，亦可应用于电源供应器或是开关等模拟电路。
综上所述，本发明利用穿孔方式（TSV）制作两层的导电层，使得通过两导电层之间所产生的等效元件具有双向信号导通路径的特性，不仅可缩短电路布局、增加密集度，且可降低信号互相干扰的问题，进而提升整体电路系统效能以及整体体积微缩化，以符合产品轻薄短小的需求。再者，无须特殊的制程要求，不仅能有效将电阻、电容或电感等被动元件与CMOS的半导体集成电路整合，又能解决被动元件占据了有限的基板面积空间的问题，以及减少MEMS后制程与CMOS电路之间的耦合效应。
以上所述者，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围。故即凡依本发明申请范围所述的特征及精神所为的均等变化或修饰，均应包括于本发明的申请专利范围内。
Claims (18)
1.一种整合被动元件的半导体装置，其特征在于，应用于模拟电路中，所述半导体装置包括：
一基板；
至少一被动元件，设于所述基板中，所述被动元件包含：
一第一导电层，设于所述基板中；
一第一介电层，设于所述第一导电层上；及
一第二导电层，设于所述第一介电层上，所述第一导电层与所述第二导电层之间是通过所述第一介电层以产生一等效元件；及
至少一半导体集成电路，设于所述基板上，所述半导体集成电路是通过所述第一导电层及所述第二导电层电性连接，据以形成双向信号导通路径。
2.根据权利要求1所述的整合被动元件的半导体装置，其特征在于，所述被动元件为板状被动元件或柱状被动元件。
3.根据权利要求2所述的整合被动元件的半导体装置，其特征在于，所述柱状被动元件包含由内向外环设的所述第一导电层、所述第一介电层及所述第二导电层，所述第一导电层及所述第二导电层为环形导电层，所述第一介电层是形成对应所述环形导电层的形状。
4.根据权利要求3所述的整合被动元件的半导体装置，其特征在于，所述基板的正面设有至少一第一环形孔洞，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第一环形孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性连接至所述半导体集成电路。
5.根据权利要求4所述的整合被动元件的半导体装置，其特征在于，所述第一环形孔洞，其内环设一第二介电层，位于所述基板与所述第一导电层之间，据以产生一第一寄生电容，所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
6.根据权利要求3所述的整合被动元件的半导体装置，其特征在于，所述基板的背面设有至少一第二环形孔洞以及至少一第一穿孔，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第二环形孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性穿过所述第一穿孔以电性连接至所述半导体集成电路。
7.根据权利要求6所述的整合被动元件的半导体装置，其特征在于，所述第二环形孔洞，其内环设一第二介电层，位于所述基板与所述第一导电层之间，据以产生一第一寄生电容，所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
8.根据权利要求2所述的整合被动元件的半导体装置，其特征在于，所述柱状被动元件包含由内向外环设的所述第一导电层、所述第一介电层及所述第二导电层，所述第一导电层为实心圆导电层，所述第二导电层为环形导电层，所述第一介电层是形成对应所述环形导电层的形状。
9.根据权利要求8所述的整合被动元件的半导体装置，其特征在于，所述基板的正面设有至少一第一孔洞，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第一孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性连接至所述半导体集成电路。
10.根据权利要求9所述的整合被动元件的半导体装置，其特征在于，所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
11.根据权利要求8所述的整合被动元件的半导体装置，其特征在于，所述基板的背面设有至少一第二孔洞以及至少一第二穿孔，所述半导体集成电路是设于所述基板的正面，所述柱状被动元件设于所述第二孔洞内，所述第一导电层及所述第二导电层分别利用一第一导线及一第二导线电性穿过所述第二穿孔以电性连接至所述半导体集成电路。
12.根据权利要求11所述的整合被动元件的半导体装置，其特征在于，所述基板与所述第二导电层之间环设一第三介电层，据以产生一第二寄生电容。
13.根据权利要求2所述的整合被动元件的半导体装置，其特征在于，所述板状被动元件包含依序由下至上层叠的所述第一导电层、所述第一介电层及所述第二导电层。
14.根据权利要求13所述的整合被动元件的半导体装置，其特征在于，所述基板的背面具有至少一沟渠、至少一第三穿孔及至少一第四穿孔，所述半导体集成电路是设于所述基板的正面，所述第一导电层、所述第一介电层及所述第二导电层是依序由下至上设于所述沟渠内，且所述第一导电层与所述第二导电层分别利用一第一导线及一第二导线分别穿过所述第三穿孔及所述第四穿孔以电性连接至所述半导体集成电路。
15.根据权利要求14所述的整合被动元件的半导体装置，其特征在于，所述沟渠内设有一第二介电层，其位于所述基板与所述第一导电层之间，据以产生一第一寄生电容，所述基板与所述第二导电层之间设有一第三介电层，据以产生一第二寄生电容。
16.根据权利要求1所述的整合被动元件的半导体装置，其特征在于，所述被动元件为电阻、电容或电感。
17.根据权利要求1所述的整合被动元件的半导体装置，其特征在于，所述第一介电层的材料为五氧化二钽、二氧化钛、二氧化铪、二氧化锆、三氧化二铝、三氧化二镧或三氧化二镨。
18.根据权利要求1所述的整合被动元件的半导体装置，其特征在于，所述半导体集成电路为互补式金氧半晶体管。
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