TWI488286B - 整合被動元件之半導體裝置 - Google Patents
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Description
本發明係有關一種半導體裝置，特別是指一種以穿孔方式整合被動元件之半導體裝置。
按，在現今深次微米技術的迅速演進之下，常常需要在一顆晶片(chip)之中整合大量而且不同的電路，舉例來說，深次微米互補金屬氧化半導體(CMOS)電路中，主動CMOS元件與被動元件連線之間的交互作用，是高效能超大型積體電路系統設計上最重要的議題之一。
為了解決於CMOS電路中外接被動元件所造成的體積增加問題，目前已有透過內埋被動元件於CMOS元件的整合技術，來縮短電路佈局、減少訊號傳輸距離來提升整體半導體元件的工作性能，如第1A、1B及1C所示，分別為先前技術之半導體元件示意圖、被動元件之電路圖及被動元件之俯視圖。係於一矽基板10上製作一CMOS元件12及一深溝渠(deep trench)14，其作為高容值的設計，於深溝渠14內壁形成一環形的絕緣層16，並於絕緣層16中形成一金屬層18，金屬層18與絕緣層16之間產生一等效電容(C)，且等效電容之一端連接至金屬層14，其可利用導線與CMOS元件12電性連接，等效電容之另一端連接矽基板10至地。此半導體元件製作出被動元件的主要目的是增加容值，例如作為濾波雜訊，或是解決地跳動(ground bounce)問題。雖然能夠整合被動元件(等效電容)與CMOS元件12，由於僅能提供單方向的電壓訊號通過，故此半導體元件侷限應用於數位電路中。再者，若要製作大量或是較大電阻、電容或電感等被動元件，
於電路上必須佔用較大面積，對於整合CMOS元件12之設計上相對增加困難度以及整體體積無法微小化等缺點，且容易產生訊號干擾問題。
有鑑於此，本發明遂針對上述先前技術之缺失，提出一種整合被動元件之半導體裝置，以有效克服上述之該等問題。
本發明之主要目的在提供一種整合被動元件之半導體裝置，其利用穿孔製程方式製作大容值、大感值或大阻值的被動元件，並整合於半導體積體電路中，被動元件可作為半導體積體電路中雙向訊號導通，能夠實際應用於類比電路中，使其整體體積微縮化，以符合產品輕薄短小之需求。
本發明之另一目的在提供一種整合被動元件之半導體裝置，其利用穿孔方式將被動元件製作於基板的正面或背面中，能夠大量製作被動元件且可減少所佔用之電路佈局面積及減少訊號互相干擾，進而又可減少MEMS後製程與半導體積體電路之間的耦合效應。
為達上述之目的，本發明提供一種整合被動元件之半導體裝置，應用於類比電路中，半導體裝置包括一基板、至少一被動元件及一半導體積體電路。被動元件設於基板中，被動元件包含一第一導電層、一第一介電層及一第二導電層，其中第一導電層設於基板中，第一介電層設於第一導電層上，第二導電層設於第一介電層上，形成層疊結構設計，第一導電層與第二導電層之間係透過第一介電層以形成一等效元件。半導體積體電路設於基板上，係透過第一導電層及第二導電層電性連接，據以形成雙向訊號導通路徑。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內
容、特點及其所達成之功效。
本發明主要係設計一種可應用於類比電路中的半導體裝置，一般在類比電路設計中，尤其是生醫相關訊號，有時需要高容值的電容、高阻值的電阻及高感值的電感等被動元件設計，然而此些被動元件必須佔用大量的電路面積，使製造成本大幅上升、整體體積龐大。因此，本發明係利用矽穿孔(TSV)技術來實現製作出具有雙方向電壓訊號導通路徑的被動元件，並整合於半導體積體電路中，以製作出微型化的半導體裝置。
請同時參閱第2A、2B及2C圖，分別為本發明之第一實施例之結構示意圖、被動元件之電路圖及被動元件之俯視圖，半導體裝置包括一基板20、至少一被動元件22及一半導體積體電路24。被動元件22設於基板20中，被動元件22包含一第一導電層222、一第一介電層224及一第二導電層226，其中第一導電層222設於基板20中，第一介電層224設於第一導電層222上，第二導電層226設於第一介電層224上，形成層疊結構設計。其中，第一導電層222與第二導電層226之間係透過第一介電層224以產生一等效元件26，此等效元件26取決於介電層不同的介電材料及電阻的基板材料來產生電容、電阻或電感的等效元件，本發明所使用之基板20最佳為矽基板。
在此，以被動元件22與半導體積體電路24製作於基板20的正面為例說明，利用穿孔方式(through silicon via,TSV)於基板20之正面設計有至少一第一環形孔洞28，半導體積體電路24係設於基板20之正面。其中，被動元件22係為柱狀被動元件時，柱狀被動元件包含由內向外環設之第一
導電層222、第一介電層224及第二導電層226，第一導電層222及第二導電層226係為環形導電層，第一介電層224係形成對應環形導電層之形狀。
其中，柱狀被動元件設於第一環形孔洞28內之前，先於第一環形孔洞28內環設一第二介電層30，柱狀被動元件設於第一環形孔洞28內之後，第二介電層30位於基板20與第一導電層222之間，據以產生一第一寄生電容32。再於基板20與第二導電層226之間環設一第三介電層34，據以產生一第二寄生電容36。詳言之，等效元件26之兩端分別連接於第一導電層222與第二導電層226；第一寄生電容32之兩端分別連接第一導電層222及透過基板20接至地端；第二寄生電容36之兩端分別連接第二導電層226及透過基板20接至地端，使得等效元件26透過第一導電層222與第二導電層226而形成兩個電壓訊號端點。最後，第一導電層222及第二導電層226分別利用一第一導線38及一第二導線40電性連接至半導體積體電路24，據以形成雙向訊號導通路徑。
除了上述柱狀被動元件22及半導體積體電路24同時製作於基板的正面以外，為了能解決被動元件佔用半導體積體電路24的製作面積，故如第3A及3B所示，分別為本發明之第二實施例之結構示意圖及被動元件之電路圖。基板20之背面以穿孔方式設計有至少一第二環形孔洞42以及至少一第一穿孔(via)44，半導體積體電路24係設於基板20之正面，柱狀被動元件設於第二環形孔洞42內。
其中，第二環形孔洞42內環設一第二介電層30，位於基板20與第一導電層222之間，據以產生一第一寄生電容32；基板20與第二導電層226之間環設一第三介電層34，據以產生一第二寄生電容36。等效元件26、第
一寄生電容32及第二寄生電容36之連接關係與第一實施例相同，在此不再贅述。值得注意的是，由於柱狀被動元件設置於基板20的背面中，因此以穿孔方式製作出第一穿孔44，其垂直貫穿基板20的正面及背面，第一導電層222及第二導電層226分別利用第一導線38及第二導線40穿過第一穿孔44以電性連接至半導體積體電路24。如此一來，即能有效解決被動元件佔用製作面積的問題。
請同時參閱第4A、4B及4C圖，分別為本發明之第三實施例之結構示意圖、被動元件之電路圖及被動元件之俯視圖。基板20之正面利用穿孔方式設計有至少一第一孔洞46，半導體積體電路24係設於基板20之正面，其中柱狀被動元件設於第一孔洞46內，柱狀被動元件包含由內向外環設之第一導電層222、第一介電層224及第二導電層226，第一導電層222係為實心圓導電層，第二導電層224係為環形導電層，第一介電層224係形成對應環形導電層之形狀。基板20與第二導電層226之間環設一第三介電層34，據以產生一第二寄生電容36；其中，第一導電層222與第二導電層226之間係透過第一介電層224以產生一等效元件26，且等效元件26之兩端分別連接第一導電層222及透過基板20接至地端，以形成兩個電壓訊號端點；第二寄生電容36之兩端分別連接第二導電層226及透過基板20接至地端。第一導電層222及第二導電層226分別利用第一導線38及一第二導線40電性連接至半導體積體電路24。
接續，請同時參閱第5A及5B圖，分別為本發明之第四實施例之結構示意圖及被動元件之電路圖。其與第三實施例差異在於：柱狀被動元件及半導體積體電路24分別設於基板20的背面及正面，基板20之背面以穿孔
方式設計有至少一第二孔洞48以及至少一第二穿孔(via)50，半導體積體電路24係設於基板20之正面，柱狀被動元件設於第二孔洞48內，值得注意的是，由於柱狀被動元件設置於基板20的背面中，因此以穿孔方式製作出第二穿孔50，其垂直貫穿基板20的正面及背面，第一導電層222及第二導電層226分別利用第一導線38及第二導線40穿過第二穿孔50以電性連接至半導體積體電路24。其中，第一導電層222與第二導電層226之間係透過第一介電層224以產生一等效元件26，且等效元件26之兩端分別連接第一導電層222及透過基板20接至地端，以形成兩個電壓訊號端點；第二寄生電容36之兩端分別連接第二導電層226及透過基板20接至地端。
請同時參閱第6A、6B及6C圖所示，分別為本發明之第五實施例之結構示意圖、被動元件之電路圖及被動元件之俯視圖。在此係將被動元件與半導體積體電路分別設置於基板20的背面及正面；其中，被動元件係設計為板狀被動元件時，其包含依序由下至上層疊的第一導電層222、第一介電層224及第二導電層226。基板20之背面具有至少一溝渠52、至少一第三穿孔54及至少一第四穿孔56。本發明利用MEMS後製程方式製作出板狀被動元件，並依序由下至上將第一導電層222、第一介電層224及第二導電層226設於溝渠52內；其中，溝渠52內設有一第二介電層30，其位於基板20與第一導電層222之間，據以產生一第一寄生電容32；基板20與第二導電層226之間設有一第三介電層34，據以產生一第二寄生電容36。其中，第一介電層224係為High K的介電材料，使得第一導電層222與第二導電層226之間能透過第一介電層224以產生高容值的電容、高阻值的電阻或高感值的電感之等效元件26。第一導電層222與第二導電層226分別
利用第一導線38及第二導線40分別穿過第三穿孔54及第四穿孔56以電性連接至半導體積體電路24。當然，利用MEMS後製程方式製作出的板狀被動元件，除了為I字型之外，亦可製作為曲折的M字型、O字型或口字型等。
上述該等實施例中，半導體積體電路24係為互補式金氧半電晶體(CMOS)，被動元件係為電阻、電容或電感。
第一介電層224之材料係為五氧化二鉭(Ta2
O5
)、二氧化鈦(TiO2
)、二氧化鉿(HfO2
)、二氧化鋯(ZrO2
)、三氧化二鋁(Al2
O3
)、三氧化二鑭(La2
O3
)或三氧化二鐠(Pr2
O3
)等絕緣材料，舉例來說，被動元件係要製作出高阻值的電阻，則在第一導電層222及第二導電層226之間的介電材料可選擇高阻值、低介電性，即可產生高阻抗電阻元件，同理，製作電容或電感皆可依據電路需求與特性而選擇能夠產生高容值或高感值的被動元件。當然，第一寄生電容32及第二寄生電容36之容值也取決於所選擇的介電材料。
請參閱第7圖，為本發明應用於類比電路中示意圖。於基板上可製作複數個被動元件22及半導體積體電路24，舉例來說，半導體積體電路24設於基板的正面，而此些被動元件22可同時設於基板的正面或背面，或是被動元件22同時設於基板的正面及背面，只要利用至少二導線58分別連接被動元件22之兩端(也就是被動元件22中的第一導電及第二導層電層)，即可利用導線58將此些被動元件22串聯連接或並聯連接，以及將被動元件22電性連接至對應的半導體積體電路24，由於被動元件22之結構設計具有雙向訊號導通路徑之特性，因此能夠實現應用於類比電路中，使
得本發明的半導體裝置能夠突破先前技術在整合被動元件製程上的困難度及侷限應用於數位電路之窘境。當然不侷限應用於放大器的類比電路設計，亦可應用於電源供應器或是開關等類比電路。
綜上所述，本發明利用穿孔方式(TSV)製作兩層的導電層，使得透過兩導電層之間所產生的等效元件具有雙向訊號導通路徑之特性，不僅可縮短電路佈局、增加密集度，且可降低訊號互相干擾的問題，進而提昇整體電路系統效能以及整體體積微縮化，以符合產品輕薄短小之需求。再者，無須特殊的製程要求，不僅能有效將電阻、電容或電感等被動元件與CMOS的半導體積體電路整合，又能解決被動元件佔據了有限的基板面積空間的問題，以及減少MEMS後製程與CMOS電路之間的耦合效應。
唯以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍。故即凡依本發明申請範圍所述之特徵及精神所為之均等變化或修飾，均應包括於本發明之申請專利範圍內。
10‧‧‧矽基板
12‧‧‧CMOS元件
14‧‧‧深溝渠
16‧‧‧絕緣層
18‧‧‧金屬層
20‧‧‧基板
22‧‧‧被動元件
222‧‧‧第一導電層
224‧‧‧第一介電層
226‧‧‧第二導電層
24‧‧‧半導體積體電路
26‧‧‧等效元件
28‧‧‧第一環形孔洞
30‧‧‧第二介電層
32‧‧‧第一寄生電容
34‧‧‧第三介電層
36‧‧‧第二寄生電容
38‧‧‧第一導線
40‧‧‧第二導線
42‧‧‧第二環形孔洞
44‧‧‧第一穿孔
46‧‧‧第一孔洞
48‧‧‧第二孔洞
50‧‧‧第二穿孔
52‧‧‧溝渠
54‧‧‧第三穿孔
56‧‧‧第四穿孔
58‧‧‧導線
第1A圖為先前技術之半導體元件示意圖。
第1B圖為第1A圖中的被動元件示意圖。
第1C圖為第1A圖中的被動元件之俯視圖。
第2A圖為本發明之第一實施例之結構示意圖。
第2B圖為第2A圖中的被動元件示意圖。
第2C圖為第2A圖中的被動元件之俯視圖。
第3A圖為本發明之第二實施例之結構示意圖。
第3B圖為第3A圖中的被動元件之電路圖。
第4A圖為本發明之第三實施例之結構示意圖。
第4B圖為第4A圖中的被動元件之電路圖。
第4C圖為第4A圖中的被動元件之俯視圖。
第5A圖為本發明之第四實施例之結構示意圖。
第5B圖為第5A圖中的被動元件之電路圖。
第6A圖為本發明之第五實施例之結構示意圖。
第6B圖為第6A圖中的被動元件之電路圖。
第7圖為本發明應用於數位電路中之示意圖。
20‧‧‧基板
22‧‧‧被動元件
222‧‧‧第一導電層
224‧‧‧第一介電層
226‧‧‧第二導電層
24‧‧‧半導體積體電路
28‧‧‧第一環形孔洞
30‧‧‧第二介電層
34‧‧‧第三介電層
38‧‧‧第一導線
40‧‧‧第二導線
Claims (8)
- 一種整合被動元件之半導體裝置，應用於類比電路中，該半導體裝置包括：一基板；至少一被動元件，設於該基板中，該被動元件包含：一第一導電層，設於該基板中；一第一介電層，設於該第一導電層上；及一第二導電層，設於該第一介電層上，該第一導電層與該第二導電層之間係透過該第一介電層以產生一等效元件，其中該被動元件係為板狀被動元件或柱狀被動元件，該柱狀被動元件包含由內向外環設之該第一導電層、該第一介電層及該第二導電層，該第一導電層及該第二導電層係為環形導電層，該第一介電層係形成對應該環形導電層之形狀；及至少一半導體積體電路，設於該基板上，該半導體積體電路係透過該第一導電層及該第二導電層電性連接，據以形成雙向訊號導通路徑，其中該基板之背面設有至少一第二環形孔洞以及至少一第一穿孔，該半導體積體電路係設於該基板之正面，該柱狀被動元件設於該第二環形孔洞內，該第一導電層及該第二導電層分別利用一第一導線及一第二導線電性穿過該第一穿孔以電性連接至該半導體積體電路。
- 如請求項1所述之整合被動元件之半導體裝置，其中該第二環形孔洞，其內環設一第二介電層，位於該基板與該第一導電層之間，據以產生一第一寄生電容，該基板與該第二導電層之間環設一第三介電層，據以產 生一第二寄生電容。
- 如請求項1所述之整合被動元件之半導體裝置，其中該板狀被動元件包含依序由下至上層疊的該第一導電層、該第一介電層及該第二導電層。
- 如請求項3所述之整合被動元件之半導體裝置，其中該基板之背面具有至少一溝渠、至少一第三穿孔及至少一第四穿孔，該半導體積體電路係設於該基板之正面，該第一導電層、該第一介電層及該第二導電層係依序由下至上設於該溝渠內，且該第一導電層與該第二導電層分別利用一第一導線及一第二導線分別穿過該第三穿孔及該第四穿孔以電性連接至該半導體積體電路。
- 如請求項4所述之整合被動元件之半導體裝置，其中該溝渠內設有一第二介電層，其位於該基板與該第一導電層之間，據以產生一第一寄生電容，該基板與該第二導電層之間設有一第三介電層，據以產生一第二寄生電容。
- 如請求項1所述之整合被動元件之半導體裝置，其中該被動元件係為電阻、電容或電感。
- 如請求項1所述之整合被動元件之半導體裝置，其中該第一介電層之材料係為五氧化二鉭(Ta2 O5 )、二氧化鈦(TiO2 )、二氧化鉿(HfO2 )、二氧化鋯(ZrO2 )、三氧化二鋁(Al2 O3 )、三氧化二鑭(La2 O3 )或三氧化二鐠(Pr2 O3 )。
- 如請求項1所述之整合被動元件之半導體裝置，其中該半導體積體電路係為互補式金氧半電晶體。
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