CN117712101A - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开实施例涉及半导体技术领域，提供一种半导体结构及其制造方法，半导体结构包括：基底；位于基底中的下电极层，下电极层包括外围部、中心部以及连接外围部和中心部的底部，外围部为封闭环状结构，中心部为具有第一缺口的第一环状结构，底部指向外围部的方向为第一方向，外围部靠近中心部的沿第一方向延伸的内壁、中心部沿第一方向延伸的侧壁和底部的顶面共同围成空腔；介电层，介电层保形覆盖空腔；上电极层，上电极层和介电层共同填充满空腔。本公开实施例提供的半导体结构可以作为解耦电容或旁路电容，从而有利于提高半导体结构构成的电路结构的防干扰能力。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其制造方法。
背景技术
传统的2.5D集成电路封装将存储/逻辑/芯片组集成在单个封装结构中，性能更好，功耗更低。其中，硅转接板在各种芯片、基板和印制电路板(PCB，Printed CircuitBoard)之间起到互连的作用，因而，硅转接板中具有多个硅通孔(TSV，Through-Silicon-Via)和多层重布线层(RDL，Re-Distribution Layer)。
然而，随着集成电路的集成密度的提高，硅转接板中的TSV和RDL之间存在较大的电干扰，因而会在硅转接板中设置防干扰结构，例如，作为解耦电容或者旁路电容的沟槽电容器，防干扰结构的防干扰能力是提高集成电路的信噪比的关键因素。
发明内容
本公开实施例提供一种半导体结构及其制造方法，半导体结构可以作为解耦电容或旁路电容，从而有利于提高半导体结构构成的电路结构的防干扰能力。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；位于所述基底中的下电极层，所述下电极层包括外围部、中心部以及连接外围部和中心部的底部，所述外围部为封闭环状结构，所述中心部为具有第一缺口的第一环状结构，所述底部指向所述外围部的方向为第一方向，所述外围部靠近所述中心部的沿所述第一方向延伸的内壁、所述中心部沿所述第一方向延伸的侧壁和所述底部的顶面共同围成空腔；介电层，所述介电层保形覆盖所述空腔；上电极层，所述上电极层和所述介电层共同填充满所述空腔。
在一些实施例中，所述基底具有凹槽，所述外围部位于所述凹槽沿第一方向延伸的侧壁。
在一些实施例中，所述基底包括凸起结构，所述凸起结构位于所述凹槽中，且所述凸起结构为具有第二缺口的第二环状结构，所述第一环状结构覆盖所述第二环状结构的表面。
在一些实施例中，沿垂直于所述第一方向的方向上，所述第二环状结构的厚度范围为0.03um～0.08um。
在一些实施例中，所述下电极层的材料包括金属材料、金属半导体化合物材料或者多晶硅中的至少一种。
在一些实施例中，沿所述第一方向上，所述空腔的深度范围为10um～50um。
在一些实施例中，沿垂直于所述第一方向的方向上，所述外围部的厚度范围为0.05um～0.1um，所述中心部的厚度范围为0.05um～0.1um。
在一些实施例中，沿垂直于所述第一方向的方向上，所述外围部和所述中心部之间的最小距离的范围为0.3um～1.5um。
在一些实施例中，所述下电极层、所述介电层和所述上电极层构成电容结构，所述基底中包括多个所述电容结构，沿垂直于所述第一方向的方向上，相邻所述电容结构之间的间距范围为3um～10um。
在一些实施例中，所述下电极层、所述介电层和所述上电极层构成电容结构，沿垂直于所述第一方向的方向上，所述电容结构的最大宽度范围为1um～5um。
在一些实施例中，所述下电极层、所述介电层和所述上电极层构成电容结构，所述电容结构的单位面积电容量范围为250nF/mm2～350nF/mm2。
在一些实施例中，所述介电层还覆盖所述中心部远离所述底部的顶面。
在一些实施例中，所述半导体结构还包括：辅助下电极层，位于所述下电极层和所述介电层之间。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制造方法，包括：提供基底以及具有开口的掩膜版；以所述掩膜版为掩膜刻蚀所述基底，以形成凹槽和凸起结构，所述凸起结构位于所述凹槽中，所述凸起结构为具有第二缺口的第二环状结构；在所述凹槽中以及所述凸起结构上形成下电极层、介电层和上电极层；其中，所述下电极层包括外围部、中心部以及连接外围部和中心部的底部，所述外围部为封闭环状结构且位于所述凹槽沿第一方向延伸的侧壁，所述中心部为具有第一缺口的第一环状结构，所述底部指向所述外围部的方向为所述第一方向，所述外围部靠近所述中心部的沿所述第一方向延伸的内壁、所述中心部沿所述第一方向延伸的侧壁和所述底部的顶面共同围成空腔；所述介电层保形覆盖所述空腔；所述上电极层和所述介电层共同填充满所述空腔。
在一些实施例中，在所述凹槽中以及所述凸起结构上形成所述下电极层的步骤包括：在所述凹槽沿所述第一方向延伸的侧壁、所述凸起结构沿所述第一方向延伸的侧壁以及所述凹槽的底部形成导电层，所述导电层作为所述下电极层。
在一些实施例中，在所述凹槽中以及所述凸起结构上形成所述下电极层的步骤包括：在所述凹槽沿所述第一方向延伸的侧壁、所述凸起结构沿所述第一方向延伸的侧壁以及所述凹槽的底部形成金属层；对所述金属层和所述基底进行退火处理，使得与所述金属层接触的部分所述基底转化为金属半导体化合物材料，所述下电极层至少包括所述金属半导体化合物材料。
在一些实施例中，形成所述金属层的步骤还包括：在所述凸起结构远离所述凹槽底部的顶面形成所述金属层。
在一些实施例中，在形成所述金属层之后，在对所述金属层和所述基底进行所述退火处理之前，还包括：形成辅助下电极层，所述辅助下电极层覆盖所述金属层表面。
本公开实施例提供的技术方案至少具有以下优点：
下电极层在外围部围成的空腔中还具有中心部，如此有利于增大下电极层整体的表面积。而且，中心部件为具有第一缺口的第一环状结构，则中心部围成的空腔和外围部围成的空腔可以通过第一缺口连通，使得外围部靠近中心部的沿第一方向延伸的内壁、中心部沿第一方向延伸的侧壁和底部的顶面三者可以共同围成一个空腔，上电极层和介电层共同填充满该空腔，因此，有利于在增大下电极层整体的表面积的同时，增大下电极层和上电极层之间的正对面积，以提高下电极层、介电层和上电极层构成的电容结构的电容量。可以理解的是，位于基底中的电容结构可以作为解耦电容或者旁路电容，以降低基底中各电连接层之间的电气干扰，从而有利于通过提高电容结构的电容量以提高半导体结构的信噪比从而提高半导体结构构成的电路结构的防干扰能力。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图5为本公开一实施例提供的半导体结构的五种结构示意图；
图6至图13为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部剖面示意图。
具体实施方式
当前，硅转接板上的沟槽电容器的制作工艺较为复杂，其防干扰能力也有待提高。
本公开实施提供一种半导体结构及其制造方法，半导体结构中，下电极层在外围部围成的空腔中还具有中心部，如此有利于增大下电极层整体的表面积。而且，中心部为具有第一缺口的第一环状结构，则外围部靠近中心部的沿第一方向延伸的内壁、中心部沿第一方向延伸的侧壁和底部的顶面三者可以共同围成一个空腔，上电极层和介电层共同填充满该空腔，如此，有利于在增大下电极层整体的表面积的同时，增大下电极层和上电极层之间的正对面积，以提高下电极层、介电层和上电极层构成的电容结构的电容量。可以理解的是，位于基底中的电容结构可以作为解耦电容或者旁路电容，以降低基底中各电连接层之间的电气干扰，从而有利于通过提高电容结构的电容量以提高半导体结构的信噪比，从而提高半导体结构构成的电路结构的防干扰能力。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本公开一实施例提供一种半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。图1至图5为本公开一实施例提供的半导体结构的五种结构示意图。
需要说明的是，为了便于描述以及清晰地示意出半导体结构制作方法的步骤，本实施例中的图1至图5均为半导体结构的局部结构示意图。此外，图1至图5中均示意出半导体结构的局部剖视图和局部俯视图。
参考图1至图5，半导体结构包括：基底100；位于基底100中的下电极层101，下电极层101包括外围部111、中心部121以及连接外围部111和中心部121的底部131，外围部111为封闭环状结构111a，中心部121为具有第一缺口141的第一环状结构121a，底部131指向外围部111的方向为第一方向X，外围部111靠近中心部121的沿第一方向X延伸的内壁、中心部121沿第一方向X延伸的侧壁和底部131的顶面共同围成空腔151；介电层102，介电层102保形覆盖空腔151；上电极层103，上电极层103和介电层102共同填充满空腔151。
需要说明的是，保形覆盖指的是所有图形上淀积的薄膜厚度基本相同，因此，介电层102保形覆盖空腔151，则介电层102的表面形貌与空腔151被介电层102覆盖的表面形貌基本一致，如此，上电极层103与下电极层101之间的正对面积主要由下电极层101的表面形貌决定。
可以理解的是，将下电极层101设计为底部连通的两个环状结构，且一个为封闭环状结构111a，另一个为具有第一缺口141的第一环状结构121a，第一环状结构121a位于封闭环状结构111a围成的凹槽中，如此，有利于增大下电极层101整体的表面积。而且，如此设计下电极层101，使得下电极层101整体形成的空腔151可以被介电层102和上电极层103共同填充满，有利于在增大下电极层101整体的表面积的同时，增大下电极层101和上电极层103之间的正对面积，以提高下电极层101、介电层102和上电极层103构成的电容结构104的电容量。
在一些实施例中，位于基底100中的电容结构104可以作为解耦电容或者旁路电容，以降低基底100中各电连接层之间的电气干扰，从而有利于通过提高电容结构104的电容量以提高半导体结构的信噪比，从而提高半导体结构构成的电路结构的防干扰能力。在一个例子中，基底100可以为封装结构中的硅转接板(Si Interposer)，电容结构104作为硅转接板中的解耦电容或者旁路电容，以提高硅转接板中的信噪比。
需要说明的是，图1至图5中均以：封闭环状结构111a为封闭圆环结构，即封闭环状结构111a在基底100上的正投影为封闭圆环为示例，在实际应用中，对封闭环状结构111a在基底100上的正投影的具体形状不做限制，例如，封闭环状结构111a在基底100上的正投影也可以为封闭三角环、封闭方环或者封闭多边形环等。
此外，图1至图5中均以：具有第一缺口141的第一环状结构121a为具有第一缺口141的圆环结构，即第一环状结构121a在基底100上的正投影为具有第一缺口141的圆环为示例，在实际应用中，对第一环状结构121a在基底100上的正投影的具体形状不做限制，例如，第一环状结构121a在基底100上的正投影也可以为具有第一缺口141的三角环、具有第一缺口141的方环或者具有第一缺口141的多边形环等。此外，实际应用中，封闭环状结构111a和具有第一缺口141的第一环状结构121a在基底100上的正投影可以为不同的环形，例如，封闭环状结构111a在基底100上的正投影为圆形时，第一环状结构121a在基底100上的正投影为方形。
在一些实施例中，外围部111、中心部121以及连接外围部111和中心部121的底部131可以为一体成型结构，图1至图5中均以虚线划分出下电极层101中的外围部111、中心部121和底部131。
以下将结合附图对本公开实施例进行更为详细的说明。
在一些实施例中，继续参考图1至图5，基底100具有凹槽110，外围部111位于凹槽110沿第一方向X延伸的侧壁。
需要说明的是，图1至图5中均以凹槽110在基底100上的正投影为圆形为示例，在实际应用中，对凹槽110在基底100上的正投影形状不做限制，例如，凹槽110在基底100上的正投影也可以为三角形、方形或者多边形等。
以下通过两种具体的实施例，对基底100和中心部121进行详细说明。
在一些实施例中，参考图1至图3，基底100仅具有凹槽110，凹槽110内具有中心部121。
在另一些实施例中，参考图4和图5，基底100在具有凹槽110的基础上，基底100还可以包括凸起结构120，凸起结构120位于凹槽110中，且凸起结构120为具有第二缺口130的第二环状结构120a，第一环状结构121a覆盖第二环状结构120a的表面。如此，凸起结构120可以给中心部121提供一定的支撑作用，避免中心部121的坍塌，以提高电容结构104整体的稳定性。
在一个例子中，沿垂直于第一方向X的方向Y上，第二环状结构120a的厚度范围可以为0.03um～0.08um。可以理解的是，第二环状结构120a的厚度小于0.03um，不利于在形成第二环状结构120a的同时，保证第二环状结构120a形状的精确度；第二环状结构120a的厚度大于0.08um，不利于提高空腔151的体积，容易影响依据空腔151形成的介电层102和上电极层103的尺寸，不利于提高下电极层101与上电极层103的正对面积，不利于提高电容结构104的电容量。因而，将第二环状结构120a的厚度范围设计在0.03um～0.08um内，有利于在保证第二环状结构120a形状较高的精确度的同时，保证电容结构104整体具有较高的电容量。例如，沿垂直于第一方向X的方向Y上，第二环状结构120a的厚度可以为0.03um、0.05um、0.07um或0.08um。
需要说明的是，图4的俯视图中对中心部121采用透视的绘制方式，以示意出被中心部121覆盖的凸起结构120。可以理解的是，中心部121覆盖位于凹槽110中的凸起结构120，有利于进一步增大中心部121的表面积。
以下通过五种实施例对介电层102和下电极层101之间的关系进行详细说明。
在一些实施例中，参考图1，介电层102位于外围部111和中心部121沿第一方向X上延伸的侧壁，以及位于底部131的顶面，则下电极层101的顶面没有被介电层102覆盖。如此，有利于通过暴露的下电极层101的顶面实现下电极层101与其他电学器件的电连接，例如，电连接层106至少覆盖外围部111的顶面。
在另一些实施例中，参考图2，介电层102位于外围部111和中心部121沿第一方向X上延伸的侧壁，以及位于底部131的顶面的同时，介电层102还覆盖中心部121远离底部131的顶面，则外围部111的顶面没有被介电层102覆盖。如此，有利于通过暴露的外围部111的顶面实现下电极层101与其他电学器件的电连接，例如，电连接层106至少覆盖外围部111的顶面。
需要说明的时，图2的俯视图中对介电层102的局部区域采用透视的绘制方式，以示意出被介电层102覆盖的下电极层101。
在又一些实施例中，参考图3，半导体结构还可以包括：辅助下电极层105，位于下电极层101和介电层102之间。可以理解的是，辅助下电极层105可以给位于凹槽110沿第一方向X上延伸的侧壁的下电极层101提供强化作用，从而有利于提高电容结构104整体的稳定性。此外，辅助下电极层105还可以作为扩散阻挡层，避免下电极层101中的元素向介电层102中扩散，影响下电极层101的导电性能和介电层102的绝缘性能。在一个例子中，辅助下电极层105的材料为氮化钛或氮化钨等，但不限于此。
此外，辅助下电极层105位于外围部111和中心部121沿第一方向X上延伸的侧壁，以及位于底部131的顶面，介电层102位于辅助下电极层105沿第一方向X上延伸的侧壁以及辅助下电极层105的顶面，则下电极层101的顶面没有被介电层102覆盖。如此，有利于通过暴露的下电极层101的顶面实现下电极层101与其他电学器件的电连接，例如，电连接层106至少覆盖外围部111的顶面。
在再一些实施例中，参考图4，介电层102位于中心部121沿第一方向X上延伸的侧壁和底部131的顶面，以及位于外围部111沿第一方向X上延伸的部分侧壁，则下电极层101的顶面没有被介电层102覆盖，且外围部111沿第一方向X上延伸的部分侧壁没有被介电层102覆盖。如此，有利于通过暴露的外围部111的表面实现下电极层101与其他电学器件的电连接，例如，电连接层106至少与外围部111的顶面以及外围部111暴露出的沿第一方向X上延伸的侧壁接触连接，如此，有利于提高电连接层106与下电极层101之间的接触面积，以提高电连接层106与下电极层101之间的导电性能。
在再一些实施例中，参考图5，介电层102位于中心部121沿第一方向X上延伸的侧壁和底部131的顶面，以及位于外围部111沿第一方向X上延伸的部分侧壁的同时，介电层102还覆盖中心部121远离底部131的顶面和外围部111远离底部131的顶面，则外围部111沿第一方向X上延伸的部分侧壁没有被介电层102覆盖。如此，有利于通过外围部111暴露出的沿第一方向X上延伸的侧壁实现下电极层101与其他电学器件的电连接，例如，电连接层106至少与外围部111暴露出的沿第一方向X上延伸的侧壁接触连接。
在上述实施例中，基底100的材料可以包括硅、锗、砷化镓等半导体材料中的至少一种。
在上述实施例中，下电极层101的材料可以包括金属材料、金属半导体化合物材料或者多晶硅中的至少一种。
可以理解的是，下电极层101可以和基底100包含相同的半导体元素，有利于改善下电极层101与基底100之间的界面态缺陷，提高下电极层101和基底100之间的接触强度，进一步避免下电极层101的坍塌。
在一些实施例中，以半导体元素为硅为例，金属半导体化合物材料可以包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
在上述实施例中，沿第一方向X上，空腔151的深度范围可以为10um～50um。可以理解的是，空腔151在第一方向X上的深度一定程度上决定了电容结构104整体在基底100中所占的体积，若空腔151的深度大于50um，可能增大工艺制造难度；若空腔151的深度小于10um，电容结构104在基底100中占用的体积较小，不利于电容结构104整体电容量的提升。因此，将空腔151在第一方向X上的深度设计在10um～50um内，有利于在保证电容结构104较高的电容量的同时，保证电容结构104占用基底100中较小的空间。例如，沿第一方向X上，空腔151的深度可以为10um、20um、30um或45um。
在上述实施例中，沿垂直于第一方向X的方向Y上，外围部111的厚度范围可以为0.05um～0.1um，中心部121的厚度范围可以为0.05um～0.1um。
在上述实施例中，底部131在第一方向X上的厚度范围也可以为0.05um～0.1um。如此，下电极层101的膜层厚度范围可以为0.05um～0.1um，可以理解的是，若下电极层101的膜层厚度小于0.05um，不利于制备尺寸精度高的下电极层101；若下电极层101的膜层厚度大于0.1um，不利于提高空腔151的体积，容易影响依据空腔151形成的介电层102和上电极层103的尺寸，不利于提高电容结构104的电容量。因而，将下电极层101的膜层厚度设计再0.05um～0.1um内，有利于在保证下电极层101较高的尺寸精度的同时，保证电容结构104整体具有较高的电容量。例如，沿第一方向X上，下电极层101的膜层厚度可以为0.06um、0.07um、0.08um或者0.09um。
在上述实施例中，沿垂直于第一方向X的方向Y上，外围部111和中心部121之间的最小距离的范围可以为0.3um～1.5um。可以理解的是，外围部111和中心部121之间的最小距离指的是，沿任一方向上，外围部111的边缘与中心部121的边缘相距最近的距离。将外围部111和中心部121之间的最小距离设计在0.3um～1.5um内，有利于保证空腔151具有较大的体积，以保证电容结构104较高的电容量，且有利于保证电容结构104占用基底100中较小的空间。例如，沿垂直于第一方向X的方向Y上，外围部111和中心部121之间的最小距离可以为0.4um、0.6um、0.8um、1.0um、1.2um或者1.4um。
在上述实施例中，下电极层101、介电层102和上电极层103构成电容结构104，基底100中包括多个电容结构104，沿垂直于第一方向X的方向Y上，相邻电容结构104之间的间距范围可以为3um～10um。可以理解的是，相邻电容结构104之间的间隔指的是，沿任一方向上，一电容结构104的边缘与和该电容结构104相邻的另一电容结构104的边缘相距最近的距离。将相邻电容结构104之间的间隔范围设计在3um～10um内，有利于在保证电容结构104在基底100中具有较高的集成密度的同时，降低相邻电容结构104间的电干扰。例如，沿垂直于第一方向X的方向Y上，相邻电容结构104之间的间隔范围可以为5um、7um或9um。
在上述实施例中，下电极层101、介电层102和上电极层103构成电容结构104，沿垂直于第一方向X的方向Y上，电容结构104的最大宽度(例如，直径)范围可以为1um～5um。例如，沿垂直于第一方向X的方向Y上，电容结构104的宽度范围可以为2um、3um或者4um。
在上述实施例中，下电极层101、介电层102和上电极层103构成电容结构104，电容结构104的单位面积电容量范围可以为250nF/mm2～350nF/mm2。例如，电容结构104的单位面积电容量可以为300nF/mm2。
在上述实施例中，介电层102的材料可以为氧化锆、氧化铝或者氧化铪等高介电常数的介电材料。
在上述实施例中，沿垂直于下电极层101表面的方向上，介电层102的膜层厚度范围可以为
在上述实施例中，参考图1至图5，半导体结构还可以包括：电连接层106，至少与外围部111远离底部131的顶面接触连接；第一导电柱116，与电连接层106接触连接；第二导电柱126，与上电极层103远离底部131的顶面接触连接。其中，电连接层106和第一导电柱116共同实现下电极层101与其他电学器件之间的电连接，第二导电柱126实现上电极层103与其他电学器件之间的电连接。
综上所述，外围部111围成的空腔中还具有中心部121，如此有利于增大下电极层101整体的表面积。而且，中心部121为具有第一缺口141的第一环状结构121a，则外围部111靠近中心部121的沿第一方向X延伸的内壁、中心部121沿第一方向X延伸的侧壁和底部131的顶面三者可以共同围成一个空腔151，上电极层103和介电层102共同填充满该空腔151，如此，有利于在增大下电极层101整体的表面积的同时，增大下电极层101和上电极层103之间的正对面积，以提高下电极层101、介电层102和上电极层103构成的电容结构104的电容量。可以理解的是，位于基底100中的电容结构104可以作为解耦电容或者旁路电容，以降低基底100中各电连接层之间的电气干扰，从而有利于通过提高电容结构104的电容量以提高半导体结构的信噪比，从而提高半导体结构构成的电路结构的防干扰能力。
本公开另一实施例还提供一种半导体结构的制造方法，用于制备前述实施例提供的半导体结构。以下将结合图1至图13对本公开另一实施例提供的半导体结构的制造方法进行详细说明。图6至图13为本公开另一实施例提供的半导体结构的制造方法各步骤对应的局部剖面示意图。
需要说明的是，与前述实施例相同或相应的部分在此不再赘述。此外，图6至图9，图11至图13中均示意出半导体结构的局部剖视图和局部俯视图。
参考图6至图13，半导体结构的制造方法包括如下步骤：
参考图6，提供基底100以及具有开口的掩膜版；以掩膜版为掩膜刻蚀基底100，以形成凹槽110和凸起结构120，凸起结构120位于凹槽110中，凸起结构120为具有第二缺口130的第二环状结构120a。凸起结构120用于后续在其基础上形成下电极层的中心部。
参考图7至图13，在凹槽110中以及凸起结构120上形成下电极层101、介电层102和上电极层103。
其中，下电极层101包括外围部111、中心部121以及连接外围部111和中心部121的底部131，外围部111为封闭环状结构111a且位于凹槽110沿第一方向X延伸的侧壁，中心部121为具有第一缺口141的第一环状结构121a，底部131指向外围部111的方向为第一方向X，外围部111靠近中心部121的沿第一方向X延伸的内壁、中心部121沿第一方向X延伸的侧壁和底部131的顶面共同围成空腔151；介电层102保形覆盖空腔151；上电极层103和介电层102共同填充满空腔151。如此，有利于增大下电极层101和上电极层103之间的正对面积，以提高下电极层101、介电层102和上电极层103构成的电容结构104的电容量。在一个例子中，基底100可以为封装结构中的硅转接板(Si Interposer)，电容结构104作为硅转接板中的解耦电容或者旁路电容，以提高硅转接板的信噪比。
而且，在形成电容结构104的步骤，只需要使用具有开口的掩膜版对基底100进行刻蚀，后续形成电容结构104的步骤中，可以不使用掩膜版，有利于节省制备电容结构104所需的掩模版的数量。
以下通过两种实施例对形成下电极层101的步骤进行详细说明。
在一些实施例中，在凹槽110中以及凸起结构120上形成下电极层101的步骤可以包括：结合参考图6和图7，在凹槽110沿第一方向X延伸的侧壁、凸起结构120沿第一方向X延伸的侧壁以及凹槽110的底部形成导电层101a，导电层101a作为下电极层101。
可以理解的是，导电层101a保形覆盖凹槽110和凸起结构120共同构成的表面。在一些实施例中，继续参考图7，形成导电层101a的步骤还可以包括：在凸起结构120远离凹槽110底部的顶面形成导电层101a。需要说明的是，图7中以导电层101a还覆盖基底100顶面为示例，在形成导电层101a的步骤中，整面沉积导电材料以形成图7所示的导电层101a，后续基于需要，可以去除覆盖基底100顶面的导电层101a，以形成图8和图9所示的下电极层101，或者通过平坦化处理工艺去除覆盖基底100顶面和位于凸起结构120远离凹槽110底部的顶面的导电层101a。
在一个例子中，导电层101a的材料可以为钛、铜或者多晶硅等导电材料中的至少一种。
参考图7，底部131指向外围部111的方向为第一方向X，外围部111靠近中心部121的沿第一方向X延伸的内壁、中心部121沿第一方向X延伸的侧壁和底部131的顶面共同围成空腔151。
结合参考图7至图9，形成介电层102和上电极层103，其中，介电层102保形覆盖空腔151；上电极层103和介电层102共同填充满空腔151。在一个例子中，参考图8，仅在下电极层101沿第一方向X延伸的侧壁和下电极层101的底面形成介电层102；在另一个例子中，参考图9，介电层102不仅覆盖空腔151的表面，还位于下电极层101的顶面以及基底100暴露出的下电极层101的侧壁，后续在形成与下电极层接触连接的电连接层时，再将部分介电层102去除，例如，对介电层102进行平坦化处理，以露出部分下电极层101。
需要说明的时，图8的俯视图中对下电极层101采用透视的绘制方式，以示意出被下电极层101覆盖的凸起结构120。图9的俯视图中，为示意出下电极层101和基底100，未示意出位于下电极层101的顶面和基底100的顶面以及基底100暴露出的下电极层101的侧壁的介电层102。
在另一些实施例中，在凹槽110中以及凸起结构120上形成下电极层101可以包括如下步骤：
参考图10，在凹槽110沿第一方向X延伸的侧壁、凸起结构120沿第一方向X延伸的侧壁以及凹槽110的底部形成金属层107。其中，金属层的材料包括钴、镍、钼、钛、钨、钽或者铂中的至少一种。
在一些实施例中，形成金属层107的步骤还可以包括：在凸起结构120远离凹槽110底部的顶面形成金属层107。
需要说明的是，图10中以金属层107位于凸起结构120远离凹槽110底部的顶面为示例，实际应用中，在形成金属层107的步骤中，整面沉积金属材料以形成覆盖基底100顶面和凸起结构120远离凹槽110底部的顶面的金属层107，后续基于需要，可以去除覆盖基底100顶面的金属层107，以形成图10所示的下电极层101，或者通过平坦化处理工艺去除覆盖基底100顶面和位于凸起结构120远离凹槽110底部的顶面的金属层107。
结合参考图10和图11，对金属层107和基底100进行退火处理，使得与金属层107接触的部分基底100转化为金属半导体化合物材料，下电极层101至少包括金属半导体化合物材料。
需要说明的是，图11中以在完成退火处理之后，凸起结构120完全转化为金属半导体化合物材料且去除剩余的金属层107为示例，下电极层101仅包括金属半导体材料。在实际应用中，在完成退火处理之后，凸起结构120完全转化为金属半导体化合物材料，可以不去除剩余的金属层107，剩余的金属层107和金属半导体材料共同形成下电极层101；或者，在完成退火处理之后，凸起结构120没有完全转化为金属半导体化合物材料，剩余凸起结构120的表面被下电极层101包裹。在一些实施例中，参考图3，在形成金属层107之后，在对金属层107和基底100进行所述退火处理之前，半导体结构的制造方法还可以包括：形成辅助下电极层105，辅助下电极层105覆盖金属层107表面。如此，后续在对金属层107进行退火处理时，金属层107被限定在辅助下电极层105和基底100围成的空隙中，不容易坍塌，约束金属层107的流动，从而有利于避免退火处理后的形成的下电极层101形变，以提高形成的下电极层101的尺寸精度。此外，辅助下电极层105还可以作为扩散阻挡层，避免下电极层101中的元素向介电层102中扩散，影响下电极层101的导电性能和介电层102的绝缘性能。
参考图11，底部131指向外围部111的方向为第一方向X，外围部111靠近中心部121的沿第一方向X延伸的内壁、中心部121沿第一方向X延伸的侧壁和底部131的顶面共同围成空腔151。
结合参考图11至图13，形成介电层102和上电极层103，其中，介电层102保形覆盖空腔151；上电极层103和介电层102共同填充满空腔151。在一个例子中，参考图12，仅在下电极层101沿第一方向X延伸的侧壁和下电极层101的底面形成介电层102；在另一个例子中，参考图13，介电层102不仅覆盖空腔151的表面，还位于下电极层101的部分顶面，例如中心部121(参考图2)的顶面，后续利用外围部111(参考图2)的顶面与电连接层形成接触连接。
需要说明的是，图13的俯视图中对介电层102的局部区域采用透视的绘制方式，以示意出被介电层102覆盖的下电极层101。此外，图13中介电层102的形成步骤可以包括：先形成保形覆盖空腔151和位于下电极层101和基底100两者顶面的初始介质层，对初始介质层进行刻蚀以去除位于下电极层101和基底100两者顶面的初始介质层，从而形成图13所示的介电层102。
在一些实施例中，参考图1至图5，半导体结构的制造方法还可以包括：形成电连接层106，电连接层106至少与外围部111远离底部131的顶面接触连接；形成第一导电柱116，第一导电柱116与电连接层106接触连接；形成第二导电柱126，第二导电柱126与上电极层103远离底部131的顶面接触连接。可以理解的是，电连接层106可以与下电极层101一体形成(可以去除形成在电连接层106上的介电层102和上电极层103)，也可以单独形成。
综上所述，通过本公开另一实施例提供的制造方法形成的半导体结构中，有利于在增大下电极层101整体的表面积的同时，增大下电极层101和上电极层103之间的正对面积，以提高下电极层101、介电层102和上电极层103构成的电容结构104的电容量，从而有利于通过提高电容结构104的电容量以提高半导体结构的信噪比，从而提高半导体结构构成的电路结构的防干扰能力。此外，在形成电容结构104的步骤，只需要使用具有开口的掩膜版对基底100进行刻蚀，后续形成电容结构104的步骤中，可以不使用掩膜版，有利于节省制备电容结构104所需的掩模版的数量。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底中的下电极层，所述下电极层包括外围部、中心部以及连接外围部和中心部的底部，所述外围部为封闭环状结构，所述中心部为具有第一缺口的第一环状结构，所述底部指向所述外围部的方向为第一方向，所述外围部靠近所述中心部的沿第一方向延伸的内壁、所述中心部沿所述第一方向延伸的侧壁和所述底部的顶面共同围成空腔；
介电层，所述介电层保形覆盖所述空腔；
上电极层，所述上电极层和所述介电层共同填充满所述空腔。
2.如权利要求1所述的半导体结构，其特征在于，所述基底具有凹槽，所述外围部位于所述凹槽沿第一方向延伸的侧壁。
3.如权利要求2所述的半导体结构，其特征在于，所述基底包括凸起结构，所述凸起结构位于所述凹槽中，且所述凸起结构为具有第二缺口的第二环状结构，所述第一环状结构覆盖所述第二环状结构的表面。
4.如权利要求3所述的半导体结构，其特征在于，沿垂直于所述第一方向的方向上，所述第二环状结构的厚度范围为0.03um～0.08um。
5.如权利要求1至3任一项所述的半导体结构，其特征在于，所述下电极层的材料包括金属材料、金属半导体化合物材料或者多晶硅中的至少一种。
6.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向上，所述空腔的深度范围为10um～50um。
7.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述第一方向的方向上，所述外围部的厚度范围为0.05um～0.1um，所述中心部的厚度范围为0.05um～0.1um。
8.如权利要求1所述的半导体结构，其特征在于，沿垂直于所述第一方向的方向上，所述外围部和所述中心部之间的最小距离的范围为0.3um～1.5um。
9.如权利要求1所述的半导体结构，其特征在于，所述下电极层、所述介电层和所述上电极层构成电容结构，所述基底中包括多个所述电容结构，沿垂直于所述第一方向的方向上，相邻所述电容结构之间的间距范围为3um～10um。
10.如权利要求1所述的半导体结构，其特征在于，所述下电极层、所述介电层和所述上电极层构成电容结构，沿垂直于所述第一方向的方向上，所述电容结构的最大宽度范围为1um～5um。
11.如权利要求1所述的半导体结构，其特征在于，所述下电极层、所述介电层和所述上电极层构成电容结构，所述电容结构的单位面积电容量范围为250nF/mm2～350nF/mm2。
12.如权利要求1所述的半导体结构，其特征在于，所述介电层还覆盖所述中心部远离所述底部的顶面。
13.如权利要求1所述的半导体结构，其特征在于，还包括：辅助下电极层，位于所述下电极层和所述介电层之间。
14.一种半导体结构的制造方法，其特征在于，包括：
提供基底以及具有开口的掩膜版；
以所述掩膜版为掩膜刻蚀所述基底，以形成凹槽和凸起结构，所述凸起结构位于所述凹槽中，所述凸起结构为具有第二缺口的第二环状结构；
在所述凹槽中以及所述凸起结构上形成下电极层、介电层和上电极层；
其中，所述下电极层包括外围部、中心部以及连接外围部和中心部的底部，所述外围部为封闭环状结构且位于所述凹槽沿第一方向延伸的侧壁，所述中心部为具有第一缺口的第一环状结构，所述底部指向所述外围部的方向为所述第一方向，所述外围部靠近所述中心部的沿所述第一方向延伸的内壁、所述中心部沿所述第一方向延伸的侧壁和所述底部的顶面共同围成空腔；所述介电层保形覆盖所述空腔；所述上电极层和所述介电层共同填充满所述空腔。
15.如权利要求14所述的制造方法，其特征在于，在所述凹槽中以及所述凸起结构上形成所述下电极层的步骤包括：
在所述凹槽沿所述第一方向延伸的侧壁、所述凸起结构沿所述第一方向延伸的侧壁以及所述凹槽的底部形成导电层，所述导电层作为所述下电极层。
16.如权利要求14所述的制造方法，其特征在于，在所述凹槽中以及所述凸起结构上形成所述下电极层的步骤包括：
在所述凹槽沿所述第一方向延伸的侧壁、所述凸起结构沿所述第一方向延伸的侧壁以及所述凹槽的底部形成金属层；
对所述金属层和所述基底进行退火处理，使得与所述金属层接触的部分所述基底转化为金属半导体化合物材料，所述下电极层至少包括所述金属半导体化合物材料。
17.如权利要求16所述的制造方法，其特征在于，形成所述金属层的步骤还包括：在所述凸起结构远离所述凹槽底部的顶面形成所述金属层。
18.如权利要求16所述的制造方法，其特征在于，在形成所述金属层之后，在对所述金属层和所述基底进行所述退火处理之前，还包括：
形成辅助下电极层，所述辅助下电极层覆盖所述金属层表面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821837B2 (en) * 2002-11-13 2004-11-23 Promos Technologies Inc. Stack-film trench capacitor and method for manufacturing the same
TW591792B (en) * 2003-05-30 2004-06-11 Nanya Technology Corp Manufacturing method of trench type capacitor with increasing capacitance value
DE10345394B4 (de) * 2003-09-30 2006-10-05 Infineon Technologies Ag Verfahren zum Herstellen von Speicherzellen
TWI488286B (zh) * 2012-12-25 2015-06-11 Univ Nat Chiao Tung 整合被動元件之半導體裝置
TWI713980B (zh) * 2019-01-21 2020-12-21 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
CN114334832A (zh) * 2020-09-29 2022-04-12 长鑫存储技术有限公司 半导体结构及其形成方法
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